JPS6221276B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、順方向電圧降下が低くて、かつスイ
ツチング速度の速い静電誘導サイリスタに関す
る。

基本的にはpnpn四層構造で構成される従来の
サイリスタは、ゲート電極によるスイツチオフが
難しく、しかもたとえゲートによる遮断ができて
もその速度が極めて遅いという欠点を有してい
た。これに対し、ゲートを有するダイオード構造
に構成された静電誘導サイリスタ（以下SIサイリ
スタと称す。）は、ゲートによる遮断が極めて容
易で、しかもその遮断時間が速いという特長を備
えている。

本発明の目的は、順方向最大阻止電圧が高く
て、順方向電圧降下が低く、かつスイツチング速
度の速い改良されたSIサイリスタを提供すること
にある。

以下図面を参照しながら本発明を詳細に説明す
る。

第１図は、本発明のSIサイリスタを絶縁ゲート
型（以下MOS型と称す。）で実現した例である。
第１図ａは平面図、ｂはAA′線に沿う断面図、ｃ
はBB′線に沿う断面図である。p⁺領域１１はアノ
ード領域、n⁺領域１３はカソード領域である。
ｐ領域１５がn⁺カソード領域１３の底面を囲う
形に設けられている。n^-領域１２は、いわばキ
ヤリアの流れるチヤンネルを含む領域である。１
１′，１３′がそれぞれ、Al、Mo、Ｗ、Au等ある
いはその他の金属、もしくは低抵抗ポリシリコ
ン、あるいはこれらの複層構造からなるアノード
電極、カソード電極である。１４′は同じくゲー
ト電極である。カソード領域近傍のゲート電極下
の絶縁層は薄くなされている。１７は、SiO₂、
Si₃N₄、Al₂O₃、AlN等あるいはその他の絶縁層、
もしくはこれらの複合及び複層絶縁層である。
p⁺領域１６が所定の箇所に設けられており、第
１図の例ではn⁺領域１３とp⁺領域１６は電極１
３′により直結されている。p⁺領域１６とｐ領域
１５は直接接触している。カソード電極１３′と
ゲート電極１４′は、第１図ａの図中上下方向に
たとえばインタデイジタル状に構成すればよい。
p⁺領域１６をカソード領域と直結しないで独立
の電位を与えることもできる。基本的には
n⁺n^-p⁺ダイオード構造のカソード領域近傍に制
御電極であるゲートが設けられたSIサイリスタの
動作を次に説明する。

アノードに順方向電圧、この場合は正電圧が印
加された場合、カソードからの電子の注入は、ゲ
ートに逆バイアス、この例では負電圧を印加して
カソード領域前面に電位障壁を生じさせることに
より、抑えられている。もちろん、ｐ領域１５と
ゲート電極のn^-領域１２との間の接触電位差だ
けで、チヤンネル中に充分高い電位障壁を生じさ
せて動作させることもできる。必ずしもゲートに
逆電圧を印加する必要はない。一方、アノード領
域からのホール注入は、p⁺領域１５から延びる
空乏層が完全にはアノード領域に到達しないよう
になされていて、アノード領域１１とn^-領域１
２の拡散電位Ｖ_bi2による電位障壁により抑止され
ている。

ゲートの逆バイアスを除去するか、あるいはゲ
ートに順方向バイアス、この例では正電圧を印加
すると、カソード前面の電位障壁が消滅して、
n^-領域１２のアノード側に電子が注入される。
注入された電子は、アノード領域前面で、ホール
に対する電位障壁となつている、未だ完全には空
乏層にはならないn^-領域に蓄積され、このホー
ルに対する障壁を消滅させる。障壁が消滅する
と、アノード領域からn^-領域１２にホールが注
入されることになつて、そのSIサイリスタは導通
状態に移る。アノードからn^-領域領域１２に注
入されたホールの多くは、ｐ領域１５に流れ込む
ことになつて、カソード電極に流れる電流とな
る。ｐ領域１５の厚さl₄と不純物密度Ｎ_Aは、少
なくとも最大順方向電圧印加時においても、この
領域全域が空乏層とならないように選ばれる。ホ
ールが流れ込むことによつてｐ領域１５には、
p⁺領域１６に向つて電流が流れる。p⁺領域１６
に到達するまでの抵抗値ｒ_Bは、たとえばここに
流れ込んだホールによる電流ｉ_Pとの間で、ｒ_Bｉ
_Pが少なくとも、n⁺領域１３とｐ領域１５の間の
拡散電位よりは小さくなるように設計される。

すなわち、この電流によつて、有意な電圧差
が、p⁺領域１６とｐ領域１５の中央付近との間
に生じないように、l₄、Ｎ_Aを選定することも重
要である。

導通状態を遮断させるには、ゲートに逆バイア
ス、この例では負電圧を印加する。カソード領域
からの電子注入が阻止されるため、導通時間に
n^-領域に注入されていた、電子及びホールが流
れ出してしまえば、もはや電流は流れない。

カソード領域、ゲート電極近傍の寸法Ｗ、l₂
は、要求される電圧利得との関係で決めればよ
い。l₂／Ｗを大きくすれば、電圧利得は一般に大
きくなる。すなわち、小さなゲート電圧で大きな
順方向阻止電圧を得られることになる。カソード
領域、ゲートに隣接する領域だけ、不純物密度を
変化させることも有効である。たとえば、その領
域だけ、他のn^-領域より不純物密度を低くする
というようにである。

次に、最大順方向阻止電圧Ｖ_Banaxと逆方向耐
圧Ｖ_arnaxを略々同じ大きさにするための条件を述
べておく。Ｖ_BanaxやＶ_arnaxは、要求仕様によつ
て決めればよい。当然のことであるが、できるだ
け薄いn^-領域厚さで、できるだけ大きいＶ_Banax
やＶ_arnaxを実現することが望ましい。導通時の順
方向降下電圧が小さくかつスイツチング速度も速
いからである。

第２図に、最大順方向阻止電圧印加時のｐ領域
１５とアノードp⁺領域１１の間の電位分布ａと
電界分布ｂを示す。ｐ領域１５から延びる空乏層
が殆んどアノード領域に到達していて、アノード
前面にp⁺(11)n^-(12)の作る電位障壁（障壁高さＶ_B
２）が薄く残つている。この障壁によりアノード
からのホール注入は抑止されている。障壁領域の
厚さが薄いから、導通時に移るときのスイツチン
グ時間も速い。すなわち、カソード領域から流れ
込む電子がわずかな量のうちに、障壁Ｖ_B2は消滅
し、ホール注入が開始するからである。同時にホ
ールが障壁領域を通過する時間も短く、またその
量も多いからである。Ｖ_bi1，Ｖ_bi2はそれぞれｐ
（15）n^-(12)、p⁺(11)n^-(12)の拡散電位である。

第２図ｂには、ａ図の状態での電界分布が示さ
れている。最大電界強度Ｅ_nax1はｐ（15）n^-(12)接
合面に生じる。当然のことながら、Ｅ_nax1はなだ
れが開始する閾値電界Ｅ_Bより小さくなければな
らない。Ｅ_Bの値は、Siでは200kV/cm程度であ
る。これまでに述べてきた条件を数式に表示す
る。高抵抗n^-領域１２の不純物密度をＮ_Dとす
る。

Ｎ_Ｄｑｌ_１２／２ε≒Ｖ_Banax＋Ｖ_bi1＋Ｖ_bi2 …(1) Ｅ_nax1≒Ｎ_Ｄｑｌ_１／ε＜Ｅ_B …(2) すなわち、式(1)、(2)を満足するようにl₁、Ｎ_D
を決めればよいわけである。Ｅ_nax1ができるだ
け、Ｅ_Bに近い方が、同じl₁で大きなＶ_Banaxを実
現できる。Ｅ_B≒200kV/cmというのは、Siのバル
クの状態で実現される値である。n⁺領域１３、
ｐ領域１５、p⁺領域１６を構成するプロセスを
経ると、通常なだれ開始電界強度はバルクの値よ
り低下する。

従つて、αを１より小さい数係数として Ｎ_Ｄｑｌ_１／ε＝αＥ_B …(3) とすると、 Ｖ_Banax≒αｌ_１Ｅ_Ｂ／２ …(4) となる。l₁＝200μｍとすると、α＝0.5、0.8の場
合では、それぞれＶ_Banax＝1000V、1600Vとな
る。その時のＮ_Dはそれぞれ３×10¹³cm^-3、５×
10¹³cm^-3程度である。l₁＝500μｍであれば、α＝
0.5、0.8では、Ｖ_Banax＝2500V、4000Vとなる。
Ｎ_Dはそれぞれ1.2×10¹³cm^-3、２×10¹³cm^-3程度
である。当然のことながら、l₁は電子ホールの実
効拡散長より短くなければならない。

第３図に逆方向電圧印加時の電位分布ａと電界
分布ｂを示す。ｐ領域１５からパンチングスルー
によつてホールが流れ出さないように、障壁Ｖ_B3
が残るようになつている。Ｅ_nax2がＥ_B以下でな
ければならないのは当然である。

第２図の場合でも第３図の場合でも、障壁Ｖ_B
２，Ｖ_B3が消滅してホール注入が起り始める条件
と、Ｅ_nax1，Ｅ_nax2がなだれ開始電圧に一致する
条件とが、同一のアノード電圧で起るようにする
ことが望ましい。最も薄いl₁で最も大きな阻止電
圧、逆耐圧を得ることができるからである。最大
阻止電圧印加時のゲート逆バイアスは、ゲート、
カソード間降伏電圧よりやや小さく抑えるように
ゲートの構造を形成する。たとえば絶縁層の厚さ
をそのように選定するわけである。

第１図ｂで、ゲート電極下の絶縁層は中央部が
厚くなされているが、一様な厚さでもよい。ゲー
ト容量が増加するなどの欠点はある。

動作温度が高くなると、熱的に励起される電
子・ホールの数が急激に多くなる。たとえば、順
方向電圧阻止状態にあつて、熱的に励起される電
子の数が多くなると、アノード前面のポテンシヤ
ルの井戸にその電子が流れ込み、結果的にアノー
ド前面のホールに対する電位障壁を低下させてホ
ール注入が起ることになり、高温になるにつれて
最大順方向阻止電圧が低下する。

このような高温での動作不安定を無くすために
は、第４図に示すように所定の間隔でn⁺領域１
９をp⁺アノード領域１１の一部に設ければよ
い。第４図は本発明の別の実施例を示す。点線１
８は、順方向阻止状態においてｐ領域１５の側か
ら延びた空乏層の端部を示している。この点線と
p⁺領域１１の間の一部には、空乏層にならない
中性領域が残つている。従つて、熱的に励起され
た電子でこの領域に流れ込んだものは、左右の方
向に流れて、n⁺領域１９に流れ込み、このホー
ル注入阻止用の電位障壁部に蓄積されることはな
い。このアノード前面に残される中性領域の厚さ
は、次のように決めればよい。この中性領域と左
右のn⁺領域１９との間の抵抗をｒ_B、熱的に励起
された電子によりこの中性領域をn⁺領域１９に
向けて流れる電流をｉ_tとしたとき、ｒ_Bｉ_tがp⁺
領域１１とn^-領域１２の間の拡散電位Ｖ_bi2より
十分小さくしておけばよい。このようになされて
いれば、熱的に励起された電子が流れ込むことに
よる電流が、ｒ_Bを流れて起す電圧降下によつて
はホール注入は起らない。ｒ_Bにはもう一つの条
件が必要である。アノード前面の中性領域が拡す
ぎて、抵抗ｒ_Bがあまりに小さいと、導通しない
サイリスタになつてしまう。すなわち、ゲート電
圧を０もしくは順方向電圧にして、カソードから
十分の電子注入を起してもアノード前面に流れ込
んだ電子がホール注入の電位障壁を殆んど引き下
げないからである。従つて、カソードから注入さ
れた電子による電流ｉ_eがｒ_Bを流れることによる
電圧降下ｒ_Bｉ_eは略々Ｖ_bi2に等しいか、もしくは
これより大きくなるようになされていなければな
らない。

本発明のSIサイリスタの構造が、ここに示され
た例に限らないことはもちろんである。導電型を
まつたく反転したものでもよい。その時にはn⁺
領域１１がアノード領域となり、カソードに対し
て負電圧を加えた場合が順方向電圧になる。高抵
抗領域１２を均一な不純物密度分布で示したが、
多段に不純物密度が変化していてもよい。スイツ
チング速度を速くするために、高抵抗領域１２に
キラー効果を有する不純物を添加することも有効
である。Siに対してはAuなどが代表的なキラー
効果を与える不純物である。

これまで、個別デバイスとしての例を説明した
わけであるが、たとえば、第１図の例でp⁺領域
を埋め込み領域で形成すれば、集積回路にも組み
込めるわけである。

本発明のSIサイリスタは、従来公知の結晶技
術、拡散、イオン注入技術、エツチング（ウエツ
ト及びドライ）技術、酸化技術、CVD技術、リ
ソグラフイ技術、微細加工技術、蒸着配線技術な
どにより製造できる。

本発明のSIサイリスタは比較的薄い高抵抗領
域、例えば200μで1000V〜1600V、500μで
2500V〜4000V程度の大きな順方向阻止電圧が実
現できるようにチヤンネル内における最大阻止印
加電圧Ｖ_Banax及び最大電界強度Ｅ_nax1を式(1)、(2)
もしくは(3)、(4)によつて決定している。

すなわちＥ_nax1をなだれが開始する閾値電界Ｅ
_Bよりも小さく設定している。

同様に逆方向耐圧に関する配慮もなされており
「最も薄い高抵抗厚さl₁で最も大きな阻止電圧、
逆耐圧を得ること」が本発明の主旨の一つであ
る。

さらにこのように最も薄くl₁を設定したときカ
ソード・アノード間の距離が同じ順方向阻止電圧
で最も短くなることから導通時の順方向電圧降下
が小さくなるわけである。

さらにゲートをpn接合に比べMOSゲート構造
とすることから、ターンオン時に正孔がチヤンネ
ルに注入されて蓄積効果を引き起こすこともなく
なり、pn接合容量に比べターンオン時のMOSゲ
ート構造の容量も小さい。従つて周波数特性が向
上するわけである。

導通時の順方向電圧効果としては、l₁の厚さが
270μｍのデバイスで電流密度が10³A／cm²で1.3V
以下、10²A／cm²で0.75V以下となつており、充分
効果的である。

本発明のSIサイリスタは、比較的薄い高抵抗領
域により大きな順方向阻止電圧及び逆方向耐圧を
実現することができ、順方向降下電圧が小さくか
つスイツチング速度も速くその工業的価値は高
い。

【図面の簡単な説明】

第１図は本発明のSIサイリスタでａは平面図、
ｂはａ図中AA′線に沿う断面図、ｃはａ図中
BB′線に沿う断面図、第２図ａ及びｂは最大順方
向阻止電圧印加時のｐ領域１５とp⁺アノード領
域１１の間の電位分布及び電界分布、第３図ａ及
びｂは逆方向耐圧印加時のｐ領域１５とp⁺領域
１１の間の電位分布及び電界分布、さらに第４図
は本発明の他の実施例である。

Claims (1)

1. 【特許請求の範囲】 １ 互いに逆導電型高不純物密度領域よりなるカ
   ソード領域及びアノード領域を備え、前記カソー
   ド領域と同導電型高抵抗領域を前記アノード領域
   と前記カソード領域との間に介在させた構造にお
   いて、前記カソード領域と同一半導体表面上の前
   記カソード領域近傍に絶縁ゲート型制御電極を設
   け、前記カソード領域の前記半導体表面から離れ
   た底面を前記カソード領域とは逆導電型領域によ
   り取り囲むべく構成し、最大順方向阻止電圧Ｖ_{Ba
   ｎａｘ}を印加時において、前記逆導電型領域と前記
   アノード領域の間の前記高抵抗領域の厚さl₁を l₁≒２Ｖ_{Ｂａｎａｘ}／αＥ_Ｂ、Ｎ_Ｄｑｌ_１／ε＝αＥ
   _B Ｎ_D：前記高抵抗領域の不純物密度 Ｅ_B：なだれが開始する閾値電界強度 α：１より小さい数係数 ｑ：単位電荷量 ε：前記高抵抗領域の誘電率 を満足するべく設定したことを特徴とする静電誘
   導サイリスタ。 ２ 前記特許請求の範囲第１項記載の静電誘導サ
   イリスタにおいてさらに前記アノード領域と同一
   半導体表面の一部分に前記アノード領域とpn接
   合を形成し、かつ前記アノード領域とアノード電
   極を介して短絡された前記アノード領域と逆導電
   型高不純物密度半導体領域を設けたことを特徴と
   する静電誘導サイリスタ。