JPS62241374A - 静電誘導サイリスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、順方向電圧降下が低くて、かつスイッチング
速度の速い静電誘導サイリスタに関づる。

基本的にはｐｎｐｎ四層４四層４構造される従来のサイ
リスクは、ゲート電極によるスイッヂオフが知しく、し
かもたとえゲートによる遮断ができてもその速度が橘め
て遅いという欠点を有していた。これに対し、ゲートを
有づるダイオ−ド構造に構成された静電誘導サイリスタ
（以下Ｓ１サイリスタと称す。）は、ゲートによる遮断
が極めて容易で、しかもその遮断時間が速いという特長
を備えている。

本発明の目的は、順方向最大閉止電圧が高くて、順方向
電圧降下が低く、かつスイッチング速度の速い改良され
た８１サイリスタを提供することにある。

以下図面を参照しながら本発明の詳細な説明する。

第１図は、本発明のＳＩサイリスタを絶縁ゲート型（以
下ＭＯＳ型と称す。）で実現した例である。第１図（ａ
＞は平面図、（ｂ）はＡＡ′線に沿う断面図、（Ｃ）は
ＢＢ　　線に沿う断面図である。ｐ＋領域１１はアノー
ド領域、ｎ」１１３はカソード領域である。ｎ−領域１
２は、いわばキャリアの流れるチＶンネルを含む領域で
ある。１１’、１３　　がそれぞれ、Ａ１、ＭＯ１Ｗ％
ＡＵ等あるいはその他の金属、もしくは低抵抗ポリシリ
コン、あるいはこれらの複層構造からなるアノード電極
、カソード電極である。１４′は同じくゲート電極であ
る。

カソード領Ｉ４近傍のゲート電極下の絶ｎ層は、ぷくな
されている。１７は、＄１０２、Ｓｉ３Ｎ４、Ａ１２０
３、ＡＩＮ簀あるいはその他の絶縁層、もしくはこれら
の複合及び複層絶縁層である。カソード電極１３′とゲ
ート電極１４′は、第１図（ａ　）の図中上下方向にた
とえばインクディジタル状に構成でればよい。基本的に
はｎ”　ｎ−ｐ＋ダイオード構造のカソード領ｌ戎近傍
に制御電極であるゲートが設けられＩｊＳＩサイリスタ
の動作を次に説明する。

アノードに順方向電圧、この場合は正電圧が印加された
場合、カソードからの電子の注入は、ゲートに逆バイア
ス、この例では負電圧を印加してカソード領域前面に電
位障壁を生じさ１ヱることにより、抑えられている。一
方、アノード領域からのホール注入は、ゲートから延び
る空乏層が完全にはアノード領域に到達しないようにな
されていて、７ノード領域１１とｎ−領域１２の拡散電
位ｖｂ＋２による電位障壁により抑止されている。

ゲートの逆バイアスを除去するか、あるいはゲートに順
方向バイアス、この例では正電圧を印加づ°ると、カソ
ード前面の電位ｖ：１壁が消滅して、ｎ−領域１２の７
ノード側に電子が注入される。注入された電子は、アノ
ード領域前面で、ホールに対する電位障壁となっている
、未だ完全には空乏層にならないｎ−領域に蓄積され、
このホールに対する障壁を消滅させる。障壁が消滅する
と、アノード領域からｎ−領域１２にホールが注入され
ることになって、このＳＩサイリスタは導通状態に移る
。

導通状態を遮断させるには、ゲートに逆バイアス、この
例では負電圧を印加づる。カソード領域からの電子注入
が阻止されるため、導通時にｎ−領域に注入されていた
、電子及びホールが流れ出してしまえば、もはや電流は
流れないカソード領域、ゲート電極近傍の寸法Ｗ、１２
は、要求される電圧利１！７との関係で決めればよい。

Ｌ　２　／　Ｗを大きくすれば、電圧利得は一般に大き
くなる。すなわち、小さなゲート電圧で大きな順方向阻
止電圧を得られることになる。カソード領域、ゲートに
隣接する領域だけ、不純物＠度を変化させることも有効
である。たとえば、その領域だけ、他のｎ−領域より不
純物密度を低くするというようにである。

次に、最大順方向阻止電圧ｖ　ｅａｍａｘと逆方向耐圧
Ｖ、ユを略々同じ大きさにするための条件を述べておく
。■ヮやｖ７は、要求仕様によって決めればよい。当然
のことであるが、できるだけ薄いｎ−領域厚さで、でき
るだけ大きいＶ工ゆやＶａｒｍａｘを実現することが望
ましい。導通時の順方向降下電圧が小さくかつスイッチ
ング速度も速いからである。

第２図に、最大順方向阻止電圧印加時のｎ領１４１３と
アノ−ドル＋領［１１の間の電位分布（ａ　）と電界分
布（ｂ）を示す。ゲートから延びる空乏層が殆んどアノ
ード領域に到達していて、アノード前面にｐ”　　（１
１）ｎ−（１２）の作る電位ｒ４壁（障壁高さＶ、２）
が薄く残っている。この障壁によりアノードからのホー
ル注入は抑止されている。障壁領域の厚さが薄いから、
導通時に移るときのスイッチング時間も速い。づなわち
、カソード領域から流れ込む電子がわずかな吊のうちに
、障壁Ｖ１１２は消滅し、ホール注入が開始するからで
ある。同時にホールが障壁領域を通過する時間も短く、
またその最も多いからであるａ　Ｖ　ｂｒｌ、Ｖ　ｂｉ
２はそれぞれｎ　　（１３）ｎ−（１２）、ｐ十（１１
）ｎ”−（１２＞の拡散電位である。

第２図（１））には、（ａ　）図の状態での電界分布が
示されている。当然のことながらＥ＋ｎい１はなだれが
開始する［電界Ｅ、より小さくなければならないｏＥＢ
の値は、Ｓｉでは２００ｋｖ／ｃｍ程度である。これま
でに述べてきた条件を数式に表示する。高抵抗ｎ−領域
１２の不純物密度をＮｏとする。

’−”’　　Ｓ　　ＶＢａｍａｘ　　＋　　ＶＩＨｌ　
　”Ｖｂｉ２　　　　　　−（１）２ε 巳い。８．＝立　＜　　ａ、　　　　　　　　　２．　
＜２）ε Ｊなわち、式（１）、〈２）を満足するようにり、、Ｎ
、を決めればよいわけである。ＥＦｈｔｕｌがでさ゛る
だけ、Ｅ、に近い方が、同じり、で犬ぎなＶＢ、、ｎ、
８を実現できる。Ｅ、’＝２００ｋＶ／ｃｍというのは
、３ｉのバルクの状態で実現される埴である。ｎ＋領域
１３を構成するプロセスを経ると、通常なだれ開始電界
強度はバルクの値より低下する。

従って、αを１より小さい数係数としてＮｐ　ｇ’＊　
　　＝　　αＥＢ　　　　　　　　　　　　　　　　　
・・・　（３）ε とすると、 ■。。、。、　ａｌ・Ｅ・　　　　　　　　　　　　　
　　２　　　　　　　　　°−Ｃ４） となる。２ｌ−２ｏｏμｍとすると、ａ＝ｏ。

５．０．８の場合では、それぞれＶ！、ａｍａｘ−１０
ＯＯＶ、１６００Ｖとなる。その時のＮｃ、はそれぞれ
３Ｘ１０　Ｃｌ１１１５×１０　Ｃ１１程度である。Ｌ
１＝５００ｕｍであれば、ａ−０，５，０，８では、Ｖ
Ｗ、ａｒｎａｘ−２５００Ｖ、４０００Ｖとなる。Ｎ、
はそれぞれ１．２Ｘ１０Ｃ１ｌｌ、２×１０　Ｃｌ１１
　程度である。当然のことながら、Ｌｌは電子ホールの
実効拡散長より短くなければならない。

第３図に逆方向電圧印加時の電位分布（ａ）と電界分布
（ｂ）を示す。Ｅ　　がＥ、以下で１１１ａＸ　２ なければならないのは当然である。

第２図の場合と第３図の場合では、障壁Ｖ！Ｉ２が消滅
してホール注入が起り始める条件と、Ｅｍａｘ　１、Ｅ
っｘ２がなだれ開始電圧に一致する条件とが、向−のア
ノード電圧で起るようにすることが望ましい。最も薄い
り、で最ら大きな阻止電圧、逆耐圧をｊｇることができ
るからである。

最大阻止電圧印加時のゲート逆バイアスは、ゲート、カ
ソード聞降伏電圧よりやや小さく抑えるようにゲートの
構造を形成する。たとえば絶縁層の厚さをそのように選
定するわけである第１図（１１）で、ゲート電極下のア
ノード領域と対向する部分の絶縁層は側面よりも厚くな
されているが、一様な厚さでもよい。ゲート容量が増加
するなどの欠点はある。

本発明のＭＯＳゲート８１サイリスタはＭＯＳゲートが
Ｕ字型に切り込まれた領域の側面に沿って設けられてい
る。ゲートがＭＯＳ型で構成されていることから、遮断
時においても電流利得が非常に大きい。ただし、アノー
ド領域からのホールを吸い出すｐＩ域が存在しないこと
から、遮断時のスイッチング速度がホールを吸い出すｐ
領域をもつものに比べて遅くなり易い動作湿度が高くな
ると、熱的に励起される電子・ホールの数が急激に多く
なる。たとえば、順方向電圧Ｎ】止状態にあって、熱的
に励起される電子の数が多り握ると、７ノード前而のボ
テンシｉ？ルの井戸にその電子が流れ込み、結果的にア
ノード前面のホールに対する電位障壁を低下させてホー
ル注入が起ることになり、高温になるにつれて最大順方
向阻止電圧が低下する。

このような高温での動作不安定を無くすためには、第４
図に示すように所定の間隔でｎ＋領域１つをｐ　アノー
ド領域１１の一部に設ければよい。第４図は本発明の別
の実施例を示す。

点線１８は、順方向阻止状態においてゲートの側から延
びた空乏層の端部を示している。この点線とｐ＋領［１
１の間の一部には、空乏層にならない中性領域が残って
いる。従って、熱的に励起された電子でこの領域に流れ
込んだものは、左右の方向に流れて、ｎ＋領域１９に流
れ込み、このホール注入阻止用の宵位障壁部に蓄積され
ることはない。このアノード前面に残される中性領域の
厚さは、次のように決めればよい。この中性領域と左右
のｎ＋領域１９との間の抵抗をｒＢ、熱的に励起された
電子によりこの中性領域をｎ＋領域１９に向けて流れる
電流をｉ工としたとき、ｒ、ｉｚがｐ　領域１１とｎ−
領域１２の間の拡散電位■１ｂｉ２　Ｊ：り十分小さく
しでおけばよい。このようになされていれば、熱的に励
起され７Ｃ電子が流れ込むことにＪ：る電流が、ｒ、を
流れて起す電圧降下によってはホール注入は起らない。

ｒＢにはもう一つの条件が必要である。アノード前面の
中性領域が拡づぎて、抵抗ｒ、があまりに小さいと、導
通しないサイリスタになってしまう。すなわら、ゲート
電圧をＯもしくは順方向電圧にして、カソードから十分
の電子注入を起してもアノード前面に流れ込んだ電子が
ボール注入の電位障壁を殆んど引き下げないからである
。従って、カソードから注入された電子による電流ｉε
がｒ、を流れることによる電圧降下「Ｂ１６は略々Ｖｂ
、２に等しいか、もしくはこれより大きくなるようにさ
れていなければならない。

本発明のＳｌサイリスタの構造が、ここに示された例に
限らないことはもちろんである。導電型をよった（反転
したものでもよい。その時には口＋領Ｌ！！１１がアノ
ード領域となり、カソードに対して負電圧を加えた場合
が順方向電圧になる。高抵抗領域１２を均一な不純物密
度分布で示したが、多段に不純物密度が変化していても
よい。スイッチング速麿を速くするために、高抵抗領域
１２にキラー効果を右する不純物を添加することも有効
である。Ｓｉに対してはＡＵなどが代表的なキラー効果
を与える不純物である。

これまで、個別デバイスとしての例を説明したわけであ
るが、集積回路にも粗み込むことができる。

本発明のＳｌサイリスタは、従来公知の結晶技術、拡散
、イオン注入技術、エツチング（ウェット及びドライ）
技術、酸化技術、ＣＶＤ技術、リングラフィ技術、微細
加工技術、蒸着配線技術などにより製造できる。

本発明の８１サイリスクは、比較的薄い高抵抗領域、例
えば２００μで１０００Ｖ〜１６００Ｖ１５００μで２
５００ｖ〜４０００ｖ程度の大きな順方向阻止電圧が実
現できるようにチ１！ンネル内における最大阻止印加電
圧Ｖ、。い及び最大電界強度Ｅ　　を式（１）、（２）
もしｔｎＱ＊１ くは（３）、（４）によって決定している。

すなわちＥ７エ、をむだれが開始する閾値電界Ｅ、より
も小さく設定している。

同様に逆方向耐圧に関する配慮もなされており「最も薄
い高抵抗厚さＬｌで最も大きな阻止電圧、逆耐圧を得る
こと」が本発明の主旨の一つである。

さらにこのように最も薄＜、２．を設定したときカソー
ド・アノード間の距離が同じ順方向阻止電圧で最も短く
なることから導通時の順方向電圧降下が小さくなるわけ
である。

さらにゲートをｐｎ接合に比べＭＯＳゲー１へ構造とす
ることから、ターンオン時に正孔がチャンネルに注入さ
れて蓄積効果を引き起こすこともなくなり、ｐｎ接合容
量に比ベタージオン時のＭＯＳゲート構造の容苗も小さ
い。従って周波数特性が向上するわけである。

導通時の順方向電圧効果としては、１．ｔの厚さが２７
０μｍのデバイスで電流！ＨＪｊが１０’Ａ／ｃｍ２テ
１　、３　Ｖ以下、１０２Ａ／ＣＩｌ！２で０．７５ｖ
以下となっており、充分効果的である本発明の８１サイ
リスタは、比較的薄い高抵抗領域により大ぎな順方向阻
止電圧及び逆方向耐圧を実現することができ、順方向降
下電圧が小さくかつスイッチング速度も速くその工業的
価値は高い。

【図面の簡単な説明】

第１図は本発明の８１サイリスタで、（ａ　）は平面図
、（ｂ）は（ａ　）図中ＡＡ　　線に沿う断面図、（Ｃ
）は（ａ　）図中ＢＢ　　線に沿う断面図、第２図（ａ
　）及び（ｂ　）は最大順方内組１Ｆ電圧印加時のｎ＋
領領域１３）とｐ＋アノード領滅く１１）の間の電位分
布及び電界分布、第３図（ａ　）及び（ｂ　）は逆方向
耐圧印加時のｎ＋領領域１３）とｐ＋領領域１１）の間
の電位分布及び電界分布、さらに第４図は本発明の他の
実施例である。 （し） 蕗／ｒＩＡ 部 １α〕 １　図 １３′ ｐ＋１１ １１′ （Ｃ） Ｍｌ　図 （α） （し） （ｃＬ’） （し） 第３ｔｎ

Claims (2)

【特許請求の範囲】
1. （１）互いに逆導電型高不純物密度領域よりなるカソー
   ド領域及びアノード領域を備え、前記カソード領域と同
   導電型高抵抗領域を前記アノード領域と前記カソード領
   域との間に介在させた構造において、前記カソード領域
   近傍に絶縁ゲート型制御電極を、前記カソード領域と同
   一半導体表面から切り込まれた領域に沿つて設け、かつ
   最大順方向阻止電圧Ｖ＿Ｂ＿ａ＿ｍ＿ａ＿ｘを印加時に
   おいて、前記切り込まれた半導体領域の底面と前記アノ
   ード領域の間の前記高抵抗領域の厚さｌ＿１を ｌ＿１≒（２Ｖ＿Ｂ＿ａ＿ｍ＿ａ＿ｘ）／ａＥ＿Ｂ、（
   Ｎ＿Ｄｇｌ＿１）／ε＝ａＥ＿ＢＮ＿Ｄ：前記高抵抗領
   域の不純物密度 Ｅ＿Ｂ：なだれが開始する閾値電界強度 α：１より小さい数係数 ｑ：単位電荷量 ε：前記高抵抗領域の誘電率 を満足するべく設定したことを特徴とする静電誘導サイ
   リスタ。
2. （２）前記特許請求の範囲第１項記載の静電誘導サイリ
   スタにおいてさらに前記アノード領域と同一半導体表面
   の一部分に前記アノード領域とｐｎ接合を形成し、かつ
   前記アノード領域とアノード電極を介して短絡された前
   記アノード領域と逆導電型高不純物密度半導体領域を設
   けたことを特徴とする静電誘導サイリスタ。