JPH0230589B2 - - Google Patents
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- JPH0230589B2 JPH0230589B2 JP61285605A JP28560586A JPH0230589B2 JP H0230589 B2 JPH0230589 B2 JP H0230589B2 JP 61285605 A JP61285605 A JP 61285605A JP 28560586 A JP28560586 A JP 28560586A JP H0230589 B2 JPH0230589 B2 JP H0230589B2
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- anode
- cathode
- voltage
- conductivity type
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Landscapes
- Thyristors (AREA)
- Power Conversion In General (AREA)
Description
【発明の詳細な説明】
本発明は、順方向電圧降下が低くて、かつスイ
ツチング速度の速くかつ順方向最大阻止電圧が高
い静電誘導サイリスタに関する。
ツチング速度の速くかつ順方向最大阻止電圧が高
い静電誘導サイリスタに関する。
基本的にはpnpn四層構造で構成される従来の
サイリスタは、ゲート電極によるスイツチオフが
難しく、しかもたとえゲートによる遮断ができて
もその速度が極めて遅いという欠点を有してい
た。これに対し、ゲートを有するダイオード構造
に構成された静電誘導サイリスタ（以下SIサイリ
スタと称す。）は、ゲートによる遮断が極めて容
易で、しかもその遮断時間が速いという特長を備
えている。
サイリスタは、ゲート電極によるスイツチオフが
難しく、しかもたとえゲートによる遮断ができて
もその速度が極めて遅いという欠点を有してい
た。これに対し、ゲートを有するダイオード構造
に構成された静電誘導サイリスタ（以下SIサイリ
スタと称す。）は、ゲートによる遮断が極めて容
易で、しかもその遮断時間が速いという特長を備
えている。
本発明の目的は、順方向最大阻止電圧が高く
て、順方向電圧降下が低く、かつスイツチング速
度の速い改良されたSIサイリスタを提供すること
にある。
て、順方向電圧降下が低く、かつスイツチング速
度の速い改良されたSIサイリスタを提供すること
にある。
以下図面を参照しながら本発明を詳細に説明す
る。
る。
第１図は、本発明のSIサイリスタを絶縁ゲート
型（以下MOS型と称す。）で実現した例である。
第１図ａは平面図、ｂはAA′線に沿う断面図、ｃ
はBB′線に沿う断面図である。p+領域１１はアノ
ード領域、n+領域１３はカソード領域である。
n-領域１２は、いわばキヤリアの流れるチヤン
ネルを含む領域である。１１′，１３′がそれぞ
れ、Al、Mo、Ｗ、Au等あるいはその他の金属、
もしくは低抵抗ポリシリコン、あるいはこれらの
複層構造からなるアノード電極、カソード電極で
ある。１４′は同じくゲート電極である。カソー
ド領域近傍のゲート電極下の絶縁層は薄くなされ
ている。１７は、SiO2、Si3N4、Al2O3、AlN等
あるいはその他の絶縁層、もしくはこれらの複合
及び複層絶縁層である。カソード電極１３′とゲ
ート電極１４′は、第１図ａの図中上下方向にた
とえばインタデイジタル状に構成すればよい。基
本的にはn+n-p+ダイオード構造のカソード領域
近傍に制御電極であるゲートが設けられたSIサイ
リスタの動作を次に説明する。
型（以下MOS型と称す。）で実現した例である。
第１図ａは平面図、ｂはAA′線に沿う断面図、ｃ
はBB′線に沿う断面図である。p+領域１１はアノ
ード領域、n+領域１３はカソード領域である。
n-領域１２は、いわばキヤリアの流れるチヤン
ネルを含む領域である。１１′，１３′がそれぞ
れ、Al、Mo、Ｗ、Au等あるいはその他の金属、
もしくは低抵抗ポリシリコン、あるいはこれらの
複層構造からなるアノード電極、カソード電極で
ある。１４′は同じくゲート電極である。カソー
ド領域近傍のゲート電極下の絶縁層は薄くなされ
ている。１７は、SiO2、Si3N4、Al2O3、AlN等
あるいはその他の絶縁層、もしくはこれらの複合
及び複層絶縁層である。カソード電極１３′とゲ
ート電極１４′は、第１図ａの図中上下方向にた
とえばインタデイジタル状に構成すればよい。基
本的にはn+n-p+ダイオード構造のカソード領域
近傍に制御電極であるゲートが設けられたSIサイ
リスタの動作を次に説明する。
アノードに順方向電圧、この場合は正電圧が印
加された場合、カソードからの電子の注入は、ゲ
ートに逆バイアス、この例では負電圧を印加して
カソード領域前面に電位障壁を生じさせることに
より、抑えられている。一方、アノード領域から
のホール注入は、ゲートから延びる空乏層が完全
にはアノード領域に到達しないようになされてい
て、アノード領域１１とn-領域１２の拡散電位
Vbi2による電位障壁により抑止されている。
加された場合、カソードからの電子の注入は、ゲ
ートに逆バイアス、この例では負電圧を印加して
カソード領域前面に電位障壁を生じさせることに
より、抑えられている。一方、アノード領域から
のホール注入は、ゲートから延びる空乏層が完全
にはアノード領域に到達しないようになされてい
て、アノード領域１１とn-領域１２の拡散電位
Vbi2による電位障壁により抑止されている。
ゲートの逆バイアスを除去するか、あるいはゲ
ートに順方向バイアス、この例では正電圧を印加
すると、カソード前面の電位障壁が消滅して、
n-領域１２のアノード側に電子が注入される。
注入された電子は、アノード領域前面で、ホール
に対する電位障壁となつている。未だ完全には空
乏層にならないn-領域に蓄積され、このホール
に対する障壁を消滅させる。障壁が消滅すると、
アノード領域からn-領域１２にホールが注入さ
れることになつて、このSIサイリスタは導通状態
に移る。
ートに順方向バイアス、この例では正電圧を印加
すると、カソード前面の電位障壁が消滅して、
n-領域１２のアノード側に電子が注入される。
注入された電子は、アノード領域前面で、ホール
に対する電位障壁となつている。未だ完全には空
乏層にならないn-領域に蓄積され、このホール
に対する障壁を消滅させる。障壁が消滅すると、
アノード領域からn-領域１２にホールが注入さ
れることになつて、このSIサイリスタは導通状態
に移る。
導通状態を遮断させるには、ゲートに逆バイア
ス、この例では負電圧を印加する。カソード領域
からの電子注入が阻止されるため、導通時にn-
領域に注入されていた、電子及びホールが流れ出
してしまえば、もはや電流は流れない。
ス、この例では負電圧を印加する。カソード領域
からの電子注入が阻止されるため、導通時にn-
領域に注入されていた、電子及びホールが流れ出
してしまえば、もはや電流は流れない。
カソード領域、ゲート電極近傍の寸法Ｗ、l2
は、要求される電圧利得との関係で決めればよ
い。l2／Ｗを大きくすれば、電圧利得は一般に大
きくなる。すなわち、小さなゲート電圧で大きな
順方向阻止電圧を得られることになる。カソード
領域、ゲートに隣接する領域だけ、不純物密度を
変化させることも有効である。たとえば、その領
域だけ、他のn-領域より不純物密度を低くする
というようにである。
は、要求される電圧利得との関係で決めればよ
い。l2／Ｗを大きくすれば、電圧利得は一般に大
きくなる。すなわち、小さなゲート電圧で大きな
順方向阻止電圧を得られることになる。カソード
領域、ゲートに隣接する領域だけ、不純物密度を
変化させることも有効である。たとえば、その領
域だけ、他のn-領域より不純物密度を低くする
というようにである。
次に、最大順方向阻止電圧VBanaxと逆方向耐圧
Varnaxを略々同じ大きさにするための条件を述べ
ておく。VBanaxやVarnaxは、要求仕様によつて決
めればよい。当然のことであるが、できるだけ薄
いn-領域厚さで、できるだけ大きいVBanaxや
Varnaxを実現することが望ましい。導通時の順方
向降下電圧が小さくかつスイツチング速度も速い
からである。
Varnaxを略々同じ大きさにするための条件を述べ
ておく。VBanaxやVarnaxは、要求仕様によつて決
めればよい。当然のことであるが、できるだけ薄
いn-領域厚さで、できるだけ大きいVBanaxや
Varnaxを実現することが望ましい。導通時の順方
向降下電圧が小さくかつスイツチング速度も速い
からである。
第２図に、最大順方向阻止電圧印加時のｎ領域
１３とアノードp+領域１１の間の電位分布ａと
電界分布ｂを示す。ゲートから延びる空乏層が殆
んどアノード領域に到達していて、アノード前面
にp+１１n-１２の作る電位障壁（障壁高さVB2）
が薄く残つている。この障壁によりアノードから
のホール注入は抑止されている。障壁領域の厚さ
が薄いから、導通時に移るときのスイツチング時
間も速い。すなわち、カソード領域から流れ込む
電子がわずかな量のうちに、障壁VB2は消滅し、
ホール注入が開始するからである。同時にホール
が障壁領域を通過する時間も短く、またその量も
多いからである。Vbi1，Vbi2はそれぞれn+１３n-
１２、p+１１n-１２の拡散電位である。
１３とアノードp+領域１１の間の電位分布ａと
電界分布ｂを示す。ゲートから延びる空乏層が殆
んどアノード領域に到達していて、アノード前面
にp+１１n-１２の作る電位障壁（障壁高さVB2）
が薄く残つている。この障壁によりアノードから
のホール注入は抑止されている。障壁領域の厚さ
が薄いから、導通時に移るときのスイツチング時
間も速い。すなわち、カソード領域から流れ込む
電子がわずかな量のうちに、障壁VB2は消滅し、
ホール注入が開始するからである。同時にホール
が障壁領域を通過する時間も短く、またその量も
多いからである。Vbi1，Vbi2はそれぞれn+１３n-
１２、p+１１n-１２の拡散電位である。
第２図ｂには、ａ図の状態での電界分布が示さ
れている。当然のことながらEnax1はなだれが開
始する閾値電界EBより小さくなければならない。
EBの値は、Siでは200kV／cm程度である。これま
でに述べてきた条件を数式に表示する。高抵抗
n-領域１２の不純物密度をNDとする。
れている。当然のことながらEnax1はなだれが開
始する閾値電界EBより小さくなければならない。
EBの値は、Siでは200kV／cm程度である。これま
でに述べてきた条件を数式に表示する。高抵抗
n-領域１２の不純物密度をNDとする。
NDql1 2／2ε≒VBanax＋Vbi1＋Vbi2 …(1)
Enax1≒NDql1／ε＜EB …(2)
すなわち、式(1)、(2)を満足するようにl1、NDを
決めればよいわけである。Enax1ができるだけ、
EBに近い方が、同じl1で大きなVBanaxを実現でき
る。EB≒200kV／cmというのは、Siのバルクの状
態で実現される値である。n+領域１３を構成す
るプロセスを経ると、通常なだれ開始電界強度は
バルクの値より低下する。
決めればよいわけである。Enax1ができるだけ、
EBに近い方が、同じl1で大きなVBanaxを実現でき
る。EB≒200kV／cmというのは、Siのバルクの状
態で実現される値である。n+領域１３を構成す
るプロセスを経ると、通常なだれ開始電界強度は
バルクの値より低下する。
従つて、αを１より小さい数係数として
NDql1／ε＝αEB …(3)
とすると、
VBanax≒αl1EB／２ …(4)
となる。l1＝200μmとすると、α＝0.5、0.8の場
合では、それぞれVBanax＝1000V、1600Vとなる。
その時のNDはそれぞれ３×1013cm-3、５×1013cm
-3程度である。l1＝500μmであれば、α＝0.5、
0.8では、VBanax＝2500V、4000Vとなる。NDはそ
れぞれ1.2×1013cm-3、２×1013cm-3程度である。
当然のことながら、l1は電子ホールの実効拡散長
より短くなければならない。
合では、それぞれVBanax＝1000V、1600Vとなる。
その時のNDはそれぞれ３×1013cm-3、５×1013cm
-3程度である。l1＝500μmであれば、α＝0.5、
0.8では、VBanax＝2500V、4000Vとなる。NDはそ
れぞれ1.2×1013cm-3、２×1013cm-3程度である。
当然のことながら、l1は電子ホールの実効拡散長
より短くなければならない。
第３図に逆方向電圧印加時の電位分布ａと電界
分布ｂを示す。Enax2がEB以下でなければならな
いのは当然である。
分布ｂを示す。Enax2がEB以下でなければならな
いのは当然である。
第２図の場合と第３図の場合では、障壁VB2が
消滅してホール注入が起り始める条件と、Enax1、
Enax2がなだれ開始電圧に一致する条件とが、同
一のアノード電圧で起るようにすることが望まし
い。最も薄いl1で最も大きな阻止電圧、逆耐圧を
得ることができるからである。
消滅してホール注入が起り始める条件と、Enax1、
Enax2がなだれ開始電圧に一致する条件とが、同
一のアノード電圧で起るようにすることが望まし
い。最も薄いl1で最も大きな阻止電圧、逆耐圧を
得ることができるからである。
最大阻止電圧印加時のゲート逆バイアスは、ゲ
ート、カソード間降伏電圧よりやや小さく抑える
ようにゲートの構造を形成する。たとえば絶縁層
の厚さをそのように選定するわけである。
ート、カソード間降伏電圧よりやや小さく抑える
ようにゲートの構造を形成する。たとえば絶縁層
の厚さをそのように選定するわけである。
第１図ｂで、ゲート電極下のアノード領域と対
向する部分の絶縁層は側面よりも厚くなされてい
るが、一様な厚さでもよい。ゲート容量が増加す
るなどの欠点はある。
向する部分の絶縁層は側面よりも厚くなされてい
るが、一様な厚さでもよい。ゲート容量が増加す
るなどの欠点はある。
本発明のMOSゲートSIサイリスタはMOSゲー
トがＵ字型に切り込まれた領域の側面に沿つて設
けられている。ゲートがMOS型で構成されてい
ることから、遮断時においても電流利得が非常に
大きい。ただし、アノード領域からのホールを吸
い出すｐ領域が存在しないことから、遮断時のス
イツチング速度がホールを吸い出すｐ領域をもつ
ものに比べて遅くなり易い。
トがＵ字型に切り込まれた領域の側面に沿つて設
けられている。ゲートがMOS型で構成されてい
ることから、遮断時においても電流利得が非常に
大きい。ただし、アノード領域からのホールを吸
い出すｐ領域が存在しないことから、遮断時のス
イツチング速度がホールを吸い出すｐ領域をもつ
ものに比べて遅くなり易い。
本発明のSIサイリスタの構造が、ここに示され
た例に限らないことはもちろんである。導電型を
まつたく反転したものでもよい。その時にはn+
領域１１がアノード領域となり、カソードに対し
て負電圧を加えた場合が順方向電圧になる。高抵
抗領域１２を均一な不純物密度分布で示したが、
多段に不純物密度が変化していてもよい。スイツ
チング速度を速くするために、高抵抗領域１２に
キラー効果を有する不純物を添加することも有効
である。Siに対してはAuなどが代表的なキラー
効果を与える不純物である。
た例に限らないことはもちろんである。導電型を
まつたく反転したものでもよい。その時にはn+
領域１１がアノード領域となり、カソードに対し
て負電圧を加えた場合が順方向電圧になる。高抵
抗領域１２を均一な不純物密度分布で示したが、
多段に不純物密度が変化していてもよい。スイツ
チング速度を速くするために、高抵抗領域１２に
キラー効果を有する不純物を添加することも有効
である。Siに対してはAuなどが代表的なキラー
効果を与える不純物である。
これまで、個別デバイスとしての例を説明した
わけであるが、集積回路にも組み込むことができ
る。
わけであるが、集積回路にも組み込むことができ
る。
本発明のSIサイリスタは、従来公知の結晶技
術、拡散、イオン注入技術、エツチング（ウエツ
ト及びドライ）技術、酸化技術、CVD技術、リ
ソグラフイ技術、微細加工技術、蒸着配線技術な
どにより製造できる。
術、拡散、イオン注入技術、エツチング（ウエツ
ト及びドライ）技術、酸化技術、CVD技術、リ
ソグラフイ技術、微細加工技術、蒸着配線技術な
どにより製造できる。
本発明のSIサイリスタは、比較的薄い高抵抗領
域、例えば200μで1000V〜1600V、500μで2500V
〜4000V程度の大きな順方向阻止電圧が実現でき
るようにチヤンネル内における最大阻止印加電圧
VBanax及び最大電界強度Enax1を式(1)、(2)もしく
は(3)、(4)によつて決定している。
域、例えば200μで1000V〜1600V、500μで2500V
〜4000V程度の大きな順方向阻止電圧が実現でき
るようにチヤンネル内における最大阻止印加電圧
VBanax及び最大電界強度Enax1を式(1)、(2)もしく
は(3)、(4)によつて決定している。
すなわちEnax1をなだれが開始する閾値電界EB
よりも小さく設定している。
よりも小さく設定している。
同様に逆方向耐圧に関する配慮もなされており
「最も薄い高抵抗厚さl1で最も大きな阻止電圧、
逆耐圧を得ること」が本発明の主旨の一つであ
る。
「最も薄い高抵抗厚さl1で最も大きな阻止電圧、
逆耐圧を得ること」が本発明の主旨の一つであ
る。
さらにこのように最も薄くl1を設定したときカ
ソード・アノード間の距離が同じ順方向阻止電圧
で最も短くなることから導通時の順方向電圧降下
が小さくなるわけである。
ソード・アノード間の距離が同じ順方向阻止電圧
で最も短くなることから導通時の順方向電圧降下
が小さくなるわけである。
さらにゲートをpn接合に比べMOSゲート構造
とすることから、ターンオン時に正孔がチヤンネ
ルに注入されて蓄積効果を引き起こすこともなく
なり、pn接合容量に比べターンオン時のMOSゲ
ート構造の容量も小さい。従つて周波数特性が向
上するわけである。
とすることから、ターンオン時に正孔がチヤンネ
ルに注入されて蓄積効果を引き起こすこともなく
なり、pn接合容量に比べターンオン時のMOSゲ
ート構造の容量も小さい。従つて周波数特性が向
上するわけである。
導通時の順方向電圧効果としては、l1の厚さが
270μmのデバイスで電流密度が103A／cm2で1.3V
以下、102A／cm2で0.75V以下となつており、充分
効果的である。
270μmのデバイスで電流密度が103A／cm2で1.3V
以下、102A／cm2で0.75V以下となつており、充分
効果的である。
本発明のSIサイリスタは、比較的薄い高抵抗領
域により大きな順方向阻止電圧及び逆方向耐圧を
実現することができ、順方向降下電圧が小さくか
つスイツチング速度も速くその工業的価値は高
い。
域により大きな順方向阻止電圧及び逆方向耐圧を
実現することができ、順方向降下電圧が小さくか
つスイツチング速度も速くその工業的価値は高
い。
第１図は本発明のSIサイリスタで、ａは平面
図、ｂはａ図中AA′線に沿う断面図、ｃはａ図中
BB′線に沿う断面図、第２図ａ及びｂは最大順方
向阻止電圧印加時のn+領域１３とp+アノード領
域１１の間の電位分布及び電界分布、第３図ａ及
びｂは逆方向耐圧印加時のn+領域１３とp+領域
１１の間の電位分布及び電界分布を示す。
図、ｂはａ図中AA′線に沿う断面図、ｃはａ図中
BB′線に沿う断面図、第２図ａ及びｂは最大順方
向阻止電圧印加時のn+領域１３とp+アノード領
域１１の間の電位分布及び電界分布、第３図ａ及
びｂは逆方向耐圧印加時のn+領域１３とp+領域
１１の間の電位分布及び電界分布を示す。
Claims (1)
- 【特許請求の範囲】 １ 第１導電型高不純物密度のカソード領域１３
と、前記第１導電型とは反対導電型である第２導
電型高不純物密度のアノード領域１１と、前記カ
ソード領域と前記アノード領域との間に介在され
た第１導電型不純物密度ND、誘電率εの高抵抗
領域１２と、前記カソード領域と同一半導体表面
から前記高抵抗領域の途中まで切り込まれた凹部
と、前記凹部表面に形成された絶縁膜１７と、前
記絶縁膜の表面の前記高抵抗領域に対向する部分
に形成された凹部形状の制御電極１４′と、前記
カソード領域の表面に形成されたカソード電極１
３′と、前記アノード領域の表面に形成されたア
ノード電極１１′とから少なく共構成され、前記
カソード領域近傍の前記高抵抗領域内に前記制御
電極による電圧で電位障壁を形成し、前記切り込
まれた凹部底面と前記アノード領域との間の距離
l1を l1≒2VBanax／αEB、NDql1／ε＝αEB VBanax：最大順方向阻止電圧 EB：なだれが開始する閾値電界強度 α：係数 ｑ：単位電荷量 なる関係を満足するべく設定したことを特徴とす
る静電誘導サイリスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28560586A JPS62241374A (ja) | 1986-11-28 | 1986-11-28 | 静電誘導サイリスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28560586A JPS62241374A (ja) | 1986-11-28 | 1986-11-28 | 静電誘導サイリスタ |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1575779A Division JPS55108768A (en) | 1979-02-13 | 1979-02-13 | Electrostatic induction thyristor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62241374A JPS62241374A (ja) | 1987-10-22 |
| JPH0230589B2 true JPH0230589B2 (ja) | 1990-07-06 |
Family
ID=17693693
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28560586A Granted JPS62241374A (ja) | 1986-11-28 | 1986-11-28 | 静電誘導サイリスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62241374A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS509156A (ja) * | 1973-05-29 | 1975-01-30 | ||
| JPS5291659A (en) * | 1976-01-29 | 1977-08-02 | Toshiba Corp | Semiconductor device |
| JPS5399779A (en) * | 1977-02-10 | 1978-08-31 | Handotai Kenkyu Shinkokai | Insulated gate electrostatic induction semiconductor |
-
1986
- 1986-11-28 JP JP28560586A patent/JPS62241374A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS509156A (ja) * | 1973-05-29 | 1975-01-30 | ||
| JPS5291659A (en) * | 1976-01-29 | 1977-08-02 | Toshiba Corp | Semiconductor device |
| JPS5399779A (en) * | 1977-02-10 | 1978-08-31 | Handotai Kenkyu Shinkokai | Insulated gate electrostatic induction semiconductor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62241374A (ja) | 1987-10-22 |
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