JPS6148790B2 - - Google Patents
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- JPS6148790B2 JPS6148790B2 JP12715079A JP12715079A JPS6148790B2 JP S6148790 B2 JPS6148790 B2 JP S6148790B2 JP 12715079 A JP12715079 A JP 12715079A JP 12715079 A JP12715079 A JP 12715079A JP S6148790 B2 JPS6148790 B2 JP S6148790B2
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- insulated gate
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7391—Gated diode structures
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
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Description
【発明の詳細な説明】
本発明は、絶縁ゲート型静電誘導サイリスタに
関する。
関する。
基本的には、p+npn+四層構造で構成される従
来型サイリスタに比べて、p+n-n+やp+nin+ダイ
オードの順方向電流を制御電極により制御する静
電誘導サイリスタは、特にその動作速度において
優れている。静電誘導サイリスタの電流の導通、
遮断はチヤンネル中に生じさせる電位障壁制御に
よつて行なうわけであるから、静電誘導サイリス
タの制御電極は接合型に限られるわけではなく絶
縁ゲート型でもよいことは、すでに指摘した通り
である。その一例の断面構造を第１図に示す。高
抵抗n-領域１２の一主表面にn+カソード領域１
３が設けられ、n+領域１３の底面に沿つてp+領
域１４が設けられている。１５は、低抵抗ポリシ
リコン、Al、Mo、Ｗ等の金属もしくはこれらの
複合構造よりなるゲート電極、１６はSiO2、
Si3N4等の絶縁層である。p+領域１１はアノード
領域であり、１１′はAlなどのアノード電極であ
る。p+領域１４は、図中垂直方向の所定の位置
で表面に到達しており、電極によりカソード領域
１３と直結されている。アノードに正電圧Vaを
加えても、電流が阻止されるのは、p+領域１４
とゲート電極１５にはさまれるチヤンネル中に電
位障害が生じているからである。その時、ゲート
電極１５には通常所定の負電圧−Vgが加えられ
ている。遮断状態から、導通状態へのスイツチ
は、ゲート電圧を零に戻したりあるいは、やや正
電圧に振込むことによつて行なわれる。カソード
前面に存在していた電位障壁が除去されたわけで
あるから、カソード領域からアノード方向に向つ
て電子が注入される。注入された電子は電界によ
つて、アノード前面まで走行する。アノード前面
には、n-p+接合の拡散電位Vbiに相当するポテン
シヤルの井戸が存在するから、電子はそのポテン
シヤルの井戸に蓄積される。蓄積される電子の量
が増加するとこのポテンシヤルの井戸は次第に浅
くなる。電子による蓄積電荷Ｑ、n-p+接合容量
Ｃとすると、そのときの電位変化はＱ／Ｃで与え
られる。すなわち、ポテンシヤルの井戸の深さ
は、Vbi−Ｑ／Ｃになる。このポテンシヤルの井
戸は、アノードからのホール注入に対する電位障
害になつている。カソードから注入される電子の
量が増加すると、アノード側のホールに対する電
位障壁は消減し、アノードからのホール注入が起
るようになる。アノードから注入されたホール
は、カソード側に流れ、電子のカソードからの注
入を促進する役割を果すことになり、流れる電流
が一挙に大きくなるわけである。すなわち、導通
状態になるわけである。ホールは主にp+領域１
４に流れ込むことになる。遮断状態にするには、
ゲート電極に負電圧を印加すればよい。
来型サイリスタに比べて、p+n-n+やp+nin+ダイ
オードの順方向電流を制御電極により制御する静
電誘導サイリスタは、特にその動作速度において
優れている。静電誘導サイリスタの電流の導通、
遮断はチヤンネル中に生じさせる電位障壁制御に
よつて行なうわけであるから、静電誘導サイリス
タの制御電極は接合型に限られるわけではなく絶
縁ゲート型でもよいことは、すでに指摘した通り
である。その一例の断面構造を第１図に示す。高
抵抗n-領域１２の一主表面にn+カソード領域１
３が設けられ、n+領域１３の底面に沿つてp+領
域１４が設けられている。１５は、低抵抗ポリシ
リコン、Al、Mo、Ｗ等の金属もしくはこれらの
複合構造よりなるゲート電極、１６はSiO2、
Si3N4等の絶縁層である。p+領域１１はアノード
領域であり、１１′はAlなどのアノード電極であ
る。p+領域１４は、図中垂直方向の所定の位置
で表面に到達しており、電極によりカソード領域
１３と直結されている。アノードに正電圧Vaを
加えても、電流が阻止されるのは、p+領域１４
とゲート電極１５にはさまれるチヤンネル中に電
位障害が生じているからである。その時、ゲート
電極１５には通常所定の負電圧−Vgが加えられ
ている。遮断状態から、導通状態へのスイツチ
は、ゲート電圧を零に戻したりあるいは、やや正
電圧に振込むことによつて行なわれる。カソード
前面に存在していた電位障壁が除去されたわけで
あるから、カソード領域からアノード方向に向つ
て電子が注入される。注入された電子は電界によ
つて、アノード前面まで走行する。アノード前面
には、n-p+接合の拡散電位Vbiに相当するポテン
シヤルの井戸が存在するから、電子はそのポテン
シヤルの井戸に蓄積される。蓄積される電子の量
が増加するとこのポテンシヤルの井戸は次第に浅
くなる。電子による蓄積電荷Ｑ、n-p+接合容量
Ｃとすると、そのときの電位変化はＱ／Ｃで与え
られる。すなわち、ポテンシヤルの井戸の深さ
は、Vbi−Ｑ／Ｃになる。このポテンシヤルの井
戸は、アノードからのホール注入に対する電位障
害になつている。カソードから注入される電子の
量が増加すると、アノード側のホールに対する電
位障壁は消減し、アノードからのホール注入が起
るようになる。アノードから注入されたホール
は、カソード側に流れ、電子のカソードからの注
入を促進する役割を果すことになり、流れる電流
が一挙に大きくなるわけである。すなわち、導通
状態になるわけである。ホールは主にp+領域１
４に流れ込むことになる。遮断状態にするには、
ゲート電極に負電圧を印加すればよい。
チヤンネル部の寸法ｌ、Ｗは、高抵抗n-領域
１２の不純物密度ＮDと関連させて次のように設
計する。
１２の不純物密度ＮDと関連させて次のように設
計する。
ゲートに印加される負バイアスを−Vgとした
とき、Ｗ＜（２ε｜Vg｜／qND）〓を満足するよ
うに、Ｗ、ＮDは選ばれる。ε、ｑはそれぞれ半
導体結晶たとえばSi）の誘電率及び単位電荷であ
る。また、ｌＷなるように通常は選定する。最
大阻止電圧をＶanaxとすると、 ｛２ε（Ｖａｎａｘ＋｜Ｖｇ｜／ｑＮＤ｝〓＜lga となるように、p+領域１４とp+アノード領域１
１の間の距離lga、及びＮDは選ばれる。すなわ
ち、ゲートからの空乏層が、最大阻止電圧印加状
態で、略々アノード領域に到達するように設計す
るわけである。空乏層がアノードに十分到達して
しまうと、アノード前面にホール注入を抑える電
位障壁が無くなつてしまうから、電流が流れ出し
てしまつて具合が悪い。第１図の構成では、アノ
ードから注入されたホールは、ほとんどp+領域
１４に流れ込んでしまい。カソード前面の寸法ｌ
及びＷで決定されるチヤンネル領域到達する分は
はなはだ少ない。
とき、Ｗ＜（２ε｜Vg｜／qND）〓を満足するよ
うに、Ｗ、ＮDは選ばれる。ε、ｑはそれぞれ半
導体結晶たとえばSi）の誘電率及び単位電荷であ
る。また、ｌＷなるように通常は選定する。最
大阻止電圧をＶanaxとすると、 ｛２ε（Ｖａｎａｘ＋｜Ｖｇ｜／ｑＮＤ｝〓＜lga となるように、p+領域１４とp+アノード領域１
１の間の距離lga、及びＮDは選ばれる。すなわ
ち、ゲートからの空乏層が、最大阻止電圧印加状
態で、略々アノード領域に到達するように設計す
るわけである。空乏層がアノードに十分到達して
しまうと、アノード前面にホール注入を抑える電
位障壁が無くなつてしまうから、電流が流れ出し
てしまつて具合が悪い。第１図の構成では、アノ
ードから注入されたホールは、ほとんどp+領域
１４に流れ込んでしまい。カソード前面の寸法ｌ
及びＷで決定されるチヤンネル領域到達する分は
はなはだ少ない。
本発明の目的は、導通時の順方向降下電圧の小
さい絶縁ゲート型静電誘導サイリスタを提供する
ことにある。
さい絶縁ゲート型静電誘導サイリスタを提供する
ことにある。
以下図面を参照しながら本発明を詳細に説明す
る。
る。
第２図は、本発明の絶縁ゲート型静誘導サイリ
スタ（以後MOS SIサイリスタと称す）の断面構
造例である。p+２１，n+２３はそれぞれアノー
ド領域、カソード領域である。２５は、Al、
MO、Ｗなどの金属や低抵抗ポリシリコンよりな
るゲート電極である。２１′，２３′はそれぞれア
ノード電極、カソード電極である。カソード電極
２３′は、n+領域２３、p+領域２４の双方にオー
ミツク接触している。２６は、SiO2、Si3CN4、
Al2O3等やこれらを組み合わせた絶縁層である。
ｌ、Ｗ、lga、ＮDの選定は前述した様に行なう。
カソード電極２３′及びゲート電極２５は、イン
ターデイジタル状に設けられ、所望の電流値を流
すに十分な全カソード長になるように配置する。
配置は、ゲート抵抗が実効的に小さくなるように
配置する。ただし、MOS SIサイリスタの場合に
は、接合型構造と違つてゲートには伝導電流は流
れないから、ゲート抵抗の影響は大きくないとい
う利点が存在する。第２図の構造は、第１図とは
違つて、カソード領域とアノード領域が直接対向
しているので、ホールがカソード領域近傍にまで
到達し易く、カソードからの電子注入を一層促進
して、導通時の順方向降下電圧を小さくするよう
に作用する。アノードから流れ込んだホールの多
くは、p+領域２４に流れ込む。第２図では、切
り込み領域の形状が、主表面から内部に進行する
につれて狭まるようなテーパを持つたものを示し
たが、殆んど垂直に切れているものでもよいし、
逆に逆テーパ形状でもよいのである。そういう形
状になるにつれて、電圧利得は高くなる。
スタ（以後MOS SIサイリスタと称す）の断面構
造例である。p+２１，n+２３はそれぞれアノー
ド領域、カソード領域である。２５は、Al、
MO、Ｗなどの金属や低抵抗ポリシリコンよりな
るゲート電極である。２１′，２３′はそれぞれア
ノード電極、カソード電極である。カソード電極
２３′は、n+領域２３、p+領域２４の双方にオー
ミツク接触している。２６は、SiO2、Si3CN4、
Al2O3等やこれらを組み合わせた絶縁層である。
ｌ、Ｗ、lga、ＮDの選定は前述した様に行なう。
カソード電極２３′及びゲート電極２５は、イン
ターデイジタル状に設けられ、所望の電流値を流
すに十分な全カソード長になるように配置する。
配置は、ゲート抵抗が実効的に小さくなるように
配置する。ただし、MOS SIサイリスタの場合に
は、接合型構造と違つてゲートには伝導電流は流
れないから、ゲート抵抗の影響は大きくないとい
う利点が存在する。第２図の構造は、第１図とは
違つて、カソード領域とアノード領域が直接対向
しているので、ホールがカソード領域近傍にまで
到達し易く、カソードからの電子注入を一層促進
して、導通時の順方向降下電圧を小さくするよう
に作用する。アノードから流れ込んだホールの多
くは、p+領域２４に流れ込む。第２図では、切
り込み領域の形状が、主表面から内部に進行する
につれて狭まるようなテーパを持つたものを示し
たが、殆んど垂直に切れているものでもよいし、
逆に逆テーパ形状でもよいのである。そういう形
状になるにつれて、電圧利得は高くなる。
わずかなゲート電圧で大きなアノード電圧を遮
断できること、すなわち電圧利得が大きいこと
と、導通時の順方向降下電圧が小さいことが、き
わめて大切な要件である。このことを実現するに
は、短チヤンネルでかつ、非常に短い領域でだけ
電位障壁を形成すればよいわけである。その例
を、第３図に示す。切り込みゲートが垂直に設け
られていること、p+領域の一部がふくらんでい
ることが異つているわけである。
断できること、すなわち電圧利得が大きいこと
と、導通時の順方向降下電圧が小さいことが、き
わめて大切な要件である。このことを実現するに
は、短チヤンネルでかつ、非常に短い領域でだけ
電位障壁を形成すればよいわけである。その例
を、第３図に示す。切り込みゲートが垂直に設け
られていること、p+領域の一部がふくらんでい
ることが異つているわけである。
最大阻止電圧Va maxを一定に保ちながら、順
方向降下電圧を下げるには、領域２２を、非常な
高抵抗領域にしてp+アノード領域直前に一層、
比較的高不純物密度の、うすいｎ層を設けるとよ
い。こうすることにより、カソード・アノード間
厚さは同じて、略々２倍の最大阻止電圧を実現で
きる。言い換えれば、Va maxが同じなら、半分
の厚さですむわけである。厚さが半分になれば、
当然、順方向降下電圧は小さくなり、同時に動作
速度も速くなる。
方向降下電圧を下げるには、領域２２を、非常な
高抵抗領域にしてp+アノード領域直前に一層、
比較的高不純物密度の、うすいｎ層を設けるとよ
い。こうすることにより、カソード・アノード間
厚さは同じて、略々２倍の最大阻止電圧を実現で
きる。言い換えれば、Va maxが同じなら、半分
の厚さですむわけである。厚さが半分になれば、
当然、順方向降下電圧は小さくなり、同時に動作
速度も速くなる。
さらに、動作速度を速くするには、p+アノー
ド領域に、周期的にn+領域を挿入するとよい。
その例を第４図に示す。３７，３１，３２，３
３，３３′，３４，３５，３６はそれぞれ、２
１′，２１，２２，２３，２３′，２４，２５，２
６に相当する。ただし、３２は高抵抗n--領域に
なつている。３２′は、アノード前面に挿入され
た薄いｎ層、３１′はp+アノード領域３１に周期
的に挿入されたn+領域である。p+領域３１の面
方向の長さは、p+表面に沿つての電子の拡散長
よりは長くする。こうしておかないと、アノード
前面に到達した電子が蓄積されてホールの電位障
壁を引き下げる効果がなくなつてしまう。
ド領域に、周期的にn+領域を挿入するとよい。
その例を第４図に示す。３７，３１，３２，３
３，３３′，３４，３５，３６はそれぞれ、２
１′，２１，２２，２３，２３′，２４，２５，２
６に相当する。ただし、３２は高抵抗n--領域に
なつている。３２′は、アノード前面に挿入され
た薄いｎ層、３１′はp+アノード領域３１に周期
的に挿入されたn+領域である。p+領域３１の面
方向の長さは、p+表面に沿つての電子の拡散長
よりは長くする。こうしておかないと、アノード
前面に到達した電子が蓄積されてホールの電位障
壁を引き下げる効果がなくなつてしまう。
本発明の構造が、これらに限らないことはもち
ろんである。導電型をまつたく反転したものでも
よい。要するにカソードの高不純物密度領域に隣
接して、反対導電型高不純物密度が設けられ、同
一のカソード電極に接触させられていればよいの
である。ここでは、アノード領域は主表面上に設
けられた例だけを示したが、もちろん基板中の埋
め込み領域でもよい。
ろんである。導電型をまつたく反転したものでも
よい。要するにカソードの高不純物密度領域に隣
接して、反対導電型高不純物密度が設けられ、同
一のカソード電極に接触させられていればよいの
である。ここでは、アノード領域は主表面上に設
けられた例だけを示したが、もちろん基板中の埋
め込み領域でもよい。
本発明のMOS SIサイリスタは、従来公知の結
晶技術、酸化技術、拡散、イオン注入技術、
CVD技術、蒸着技術、リングラフイ技術等を用
い容易に製造できる。。
晶技術、酸化技術、拡散、イオン注入技術、
CVD技術、蒸着技術、リングラフイ技術等を用
い容易に製造できる。。
第１図は従来のMOS SIサイリスタの断面構
造、第２図乃至第４図は本発明のMOS SIサイリ
スタの断面構造例である。
造、第２図乃至第４図は本発明のMOS SIサイリ
スタの断面構造例である。
Claims (1)
- 【特許請求の範囲】 １ 高抵抗半導体基板領域の一方の主表面にカソ
ード領域、絶縁ゲートを備え、他方の主表面にア
ノード領域を備えかつ前記カソード領域及びアノ
ード領域は互いに反対導電型高不純物密度領域に
より形成され、更に前記カソード領域に隣接して
前記カソード領域とは反対導電型高不純物密度領
域を設けカソード電極に直結するべくなし、かつ
前記絶縁ゲートは切り込み領域の側面に沿つて設
けられ、前記反対導電型高不純物密度領域と前記
絶縁ゲートに挾まれたチヤンネル領域の長さを
ｌ、厚さをＷとしたとき、 Ｗ＜（２ε｜Vg｜／qND）〓ｌ〓Ｗ ε：高抵抗半導体基板の誘電率 ｜Vg｜：絶縁ゲート電極に印加された電圧の絶
対値 ＮD：高抵抗半導体基板の不純物密度 ｇ：単位電荷量 を満足するように設定しかつ前記高抵抗基板のア
ノード領域と前記絶縁ゲート間の距離lgaを最大
順方向阻止電圧Ｖanaxに対して ｛２ε（Ｖａｎａｘ＋｜Ｖｇ｜）／ｑＮＤ｝〓＜lga を満足するように設定したことを特徴とする絶縁
ゲート型静電誘導サイリスタ。 ２ 前記カソード領域に隣接して設けられたカソ
ード領域とは反対導電型高不純物密度領域が、半
導体基板表面から離れた内部で拡がりを持つこと
を特徴とする前記特許請求の範囲第１項記載の絶
縁ゲート型静電誘導サイリスタ。 ３ 前記アノード領域直前に、前記半導体基板よ
りも高不純物密度の、前記アノード領域と反対導
電型の薄い半導体層を設け、かつ前記アノード領
域の所定の部分に前記アノード領域と反対導電型
拡散領域と前記薄い半導体層を直結し、かつ前記
反対導電型拡散領域と前記アノード領域は電気的
に共通になされたことを特徴とする前記特許請求
の範囲第１項又は第２項記載の絶縁ゲート型静電
誘導サイリスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12715079A JPS5650564A (en) | 1979-10-01 | 1979-10-01 | Insulated gate type static induction thyristor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12715079A JPS5650564A (en) | 1979-10-01 | 1979-10-01 | Insulated gate type static induction thyristor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5650564A JPS5650564A (en) | 1981-05-07 |
| JPS6148790B2 true JPS6148790B2 (ja) | 1986-10-25 |
Family
ID=14952851
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12715079A Granted JPS5650564A (en) | 1979-10-01 | 1979-10-01 | Insulated gate type static induction thyristor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5650564A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0511916Y2 (ja) * | 1986-08-29 | 1993-03-25 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6144463A (ja) * | 1984-08-08 | 1986-03-04 | Toyo Electric Mfg Co Ltd | サイリスタのエミツタ短絡構造 |
| JPH0374877A (ja) * | 1989-08-15 | 1991-03-29 | Matsushita Electric Works Ltd | 半導体装置 |
| US5132238A (en) * | 1989-12-28 | 1992-07-21 | Nissan Motor Co., Ltd. | Method of manufacturing semiconductor device utilizing an accumulation layer |
| CN107579114B (zh) * | 2017-08-17 | 2020-05-26 | 电子科技大学 | 一种具有复合栅介质的栅控晶闸管 |
-
1979
- 1979-10-01 JP JP12715079A patent/JPS5650564A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0511916Y2 (ja) * | 1986-08-29 | 1993-03-25 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5650564A (en) | 1981-05-07 |
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