CN1744329A - 具有超结结构的半导体器件及其制造方法 - Google Patents

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Abstract

一种半导体器件包括：中心区域(12)；周边区域(14，26a，26b)；和半导体层(26)，它包括多对具有第一杂质量的第一区域(25、25a、25b)和具有第二杂质量的第二区域(27、27a、27b)。第一和第二区域(25、25a、25b、27、27a、27b)在平面内交替排列。周边区域(14、26a、26b)包括最外周边对以及最内周边对(25a、25b、27a、27b)。最外周边对(25b、27b)在第二杂质量和第一杂质量之间具有差值(126b)，该差值(126b)小于周边区域(14、26a、26b)中的最大差值(126a)。最内周边对(25a、27a)在第二杂质量和第一杂质量之间具有差值(126a)，该差值(126a)大于中心区域(12)中的差值(112)。

Description

具有超结结构的半导体器件及其制造方法
发明领域
本发明涉及一种具有超结结构的半导体器件及其制造方法。
发明背景
近年来，要求半导体器件提高耐压和减小导通状态电阻。因此，公知SJ(超结结构)结构型半导体器件具有高耐压和低导通状态电阻。SJ结构形成在器件的漂移层中。该漂移层包括N导电类型柱(column)(N柱)和P导电类型柱(P柱)。N柱和P柱构成作为一对SJ结构的单元，从而多对N柱和P柱提供SJ结构。N柱包括N导电类型杂质，P柱包括P导电类型杂质。此外，该器件由中心区域和周边区域构成。在中心区域中，形成半导体开关器件。在周边区域中，不形成半导体开关器件。这里，漂移层从中心区域设置到周边区域。
当该器件截止时，SJ结构中的N柱和P柱分别被耗尽，因为耗尽层从每个N柱和P柱之间的P-N结边界延伸这样，该器件具有高耐压。为了完全和充分地耗尽N柱和P柱，必须平衡N柱和P柱的杂质量。具体地讲，将N柱的杂质量控制为等于P柱的杂质量，从而完全耗尽这两个柱。然而，在周边区域中，当N柱和P柱的杂质量相等时，不能获得该器件的足够的耐压。这是因为在周边区域中耗尽层的形成与中心区域不同，因为在周边区域中没有形成用于固定P柱电位的接触区域。这里，一般情况下，将P柱的电位固定到零电位，即地电位。在周边区域中，当N柱的杂质量等于P柱的杂质量时，与中心区域相比，周边区域中的N柱和P柱没有被充分耗尽。具体地讲，周边区域的耗尽层小于中心区域的耗尽层。相应地，该器件的总耐压被限制在周边区域的耐压上。由此，减小了该器件的耐压。
为了解决这个问题，在美国专利No.6844592中公开了一种半导体器件，其周边区域和中心区域具有不同的杂质量。具体地讲，周边区域的P柱具有多余的杂质量。在这种情况下，提高了周边区域的耐压，从而周边区域的耐压等于中心区域的耐压。因此，提高了该器件的总耐压。
本发明人进一步研究了SJ型半导体器件。结果，发明人发现了如下新的知识。当形成SJ结构中的N柱和P柱时，每个柱的杂质量可以有偏差。具体地讲，杂质量的偏差是由每个柱的杂质浓度和宽度的偏差引起的。杂质量的偏差影响器件的耐压，因而大大减小了耐压。偏差的这种效果特别产生在周边区域中。这样，当器件的制造工艺中的杂质量的偏差使耐压恶化时，使制造工艺中的产品生产率下降，从而提高了总制造成本。
发明内容
鉴于上述问题，本发明的目的是提供一种具有SJ结构的半导体器件。本发明的另一个目的是提供一种制造具有SJ结构的半导体器件的方法。
一种半导体器件包括：中心区域，其中设置半导体开关器件；包围中心区域的周边区域；以及半导体层，它包括多对具有第一导电类型的第一柱和具有第二导电类型的第二柱。半导体层从中心区域设置到周边区域。第一和第二柱在器件的厚度方向上延伸。第一和第二柱在垂直于器件厚度方向的平面内交替排列。第一柱包括第一杂质量，第二柱包括第二杂质量。周边区域包括最外周边对的第一和第二柱以及最内周边对的第一和第二柱。紧临中心区域设置最内周边对，并且最外周边对设置在周边区域的最外侧。最外周边对在第二柱的第二杂质量和第一柱的第一柱杂质量之间具有差值，该差值小于周边区域中的另一对第一和第二柱的第二杂质量和第一杂质量之间的最大差值。最内周边对在第二柱的第二杂质量和第一柱的第一杂质量之间具有差值，该差值大于中心区域中的一对第一和第二柱的第二杂质量和第一杂质量之间的差值。
在周边区域中，周边区域中的最内周边对的杂质量的差值大于中心区域中的所述对的杂质量差值。例如，最内周边区域的第二导电类型杂质量有多余的。这样，当器件截止时，耗尽层从中心区域延伸到周边区域，从而提高了器件的耐压。具体地讲，耐压的减少被限制在作为上限的周边区域的耐压上。由此，器件具有高耐压。
此外，周边区域中的最外周边对的杂质量的差值小于周边区域中的另一对的杂质量的最大差值。这个最外周边对设置在电场容易集中的部分上。这样，即使当在制造工艺中周边区域的第一区和第二区的杂质量有偏差时，也能减轻电场的集中。由此，提高了器件的耐压。
相应地，即使当在制造工艺中杂质量有偏差时，也能提高具有SJ结构的器件的耐压。此外，容易执行SJ结构的制造方法。由此，提高了产品的生产率。
此外，提供一种半导体器件的制造方法。该器件包括具有第一柱和第二柱的半导体层。第一柱具有第一导电类型和第二柱具有第二导电类型。第一柱和第二柱在器件的厚度方向上延伸。第一柱和第二柱在垂直于厚度方向的平面内交替地重复。该方法包括以下步骤：在具有第一导电类型的半导体晶片上形成掩模，其中该掩模包括中心区掩模、内周边区掩模和外周边区掩模，其中中心区掩模具有多个开口，开口的每个距离是恒定的，其中内周边区掩模具有多个开口，开口的每个距离小于中心区掩模的开口的距离，其中外周边区掩模具有多个开口，开口的每个距离大于内周边区掩模的开口的距离；利用各向异性蚀刻方法穿过掩模的开口在半导体晶片上形成多个沟槽；并且在每个沟槽中形成具有第二导电类型的半导体区。
该方法提供一种具有SJ结构的半导体器件。即使当在制造工艺中杂质量有偏差时，也能提高具有SJ结构的器件的耐压。此外，容易执行SJ结构的制造方法。由此，提高了产品的生产率。
附图简述
从下面参照附图的详细说明中可以更明显地看出本发明的上述目的、特征和优点。在附图中：
图1是示出根据本发明第一实施例的半导体器件的部分剖面图；
图2是示出根据第一实施例的器件的部分平面图；
图3是示出根据第一实施例的位置和多余P型杂质量之间的关系的曲线图；
图4是示出根据第一实施例的杂质浓度的偏差与耐压之间的关系的曲线图；
图5是示出根据第一实施例的器件的周边区域中的电位分布的横截面图；
图6是示出对比器件的周边区域中的电位分布的横截面图；
图7是解释根据第一实施例的用于制造漂移层的方法的横截面图；
图8是解释根据第一实施例的用于制造漂移层的方法的横截面图；
图9是解释根据第一实施例的用于制造漂移层的方法的横截面图；
图10是解释根据第一实施例的用于制造漂移层的方法的横截面图；
图11是解释根据第一实施例的用于制造漂移层的方法的横截面图；以及
图12是示出根据本发明第二实施例的半导体器件的部分平面图。
优选实施例的详细说明
第一实施例
根据本发明第一实施例的具有超结(即，SJ)结构的半导体器件显示在图1和2中。图1是示出该器件的中心区域12和周边区域14的部分横截面图。图2是示出对应图1中的线II-II的该器件的部分平面图。这里，图1示出沿着图2的线I-I截取的器件。具体地讲，图2示出器件代表的主要部分，具体为该器件的角部。
该器件主要由硅基半导体构成。然而，该器件也可以由其它半导体材料构成。
如图1所示，中心区域12包括半导体开关器件，并且周边区域14设置在中心区域12的周围。在这个器件中，开关器件由MOSFET形成。具体地讲，该器件包括依次叠加的N+导电类型(即，N+)漏极层24、作为半导体层的例子的漂移层26、以及P导电类型(即，P)主体层28。这样，该器件具有叠层结构。这种结构从中心区域12形成到周边区域14。漏极层24连接到漏电极22。漂移层26包括在垂直方向即厚度方向上延伸的N柱和P柱。N柱和P柱在垂直于垂直方向的平面内重复地形成。该平面对应图2。设置在周边区域14中的一部分主体层28是resurf(减少-表面-电场)层。
每个N柱的宽度是不同的。具体地讲，N柱分为三种类型的N柱。一种是中心区域12中的N柱25。另一种是设置在周边区域14的第一部分中的N柱25a。周边区域14的第一部分设置在周边区域14的最内侧和第七对N柱25a和P柱27a之间的范围内。最后一种是设置在周边区域14的第二部分中的N柱25b。周边区域14的第二部分设置在第八对和第十对N柱25b和P柱27b之间的范围内，从而周边区域14的第二部分是除了第一部分以外的周边区域14的剩余部分。同样，P柱也分为三种类型P柱。一种是中心区域12中的P柱27。另一种是设置在周边区域14的第一部分中的p柱27a。最后一种是设置在周边区域14的第二部分中的P柱27b。这里，周边区域14的第一部分是内周边区域26a，其包括N柱25a和P柱27a。周边区域14的第二部分是外周边区域26b，其包括N柱25b和P柱27b。
图2示出垂直于漂移层26的厚度方向的平面。中心区域12中的N柱25和P柱27基本上提供薄板，从而它们在平面于器件表面的一个方向上重复地设置。内周边区域26a中的N柱25a和P柱27a以及外周边区域26b中的N柱25b和P柱27b包围中心区域12。相应地，内周边区域26a和外周边区域26b依次包围中心区域12。
沿着垂直于器件厚度方向的重复方向交替形成中心区域12中的N柱25和P柱27。分别沿着重复方向交替形成内和外周边区域26a、26b中的N柱25a、25b和P柱27a、27b。内和外周边区域26a、26b的重复方向随着位置而改变。因此，在某个位置，中心区域12的重复方向平行于内和外周边区域26a、26b的重复方向。在其它位置，中心区域12的重复方向不平行于内和外周边区域26a、26b的重复方向。然而，在垂直于器件的垂直方向(即，厚度方向)的平面内重复中心区域12中的N柱25和P柱27。此外，在垂直于器件的垂直方向的平面内重复内和外周边区域26a、26B中的N柱25a、25b和P柱27a、27b。
下面详细说明中心区域12。在中心区域12中的主体层28的表面上选择性地形成具有N导电类型的源极区32和具有P导电类型的接触区34。此外，在中心区域12中形成沟槽栅电极36。沟槽栅电极36穿过主体层28，主体层28将源区32和N柱25分开。用栅极绝缘膜38覆盖沟槽栅电极36。在中心区域12中形成源电极42。源电极42在源极区32和接触区34之间电连接。用绝缘膜39将源电极42和沟槽栅电极36电隔离。源电极42在绝缘膜44的一部分中延伸。绝缘膜44覆盖周边区域14的表面。源电极42从中心区域一侧延伸到周边区域一侧。源电极42在内周边区域26a中延伸，并且源电极42设置在绝缘膜44上。具体地讲，形成内周边区域26a使其超过其中设置源电极42的部分。
设置在中心区域12的最外周边上的一部分接触区34是外接触区34a。中心区域12设置在外接触区34a的内部，并且周边区域14设置在外接触区34a的外部。
图3示出中心区域12、内周边区域26a和外周边区域26b中的多余的P型杂质量。多余的P型杂质量是通过从P柱27、27a、27b的杂质量减去N柱25、25a、25b的杂质量而获得的。这里，每个P柱27、27a、27b的宽度等于0.66μm。P柱27的宽度L12、P柱27a的宽度L22和P柱27b的宽度L32是相同的。另一方面，每个N柱25、25a、25b的宽度是不同的。因此，N柱25的宽度L11、N柱25a的宽度L21和N柱25b的宽度L31是不同的。具体地讲，中心区域12中的N柱25的宽度L11是2.0μm。内周边区域26a中的N柱25a的宽度L21是1.9μm。外周边区域26b中的N柱25b的宽度L31是2.0μm。每个P柱27、27a、27b的杂质浓度是恒定的。每个N柱25、25a、25b的杂质浓度是恒定的。相应地，由柱25、25a、25b、27、27a和27b的宽度来控制每个柱25、25a、25b、27、27a和27b的杂质量。具体地讲，由每个N柱25、25a、25b的宽度L11、L21、L31来控制杂质量。内周边区域26a中的N柱25a的宽度L21比外周边区域26b和中心区域12中的N柱宽度短5％。因此，与诸如外周边区域26b和中心区域12等其它区域相比，内周边区域26a中的P导电类型杂质的杂质量多了大约5％。这样，如图3所示，内周边区域26a的多余P型杂质量比外周边区域26b和中心区域12中的杂质量多了大约5％。
这样，中心区域12中的N柱25的杂质量基本上等于中心区域12中的P柱27的杂质量，从而使中心区域12中的电荷平衡。相应地，将中心区域12中的N柱25和P柱27之间的杂质量的差值112控制为零。同样，外周边区域26b中的N柱25b和P柱27b之间的杂质量的差值126b控制为零。然而，内周边区域26a中的N柱25a的宽度L21比P柱27a的宽度L22窄，从而P柱27a的P导电类型杂质的杂质量相对地大于N柱25a的N导电类型杂质的杂质量。这样，没有将内周边区域26a中的N柱25a和P柱27a之间的杂质量的差值126a控制为零。由此，外周边区域26b中的杂质量的差值126b小于内周边区域26a中的杂质量的差值126a。这里，外周边区域26b由三对N柱和P柱25b、27b构成，并且包括最外周边对。内周边区域26a由七对N柱和P柱25a、27a构成，并且包括最内周边对。这样，外周边区域26b中的N柱和P柱25b、27b的最外周边对的杂质量的差值126b小于内周边区域26a中的一对N柱和P柱25a、27a的杂质量的差值126a。内周边区域26a中的N柱和P柱25a、27a的最内周边对的杂质量的差值126a大于中心区域12中的一对N柱和P柱25、27的杂质量的差值112。
尽管通过改变N柱25、25a、25b的宽度L11、L21、L31来控制每个柱25、25a、25b、27、27a、27b的杂质量，但是也可以在不改变柱的宽度的情况下通过改变杂质浓度来控制杂质量。
图4示出中心区域12和周边区域14的耐压与柱25、25a、25b、27、27a、27b中的杂质浓度的偏差之间的关系。这里，曲线61表示在内周边区域26a中的N柱25a的宽度为1.9μm和外周边区域26b中的N柱25b的宽度为2.0μm的情况下，周边区域14的P柱27a、27b中的杂质浓度的偏差与周边区域14的耐压之间的关系。曲线62表示在内周边区域26a中的N柱25a的宽度为1.9μm和外周边区域26b中的N柱25b的宽度为1.9μm的情况下，周边区域14的P柱27a、27b中的杂质浓度的偏差与周边区域14的耐压之间的关系。曲线63表示在内周边区域26a中的N柱25a的宽度为2.0μm和外周边区域26b中的N柱25b的宽度为2.0μm的情况下，周边区域14的p柱27a、27b中的杂质浓度的偏差与周边区域14的耐压之间的关系。曲线64表示中心区域12的P柱27中的杂质浓度的偏差与中心区域12的耐压之间的关系。曲线65表示中心区域12的N柱25中的杂质浓度的偏差与中心区域12的耐压之间的关系。
这里，杂质浓度的偏差是通过以下公式获得的。
DC = ( CC - CB ) CB × 100
这里，DC代表杂质浓度的偏差，CC代表杂质浓度的变化(即，偏差)，以及CB代表电荷平衡浓度。在N柱的宽度为2.0μm和P柱的宽度为0.66μm的情况下，当N柱25、25a、25b和P柱27、27a、27b之间的杂质量的差值变为零时，由每个柱25、25a、25b、27、27a、27b的杂质浓度来确定电荷平衡浓度CB。
关于图4所示的曲线64、65，在中心区域12中，当N柱25和P柱27是电荷平衡时，即，当N柱25中的电荷与P柱27中的电荷平衡时，获得最大耐压。这里，最大耐压大约为250V。相应地，在这种情况下，即在电荷平衡的条件下(即，杂质浓度的偏差为零％)，N柱25和P柱27完全被耗尽。此外，曲线64、65是以最大耐压为对称中心的轴对称。当正向或负向地改变杂质浓度时，耐压稍微减小。具体地讲，即使当杂质量改变±5％时，耐压也可以等于或大于200V。相应地，在中心区域12中，即使杂质浓度有偏差，耐压的减小也相对很小。
另一方面，关于曲线63，在周边区域14中，当N柱和P柱是电荷平衡时，耐压减小。在这种情况下，耐压大约为170V。此外，当周边区域14中的P柱27a、27b的杂质量比N柱25a、25b的杂质量大5％时，获得最大耐压。在这种情况下，最大耐压大约为270V。这里，当周边区域14中的N柱25a、25b的杂质量比P柱27a、27b的杂质量小5％时，获得最大耐压270V。这是因为P柱的+5％大杂质量的条件与N柱的-5％小杂质量的条件相同。这样，当中心区域12的N柱25的宽度和周边区域14中的N柱25a、25b的宽度相等，并且P柱和N柱之间的电荷平衡时，减小了周边区域14的耐压。因此，减小了器件的总耐压。
关于曲线62，当周边区域14中的N柱25a、25b的宽度为1.9μm，并且P柱27a、27b和N柱25a、25b之间的电荷平衡时，周边区域14中的P柱27a、27b的杂质量比N柱25a、25b的杂质量大5％。这是因为N柱25a、25b的宽度为1.9μm；因此，尽管P柱27a、27b的电荷与N柱25a、25b的电荷平衡，但是P柱27a、27b的杂质量变得大于N柱25a、25b的杂质量。在这种情况下，获得了270V的周边区域的最大耐压。这样，获得中心区域12的最大耐压的条件与获得周边区域14的最大耐压的条件相一致。具体地讲，将中心区域12中的N柱25的宽度设置为2.0μm，将周边区域14中的N柱25a、25b的宽度设置为1.9μm，并且P柱27、27a、27b和N柱25、25a、25b是电荷平衡的。在这种情况下，获得中心区域12的最大耐压，此外，获得周边区域14的最大耐压。这里，中心区域12和周边区域14中的每个P柱27、27a、27b的宽度为0.66μm。相应地，将器件的总耐压优化为最大总耐压。这样，该器件具有高耐压。
然而，如图4中的曲线62所示，当偏离周边区域14中的P柱27a、27b的杂质浓度+5％时，周边区域14的耐压迅速减小。当偏离杂质浓度+5％时，耐压变为100V。当制造该器件时，杂质浓度可能偏离目标杂质浓度。在这种情况下，耐压可能减小，从而不能获得该器件的目标耐压。这样，减小了器件的产品生产率。
另一方面，如曲线61所示，即使当偏离周边区域14中的P柱27a、27b的杂质浓度+5％或-5％时，周边区域14的耐压逐渐减小。这样，即使当正向偏离或负向偏离周边区域14中的P柱27a、27b的杂质浓度时，也限制了周边区域14的耐压的减小。具体地讲，当偏离杂质浓度+5％或-5％时，周边区域14的耐压变为220V。此外，曲线62是以最大耐压为对称中心的轴对称。这样，曲线61与曲线64、65相似，从而曲线61中的耐压随着杂质浓度的偏差而产生的变化基本上与曲线64、65中的相同。这样，即使当在该器件的制造工艺期间杂质浓度有偏差时，也可以限制耐压的减小。由此，器件的总耐压不会大大地减小。这样，器件的产品生产率不会减小。具体地讲，在这种情况下，将内周边区域26a中的N柱25a的宽度设置为1.9μm，将外周边区域26b中的N柱25b的宽度设置为2.0μm，并且将中心区域12中的N柱25的宽度设置为2.0μm。将中心区域12和周边区域14中的每个P柱27、27a、27b的宽度设置为0.66μm。P柱27、27a、27b和N柱25、25a、25b是电荷平衡的。这样，获得中心区域12的最大耐压的条件与获得周边区域14的最大耐压的条件相一致。在这种情况下，即使产生器件的制造偏差，也不会大大减小耐压。这样，提高了器件的产品生产率。
图5示出对应图4中的曲线61的器件的周边区域14的电位分布。图6示出对应图4中的曲线62的器件的周边区域14的电位分布。
首先，如图6所示，电场集中在周边区域14中的最外周边对170上。因此，在最外周边对170上发生器件的击穿。如图4中的曲线62所示，当将周边区域14中的每个N柱25a、25b的宽度设置为1.9μm时，周获得边区域14的最大耐压的条件与获得中心区域12的最大耐压的条件相一致。然而，当杂质浓度稍微有偏差时，电场过度集中在最外周边对170上。因此，在耗尽从中心区域12延伸到周边区域14之前，在最外周边对170上发生击穿。相应地，即使当杂质浓度稍微有偏差时，周边区域14的耐压也迅速减小。
另一方面，在图5中，设置在外周边区域26b中的N柱25b的宽度形成为2.0μm。相应地，与内周边区域26a中的P柱的杂质量相比，外周边区域26b中的P柱的杂质量不多余。因此，改变了最外周边对上的电场集中度。这样，在最外周边对上发生击穿之前，耗尽从中心区域12延伸到周边区域14。这样，即使当杂质浓度有偏差时，也可以限制耐压的减小。
接下来，以下说明根据本实施例的器件的制造方法。具体地讲，参照图7至11说明形成漂移层26的方法。这里，可以通过常规半导体工艺来形成器件的其它部分。
如图7所示，制备外延衬底。外延衬底包括用于提供N柱25、25a、25b的N型外延层(25)和作为漂移层24的半导体层，其中所述漂移层24具有高杂质浓度的N+导电类型。N型外延层(25)形成在半导体层上。
接下来，如图8所示，在N型外延层(25)上形成掩模层70。掩模层70具有多个开口，这些开口是通过光刻法而形成的。掩模层70包括具有不同开口距离的三个部分。在图8中开口距离显示为掩模层70的横向宽度。掩模层70由集成单元形成，尽管掩模层70包括三个部分。掩模层70之一是对应中心区域12的中心掩模层71，从而中心掩模层71限定第一区域。另一掩模层70是对应内周边区域26a的内周边掩模层72，从而内周边掩模层72限定第二区域。内周边掩模层72包围中心掩模层71。最后一个掩模层70是对应外周边区域26b的外周边掩模层73，从而外周边掩模层73限定第三区域。外周边掩模层73包围中心掩模层71和内周边掩模层72。
内周边掩模层72具有多个开口，并且相邻两个开口之间的距离小于中心掩模层71的相邻开口之间的距离。外周边掩模层73具有多个开口，并且相邻两个开口之间的距离大于内周边掩模层72的开口之间的距离。
接下来，如图9所示，利用诸如RIE法等干蚀刻法各向异性地蚀刻经过掩模层70的开口露出的一部分N型外延层(25)，从而形成沟槽。这样，形成N柱25、25a、25b。适当地控制每个N柱25、25a、25b的宽度。每个N柱25、25a、25b被沟槽隔开。然后，除去掩模层70。
接下来，如图10所示，通过掩埋外延生长法在沟槽中掩埋P柱27、27a、27b。这样，形成具有N柱25、25a、25b和P住27、27a、27b的SJ结构。这里，每个沟槽的宽度是相同的。因此，可以均匀地在每个沟槽中形成P柱27、27a、27b。这样，适当地控制P柱和N柱之间的杂质量的差值并且还适当地控制P柱和N柱的总杂质量。由此，形成漂移层26。
接下来，对覆盖器件表面的P型半导体层进行抛光，并且，如果需要的话，除去该半导体层。当P型半导体层用做主体区时，除去一部分P型半导体层，即，适当地控制P型半导体层的除去部分。
然后，可以通过常规半导体工艺形成其它部分，例如电极和半导体区域。这样，就完成了具有漂移层26的器件。
第二实施例
在图12中示出了根据本发明第二实施例的具有SJ结构的半导体器件。
在水平方向上交替重复中心区域12中的N柱25和P柱27。在相同的水平方向上交替重复内和外周边区域26a、26b中的N柱25a、25b和P柱27a、27b。周边区域14包括三个部分，这三个部分由内和外周边区域26a、26b和第三周边区域26c构成。第三周边区域26c包括N柱25c和P柱27c，形成所述N柱25c和P柱27c使其从中心区域12中的N柱25和P柱27延伸。这样，第三周边区域26c中的N柱25c的宽度等于中心区域12中的N柱25的宽度。此外，第三周边区域26c中的P柱27c的宽度等于中心区域12中的P柱27的宽度。不能适当地控制第三周边区域26c中的N柱25c和P柱27c的杂质量，从而与中心区域12相比，不改变第三周边区域26c中的N柱25c和P柱27c之间的杂质量的差值。在这种情况下，可能减小第三周边区域26c的耐压。然而，当第三周边区域26c的长度足够长时，在不使用根据第一实施例的上述技术的情况下可以限制第三周边区域26c的耐压的减小。
这样，内周边区域26a中的N柱25a的宽度与外周边区域26b中的不同。具体地讲，只在水平方向上改变每个N柱25a、25b的宽度。
在减小了耐压的区域中使用根据第一实施例的技术，从而限制器件的总耐压的减小。在这种情况下，即使当杂质量有偏差时，也可以获得足够的器件耐压。
可以通过使用具有多个开口的掩模来制造图12所示的器件，这些开口在水平方向上排列成一条直线。
改型
尽管图1所示的器件包括作为resurf层的主体层，但是器件可以没有resurf层。
尽管图1中的器件包括十对N柱25、25a、25b和P柱27、27a、27b，但是N柱和P柱的对数可以是其它数量。
尽管以图3所示的矩形形状将内周边区域26a中的多余的杂质量从零变为预定值，但是也可以以阶梯形状改变内周边区域26a中的多余杂质量。
优选地，外周边区域26b中的N柱25b和P柱27b的总杂质量等于或小于中心区域12中的N柱25和P柱27的总杂质量。这是因为通过减小外周边区域26b中的杂质量来减轻外周边区域26b处的电场集中。
尽管通过N柱25a的宽度控制N柱25a和P柱27a之间的杂质量的差值126a，但是也可以通过P柱27a的宽度来控制差值126a。此外，可以通过每个柱25a、27a的杂质浓度来控制差值126a。此外，可以通过每个柱的宽度和每个柱的杂质浓度的组合来控制差值126。
尽管该半导体器件是MOSFET(即，金属氧化硅场效应晶体管)，但是该半导体器件也可以是其它器件，例如IGBT(即，绝缘栅双极晶体管)、SIT(即，静态感应晶体管)和SBT(即，肖特基势垒二极管)。
尽管N柱25、25a、25b和P柱27、27a、27b具有矩形形状，但是N和P柱也可以具有其它形状，例如薄板形、四棱柱形、和六角柱形。此外，尽管交替排列N柱25、25a、25b和P柱27、27a、27b，但是第二柱也可以代替第一柱分散在第一区域中，第一区域在垂直于厚度方向的平面内延伸。这样，该器件包括至少第一区域和第二区域、在一个方向上交替重复一对第一区域和第二区域。
这里，美国专利No.6844592公开了周边区域中的N柱和P柱的杂质量的差值是均匀的。相应地，图1所示的器件与美国专利No.6844952不同，该器件具有分布在周边区域中的N柱和P柱的杂质量的差值。差值的分布使得内周边区域中的杂质量的差值是不同的，即，大于外周边区域中的杂质量的差值。
具体地讲，在美国专利No.6844952中所公开的器件中，当第一区域和第二区域的杂质量发生偏差时，器件的耐压迅速减小。然而，在本发明中，即使当第一区域和第二区域的杂质量发生偏差时，器件的耐压也不会迅速减小。
此外，在本发明中，内周边区域和外周边区域设置成依次包围中心区域，从而耗尽层从中心区域向周边区域均匀地延伸。此外，内周边区域设置成从源电极突出，从而在周边区域中彻底地进行耗尽。
尽管已经参照其优选实施例说明了本发明，但应该理解的是本发明不限于优选实施例和结构。本发明旨在覆盖各种修改和等效设置。另外，尽管所述各种组合和结构是优选的，但其它组合和结构，包括更多的、更少的或只有一个元件，也都在本发明的精神和范围内。

Claims (10)

1、一种半导体器件，包括：
中心区域(12)，其中设置半导体开关器件；
包围所述中心区域(12)的周边区域(14、26a、26b)以及
半导体层(26)，包括多对具有第一导电类型的第一区域(25、25a、25b)和具有第二导电类型的第二区域(27、27a、27b)，其中
所述半导体层(26)从所述中心区域(12)设置到所述周边区域(14、26a、26b)，
所述第一和第二区域(25、25a、25b、27、27a、27b)在所述器件的厚度方向上延伸，
所述第一和第二区域(25、25a、25b、27、27a、27b)在垂直于所述器件厚度方向的平面内交替排列，
所述第一区域(25、25a、25b)包括第一杂质量，并且第二区域(27、27a、27b)包括第二杂质量，
所述周边区域(14、26a、26b)包括所述第一和第二区域(25b、27b)的最外周边对(25b、27b)以及所述第一和第二区域(25a、27a)的最内周边对(25a、27a)，
紧临所述中心区域(12)设置所述最内周边对(25a、27a)，所述最外周边对(25b、27b)设置在所述周边区域(14、26a、26b)的最外侧，
所述最外周边对(25b、27b)在所述第二区域(27b)的所述第二杂质量和所述第一区域(25b)的所述第一杂质量之间具有差值(126b)，该差值(126b)小于所述周边区域(14、26a、26b)中的另一对(25a、27a)所述第一和第二区域(25a、27a)的所述第二杂质量和所述第一杂质量之间的最大差值(126a)，以及
所述最内周边对(25a、27a)在所述第二区域(27a)的所述第二杂质量和所述第一区域(25a)的所述第一杂质量之间具有差值(126a)，该差值(126a)大于所述中心区域(12)中的一对(25、27)所述第一和第二区域(25、27)的所述第二杂质量和所述第一杂质量之间的差值(112)。
2、根据权利要求1所述的器件，其中
从所述最外周边对(25b、27b)到所述最内周边对(25a、27a)，所述周边区域(14、26a、26b)中的一对(25a、25b、27a、27b)的所述第二杂质量和所述第一杂质量之间的所述差值(126a、126b)变大，以及
所述中心区域(12)中的一对(25、27)的所述第二杂质量和所述第一杂质量之间的所述差值(112)小于所述最内周边对(25a、27a)的所述第二杂质量和所述第一杂质量之间的所述差值(126a)。
3、根据权利要求1或2所述的器件，其中
所述中心和周边区域(12、14、26a、26b)中的每一个中的所述第一区域(25、25a、25b)在所述第一和第二区域(25、25a、25b、27、27a、27b)的重复方向上具有恒定宽度，
所述中心和周边区域(12、14、26a、26b)中的每一个中的所述第二区域(27、27a、27b)在所述第一和第二区域(25、25a、25b、27、27a、27b)的重复方向上具有恒定宽度，以及
由所述第一区域(25、25a、25b)和所述第二区域(27、27a、27b)的杂质浓度中的至少一个来控制所述第二杂质量和所述第一杂质量之间的所述差值(112、126a、126b)。
4、根据权利要求1或2中任一项所述的器件，其中
所述周边区域(14、26a、26b)中的所述第一和第二区域(25b、27b)的最外周边对(25b、27b)具有所述第一区域(25b)和所述第二区域(27b)的所述第一和第二杂质量的总和，以及
所述最外周边对(25b、27b)的总和小于所述周边区域(14、26a、26b)的另一对(25a、27a)的总和。
5、根据权利要求1或2所述的器件，其中
所述中心和周边区域(12、14、26a、26b)中的每一个中的所述第一区域(25、25a、25b)具有恒定的杂质浓度，
所述中心和周边区域(12、14、26a、26b)中的每一个中的所述第二区域(27、27a、27b)具有恒定的杂质浓度，
所述中心和周边区域(12、14、26a、26b)中的每一个中的所述第二区域(27、27a、27b)在所述第一和第二区域(25、25a、25b、27、27a、27b)的重复方向上具有恒定宽度，以及
由在所述中心和周边区域(12、14、26a、26b)中的每一个的重复方向上的所述第一区域(25、25a、25b)的宽度来控制所述第二杂质量和所述第一杂质量之间的所述差值(112、126a、126b)。
6、根据权利要求5所述的器件，其中
所述周边区域(14、26a、26b)中的所述最外周边对(25b、27b)的所述第一区域(25b)具有比所述周边区域(14、26a、26b)的另一对(25a、27a)的所述第一区域(25a)的最小宽度大的宽度，以及
所述周边区域(14、26a、26b)中的所述最内周边对(25a、27a)的所述第一区域(25a)具有比所述中心区域(12)的一对(25、27)的所述第一区域(25)的宽度小的宽度。
7、根据权利要求6所述的器件，其中
所述周边区域(14、26a、26b)中的所述最外周边对(25b、27b)的所述第一区域(25b)具有比所述周边区域(14、26a、26b)的另一对(25a、27a)的所述第一区域(25a)的宽度大的宽度，以及
所述周边区域(14、26a、26b)中的所述最内周边对(25a、27a)的所述第一区域(25a)具有比所述中心区域(12)的一对(25、27)的所述第一区域(25)的宽度小的宽度。
8、一种半导体器件的制造方法，该器件包括具有第一区域(25、25a、25b)和第二区域(27、27a、27b)的半导体层(26)，其中所述第一区域(25、25a、25b)具有第一导电类型以及所述第二区域(27、27a、27b)具有第二导电类型，其中所述第一和第二区域(25、25a、25b、27、27a、27b)在所述器件的厚度方向上延伸，其中所述第一和第二区域(25、25a、25b、27、27a、27b)在垂直于该厚度方向的平面内交替重复，该方法包括以下步骤：
在具有所述第一导电类型的半导体晶片(25、25a、25b)上形成掩模(70)，其中该掩模(70)包括中心区域掩模(71)、内周边区域掩模(72)和外周边区域掩模(73)，其中所述中心区域掩模(71)具有多个开口，所述多个开口的每个的距离是恒定的，其中所述内周边区域掩模(72)具有多个开口，所述多个开口的每个的距离小于所述中心区域掩模(71)的开口的距离，其中所述外周边区域掩模(73)具有多个开口，所述多个开口的每个距离大于所述内周边区域掩模(72)的开口的距离；
利用各向异性蚀刻方法穿过所述掩模(70)的开口在半导体晶片(25、25a、25b)上形成多个沟槽；以及
在每个沟槽中形成具有所述第二导电类型的半导体区域(27、27a、27b)。
9、根据权利要求8所述的方法，其中
所述中心区域掩模(71)设置在所述半导体晶片(25、25a、25b)的中心部分上，
所述内周边区域掩模(72)包围所述中心区域掩模(71)，以及
所述外周边区域掩模(73)包围所述内周边区域掩模(72)。
10、根据权利要求8或9所述的方法，其中
在每个沟槽中的具有所述第二导电类型的所述半导体区域(27、27a、27b)提供所述第二区域(27、27a、27b)，以及
在形成沟槽的步骤中将所述半导体晶片(25、25a、25b)分成多个部分，从而所述多个部分分别提供所述第一区域(25、25a、25b)。
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