JP5228430B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関し、特に高耐圧構造を有する電力用半導体装置に関する。
スーパージャンクション構造を有し、ストライプセル構造を持つ縦型パワーMOSFETを有する電力用半導体装置が知られている。この電力用半導体装置においては、図７に示すように、n型シリコン基板１０１上のn型エピタキシャル層１０２に形成されたディープトレンチ１０３の底面及び側面からp型の不純物が拡散され、深いp型半導体領域１０４の柱が形成される。ディープトレンチ１０３内部には絶縁体１１０が充填されている。つまり、これらによってリサーフ（RESURF：reduced surface field）構造が構築される。
縦型パワーMOSFETは、p型半導体領域１０４間に挟まれて配設されており、n型ドレイン領域と、p型ベース領域１０５と、n型ソース領域１０６と、ゲート絶縁膜１０７と、ゲート電極１０８とを備えている。n型ドレイン領域はn型エピタキシャル層１０２及びn型シリコン基板１０１により構成されている。n型シリコン基板１０１の裏面にはドレイン電極１１１が電気的に接続され、n型シリコン基板１０１の表面側に形成されたn型ソース領域１０６にはソース電極１１２が電気的に接続されている。
この電力用半導体装置において、ドレイン電極１１１とソース電極１１２との間に電圧が印加されると、p型半導体領域１０４とn型エピタキシャル層１０２との界面のpn接合から空之層が拡がる。そして、印加される電圧が所定の電圧値に達すると、一方のp型半導体領域１０４とn型エピタキシャル層１０２との界面から拡がる空之層と、他方のp型半導体領域１０４とn型エピタキシャル層１０２との界面から拡がる空之層とが互いに結合される。その結果、一方のp型半導体領域１０４と他方のp型半導体領域１０４との間に挟まれたn型エピタキシャル層１０２には実質的に全体に空之層が拡がる。従って、電界が緩和され、電力用半導体装置は高い耐圧を得ることができる。しかしながら、図７中、左右方向の最も外側のリサーフ構造よりも更に外側においては、電界が緩和されず、空之層を十分に延ばすことができないので、高い耐圧が確保しにくい。
そこで、図８に示すように、ディープトレンチ１０３は、n型エピタキシャル層１０２の主面中央の素子領域において、Y方向（第３の辺２０３から第１の辺２０１に向かう方向）に延在し、X方向（第４の辺２０４から第２の辺２０２に向かう方向）に複数配列され、平面ストライプ形状を有する。p型半導体領域１０４は、ディープトレンチ１０３に沿ってn型エピタキシャル層１０２の表面に拡散により形成されており、平面ストライプ形状を有する。つまり、ディープトレンチ１０３及びp型半導体領域１０４はY方向に空之層を延伸させるリサーフ構造である。
更に、図８に示すように、電力用半導体装置においては、n型エピタキシャル層１０２の主面の第２の辺２０２側及び第４の辺２０４側の周辺の素子終端領域に耐圧部が配設されている。この耐圧部は、X方向に延在する平面ストライプ形状を有し、Y方向に複数配列されたトレンチ１０３Ｒと、トレンチ１０３Ｒに沿ってn型エピタキシャル層１０２の表面に拡散されたp型半導体領域１０４Ｒと、トレンチ１０３Ｒ内部に充填された絶縁体１１０Ｒとを備え、X方向に延伸するリサーフ構造により構成されている。耐圧部は、所定電位に達した際に拡がる空乏層の領域におけるn型エピタキシャル層１０２のプラス電荷の総量とp型半導体領域１０４Ｒのマイナス電荷の総量との差を小さくし、電荷バランスを良好に保つことで電界を緩和する。
このようなリサーフ構造を有する耐圧部を備えることで、空乏層をY方向だけでなく耐圧部によりX方向にも良好にかつ速やかに延ばすことができる。結果的に、耐圧部において電界集中を抑制することができ、電力用半導体装置の耐圧（素子耐圧）を向上することができる。
また、X方向に延伸するリサーフ構造を有する耐圧部を備えておらず、Y方向に延伸するリサーフ構造を有している場合、所定電圧に到達したときにX方向の空乏層の延びは絶縁体１１０により妨げられる。隣接するリサーフ層を空乏層化させるには、リサーフ層からの正孔の吐き出し経路が必要になる。
例えば、素子領域においてディープトレンチ１０３に充填された絶縁体１１０を挟んでp型半導体領域１０４間を電気的に接続する配線を配設することにより、正孔の吐き出し経路を確保することができる。しかしながら、この配線の配設により素子終端領域の占有面積は増大するので、電力用半導体装置の集積度を向上することが難しい。すなわち、図８に示す耐圧部は、X方向に空乏層を延ばし、電力用半導体装置の耐圧を向上する上で優れている。なお、この種の電力半導体装置に関しては、例えば下記特許文献１に記載されている。
特開２００３−８６８００号公報
しかしながら、前述の図８に示す電力用半導体装置においては、図９に示すように、第１の辺２０１と第４の辺２０４との角領域側、すなわち素子終端部の角領域（コーナー）側において空乏層が均一に拡がらず、電界集中が発生し、耐圧が低下する点について、配慮がなされていなかった。因みに、上記課題は第１の辺２０１から第４の辺２０４のそれぞれの間の４つの角領域のすべてにおいて発生した。
本発明は上記課題を解決するためになされたものである。従って、本発明は、基板の角領域において空乏層の拡がりを均一にし、電界集中を緩和することができ、耐圧を向上することができる半導体装置を提供することである。
上記課題解決するために、本発明の実施の形態に係る特徴は、半導体装置において、第１の方向において対向する第１の辺及び第２の辺と第１の方向と交差する第２の方向において対向する第３の辺及び第４の辺とを有する平面方形状の基板と、基板主面の素子領域において、基板の第１の辺から第２の辺に向かう第１の方向に沿って長手方向が延在し、基板の第３の辺から第４の辺に向かう第２の方向に複数配列された平面ストライプ形状を有するリサーフ領域と、基板主面の素子領域において、リサーフ領域間に配設された半導体素子と、基板主面の第３の辺側及び第４の辺側であって、素子領域の外側の周辺領域において、第２の方向に沿って長手方向が延在し、第１の方向に複数配列された平面ストライプ形状を有する第１のトレンチを用いた第１の耐圧部と、基板主面の第１の耐圧部よりも第１の辺側及び第２の辺側の角領域において、基板主面の角領域を通る対角線に対して左右対称に複数配設された第２のトレンチを用いた第２の耐圧部とを備える。
ここで、第１の耐圧部は、基板主面から深さ方向に配設された第１のトレンチと、この第１のトレンチ内部に埋設された絶縁体と、第１のトレンチに沿って基板表面に構成された基板の導電型とは反対導電型の第１の半導体領域とを備え、リサーフ領域は、基板主面から深さ方向に配設された第３のトレンチと、この第３のトレンチ内部に埋設された絶縁体と、第３のトレンチに沿って基板表面に構成された基板の導電型とは反対導電型の第２の半導体領域とを備え、第２の半導体領域の一端は第１の半導体領域に接続されている。また、第２の耐圧部は、基板主面から深さ方向に配設された第２のトレンチと、この第２のトレンチ内部に埋設された絶縁体と、第２のトレンチに沿って基板表面に構成された基板の導電型とは反対導電型の第３の半導体領域とを備え、第３の半導体領域は第１の半導体領域及び第２の半導体領域に接続されていない。
更に、第２のトレンチは、第１の方向に延在する第３のトレンチと、この第３のトレンチに対して対角線を中心に左右対称に配設され、第２の方向に延在する第４のトレンチと、を備え、第３のトレンチの延伸線と第４のトレンチの延伸線とを結んだ平面形状が対角線に沿って折れ曲がる平面Ｌ字形状を有することが好ましい。また、第２の耐圧部において、第３のトレンチ同士と第４のトレンチ同士との間は離間され、第３のトレンチに沿って構成された第３の半導体領域と第４のトレンチに沿って構成された第３の半導体領域との間が相互に連結されていることが好ましい。また、第２の耐圧部の第２のトレンチの平面形状は正方形、長方形、四角形以上の多角形、円形又は楕円形であることが好ましい。
更に、第３の半導体領域の間隔は、基板主面の角から基板主面中心に向かって等しいか、又は徐々に大きく設定されていることが好ましい。また、第３の半導体領域の間隔は、第１の半導体領域の間隔以下に設定されていることが好ましい。また、第２の耐圧部の第２のトレンチの深さは、第１の耐圧部の第１のトレンチの深さと同一であることが好ましい。
本発明によれば、基板の角領域側において空乏層の拡がりを均一にし、電界集中を緩和することができ、耐圧を向上することができる半導体装置を提供することができる。
次に、図面を参照して、本発明の一実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、現実のものとは異なる。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれている場合がある。
また、以下に示す実施の形態はこの発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は各構成部品の配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
（第１の実施の形態）
本発明の第１の実施の形態は、縦型パワートランジスタを搭載する電力用半導体装置に本発明を適用した例を説明するものである。
図１及び図２に示すように、第１の実施の形態に係る半導体装置１は、平面方形状の基板２と、基板２主面の中央領域（素子領域１０）において、基板２の第１の辺２１（図１中、上辺）からそれに対向する第２の辺２２（図１中、下辺）に向かう第１の方向（Y方向）に沿って長手方向が延在し、基板２の第１の辺２１に隣接する第３の辺２３（図１中、左辺）からそれに対向する第４の辺２４（図１中、右辺）に向かう第２の方向（X方向）に複数配列された平面ストライプ形状を有する第１のリサーフ構造３と、基板２主面の中央領域において、第１のリサーフ構造３間に配設された半導体素子例えばトランジスタＴと、基板２主面の中央領域を挟むように基板２主面の第３の辺２３側及び第４の辺２４側の周辺領域（素子終端領域）６０において、第３の辺２３から第１のリサーフ構造３（又は第４の辺２４から第１のリサーフ構造３）に向かう第２の方向に沿って長手方向が延在し、第１の方向に複数配列された平面ストライプ形状を有する第２のリサーフ構造３ａを用いた第１の耐圧部１１と、第１の耐圧部１１を第１の辺２１側及び第２の辺２２側から挟むように基板２主面の周辺領域内の第１の耐圧部１１よりも第１の辺２１側及び第２の辺２２側の角領域において角領域を通る基板２主面の対角線Ｄに対して左右対称に配設された第３のリサーフ構造３ｂを用いた第２の耐圧部１２とを備える。
基板２は、第１の実施の形態において、n型の第１の半導体領域２Ｓと、このn型の第１の半導体領域２Ｓの表面上に例えばエピタキシャル成長させたn型の第２の半導体領域２Ｅとにより構成されている。n型の第２の半導体領域２Ｅは、n型の第１の半導体領域２Ｓに比べて低い不純物密度を有し、例えば5 × 1014 atoms/cm3 −5 × 1015atoms/cm3 の不純物密度に設定されている。
第１のリサーフ構造３は、素子領域１０のn型の第２の半導体領域２Ｅの表面からその深さ方向に向かって配設されたトレンチ３１と、このトレンチ３１に沿ってn型の第２の半導体領域２Ｅの表面に配設されたp型半導体領域（リサーフ層）３２と、トレンチ３１内部に充填された絶縁体３３とを備えている。トレンチ３１の平面形状は第１の方向に細長い形状である。トレンチ３１の深さは例えば40 μm−70 μmに設定され、第２の方向においてトレンチ３１の間隔は10 μm−20 μmに設定されている。p型半導体領域３２はトレンチ３１の底面並びに内壁からn型の第２の半導体領域２Ｅにp型不純物を拡散して形成されている。このp型半導体領域３２は、例えば7 × 1014 atoms/cm3 −9 × 1015atoms/cm3 の不純物密度に設定されている。絶縁体３３には例えばシリコン酸化膜を実用的に使用することができる。
トランジスタＴは、一部が主面部において露出するn型の基板２と、このn型の基板２の一方の主面（上面）部に露出するようにn型の基板２内に隣接して配設されたp型ベース領域６と、n型の基板２の主面部に露出するようにp型ベース領域６内に隣接して配設されたn型ソース領域７と、n型の基板２の一方の主面部の露出部のp型ベース領域６及びn型ソース領域７上に配設されたゲート絶縁膜８と、ゲート絶縁膜８上に配設されたゲート電極９と、n型の基板２の他方の主面部に配設されたドレイン電極１６と、n型ソース領域７と接続し一部が周辺領域６０に延伸しているソース電極１５とを備えている。つまり、トランジスタＴには第１の実施の形態において縦型パワートランジスタ、詳細には縦型パワーMOSFETが使用される。
第１の耐圧部１１は、第２のリサーフ構造３ａを有し、n型の第２の半導体領域２Ｅの表面からその深さ方向に向かって配設されたトレンチ（第１のトレンチ）４１と、このトレンチ４１に沿ってn型の第２の半導体領域２Ｅの表面に配設されたp型半導体領域（リサーフ層）４２と、トレンチ４１内部に充填された絶縁体４３とを備えている。トレンチ４１の平面形状は第２の方向に細長い形状である。トレンチ４１の一端（素子領域１０側の端）はトレンチ３１から離間され、トレンチ４１の他端（基板２の端側の端）は半導体装置１の端（周縁）まで達していない。また、p型半導体領域４２の一端（素子領域１０側）は素子領域１０側のp型半導体領域３１に接続されている。
第１の実施の形態に係る半導体装置１の製造プロセスにおいて、第１の耐圧部１１は、製造プロセス数の増加を避けるために、素子領域１０の第１のリサーフ構造３を形成する工程と同一工程により形成されている。従って、第１の耐圧部１１のトレンチ４１の深さは素子分離領域１０のトレンチ３１の深さと同一に設定され、p型半導体領域（リサーフ層）４２の不純物密度はp型半導体領域３２の不純物密度と同一に設定されている。p型半導体領域４２には、素子領域１０の最外周のp型半導体領域（リサーフ層）３２に印加される電位が引き継がれ、実効的にソース電位が印加される。また、第１の耐圧部１１の絶縁体４２は第１のリサーフ構造３の絶縁体３３と同一材料により構成されている。また、ソース電極１５は、図２に示すように、第１の耐圧部１１の方まで延伸されている。
第２の耐圧部１２は、第３のリサーフ構造３ｂを有し、n型の第２の半導体領域２Ｅの表面からその深さ方向に向かって配設されたトレンチ（第２のトレンチ）５１と、このトレンチ５１に沿ってn型の第２の半導体領域２Ｅの表面に配設されたp型半導体領域（リサーフ層）５２と、トレンチ５１内部に充填された絶縁体５３とを備えている。第１の耐圧部１１と同様に、第２の耐圧部１２は、製造プロセス数の増加を避けるために、第１のリサーフ構造３を形成する工程と同一工程により形成されている。従って、第２の耐圧部１２のトレンチ５１の深さは素子領域１０のトレンチ３１の深さと同一に設定され、p型半導体領域（リサーフ層）５２の不純物密度はp型半導体領域３２の不純物密度と同一に設定されている。p型半導体領域５２は、p型半導体領域３２及びp型半導体領域４２に電気的に接続されておらず、電気的にフローティング状態である。また、第２の耐圧部１２の絶縁体５２は第１のリサーフ構造３の絶縁体３３と同一材料により構成されている。
図１及び図３に示すように、第１の実施の形態に係る半導体装置１において、第２の耐圧部１２は、基板２の角領域において、第１の方向に延在する第２のトレンチ５１（１１）、５１（１２）、５１（１３）、５１（１４）と、この第２のトレンチ５１（１１）等に対して対角線Ｄを中心に左右対称に配設され、第２の方向に延在する他の第２のトレンチ５１（２１）、５１（２２）、５１（２３）、５１（２４）とを備えている。第３のリサーフ構造は左右対称であるので、第２のトレンチ５１（１１）の長さＬ１１と第２のトレンチ５１（２１）の長さＬ２１等のトレンチ形状及び第２のトレンチ５１に沿って形成されたp型半導体領域５２の形状は同一である。同様に、第２のトレンチ５１（１２）の長さＬ１２等と第２のトレンチ５１（２２）の長さＬ２２等のトレンチ形状及び第２のトレンチ５１に沿って形成されたp型半導体領域５２の形状は同一である。第２のトレンチ５１（１１）の延伸線と他の第２のトレンチ５１（２１）の延伸線とを結んだ平面形状は対角線Ｄに沿って折れ曲がる平面Ｌ字形状を有する。同様に、第２のトレンチ５１（１２）の延伸線と他の第２のトレンチ５１（２２）の延伸線とを結んだ平面形状は対角線Ｄに沿って折れ曲がる平面Ｌ字形状を有し、第２のトレンチ５１（１３）の延伸線と他の第２のトレンチ５１（２３）の延伸線とを結んだ平面形状は対角線Ｄに沿って折れ曲がる平面Ｌ字形状を有し、第２のトレンチ５１（１４）の延伸線と他の第２のトレンチ５１（２４）の延伸線とを結んだ平面形状は対角線Ｄに沿って折れ曲がる平面Ｌ字形状を有する。
なお、図３に示すように、第２のトレンチ５１（１１）、５１（１２）、５１（１３）、５１（１４）のそれぞれの一端は、第１の耐圧部１１における第１の辺２１と第３の辺２３が成す角部側の第２の耐圧部１２に最も近い第１のトレンチ（４１）から離間されている。同様に、第２のトレンチ５１（２１）、５１（２２）、５１（２３）、５１（２４）のそれぞれの一端は、素子領域１０における第１の辺２１と第３の辺２３が成す角部側の第２の耐圧部１２に最も近い第３のトレンチ（３１）に離間されている。
図４に示すように、ドレイン電極１６に印加される電圧よりもソース電極１５に印加される電圧が高いと、素子領域１０において、p型半導体領城３２とn型の第２の半導体領域２Ｅとの界面のpn接合から空乏層が拡がる。そして、所定の電圧に違すると、素子領城１０において、一方のp型半導体領域３２とn型の第２の半導体領域２Ｅとの界面から拡がる空乏層と、他方のp型半導体領城３２とn型の第２の半導体領域２Ｅとの界面から拡がる空乏層とが互いに結合される。その結果、一方のp型半導体領城３２と他方のp型半導体領域３２との間で挟まれたn型の第２の半導体領域２Ｅにおいて実質的に素子領域１０全体に空乏層が拡がる。
同様に、第１の耐圧部１１においては、第１の耐圧部１１に最も近いp型半導体領域３２と第１の耐圧部１１における複数のp型半導体領域４２とが接続されているため、p型半導体領域４２の接続部における電位はp型半導体領域３２との接続部における電位を引き継ぐ。その結果、一方のp型半導体領城４２と他方のp型半導体領城４２との間で挟まれたn型の第２の半導体領域２Ｅにおいて実質的に第１の耐圧部１１に空乏層が拡がる。
そして、逆バイアスが印加されると、上述したように、最初は第１の耐圧部１１のp型半導体領域４２及び素子領域１０のp型半導体領域３２の周囲に空乏層が拡がるが、ある電圧以上になると、第１の耐圧部１１及ぴ素子領域１０から第２の耐圧部１２の方に空乏層が延びてアバランシェ降伏する前に第２の耐圧部１２における第１の耐圧部１１側及び素子領域１０側におけるp型半導体領城５２に空乏層が達する。それによって、角領域における電界集中が緩和される。更に電圧を上げると、p型半導体領城５２の電界が増加する.が、アバランシェ降伏する前に更に角領域に近いp型半導体領域５２に空乏層が達する。それによって、角領域における電界集中が緩和される。以上が繰り返されて所定の電圧に違したとき、角領域に最も近いp型半導体領城５２に空乏層が違する。それによって、本発明の実施の形態に係る半導体装置１において、角領域における電界集中が良好に綬和される。
図４に示すように、第２の耐圧部１２においては、空乏層の拡がり方（電位分布）が同心円状になると最も耐圧が高くなる。第１の実施の形態に係る第２の耐圧部１２は、空乏層の拡がりを同心円状に近似するために、第２のトレンチ５１並びにp型半導体領域５２を対角線Ｄに対して左右対称に配設している。
更に、第２の耐圧部１２において、第２のトレンチ５１（１１）と他の第２のトレンチ５１（２１）との間は離間され、第２のトレンチ５１（１１）に沿って構成されたp型半導体領域５２と他の第２のトレンチ５１（２１）に沿って構成された他のp型半導体領域５２との間が相互に連結されている。第２のトレンチ５１（１２）と他の第２のトレンチ５１（２２）との間は離間され、第２のトレンチ５１（１２）に沿って構成されたp型半導体領域５２と他の第２のトレンチ５１（２２）に沿って構成された他のp型半導体領域５２との間が相互に連結されている。以下、同様である。
第２の耐圧部１２においては、第２のトレンチ５１が細長く構成されており、第２のトレンチ５１に充填される絶縁体５３は長辺側からが支配的になるので、絶縁体５３の埋設に起因するボイドの発生を防止することができる。更に、第２のトレンチ５１（１１）と他の第２のトレンチ５１（２１）とは直交させていないので、同様に絶縁体５３の埋設に起因するボイドの発生を防止することができるとともに、空乏層の延びを阻害することがなくなる。
また、第１の実施の形態において、第２のトレンチ５１（１１）、５１（１２）、…のそれぞれに沿って構成されたp型半導体領域５２の間隔Ｔ２、第２のトレンチ５１（２１）、５１（２２）、…のそれぞれに沿って構成されたp型半導体領域５２の間隔Ｔ２は、第１のリサーフ構造３のトレンチ３１に沿って構成されたp型半導体領域３２の間隔Ｔ１と同一に設定されている。
このように構成される第１の実施の形態に係る半導体装置１においては、基板２の角領域であって第２の耐圧部１２の空乏層の拡がりを同心円状にすることができるので、耐圧を向上することができる。例えば、n型の第２の半導体領域２Ｅの不純物密度を7.5 × 1014 atoms/cm3に設定し、第２のトレンチ５１の深さを50 μm、第２のトレンチ５１の間隔を11 μmに設定し、p型半導体領域５２の不純物密度（リサーフ濃度）を1.3 × 1015 atoms/cm3に設定した場合、素子終端領域が180 μmの短い長さにおいて、600 V以上の耐圧を達成することができた。
（第２の実施の形態）
本発明の第２の実施の形態は、前述の第１の実施の形態に係る半導体装置１において、第２の耐圧部１２のリサーフ層の平面形状を代えた例を説明するものである。
図５に示すように、第２の実施の形態に係る半導体装置１は、第２の耐圧部１２の第２のトレンチ５１の平面形状が正方形により構成され、この第２のトレンチ５１に沿ってn型の第２の半導体領域２Ｅの表面にp型半導体領域（リサーフ層）５２が配設され、第２のトレンチ５１内部に絶縁体５３が充填されている。第１の実施の形態に係る第２の耐圧部１２と同様に、第２のトレンチ５１及びp型半導体領域５２は対角線Ｄに対して左右対称に配列されている。つまり、第２の耐圧部１２においてリサーフ層がドット状に配列されている。第２の耐圧部１２の第１の方向の長さＬ１と第２の方向の長さＬ２とは同一である。
第２の耐圧部１２においては、第１の実施の形態に係る半導体装置１と同様に徐々に空乏層（電位）が伝わることにより、電界を緩和することができる。この空乏層の伝わり方はほぼ同心円状になり、耐圧を向上することができる。第２の実施の形態に係る第２の耐圧部１２においては、第１のリサーフ構造３のトレンチ３１に沿って構成されたp型半導体領域３２の間隔Ｔ１に対して、第２のトレンチ５１に沿って構成されたp型半導体領域５２の間隔Ｔ２は狭く設定されており、空乏層の伝わり方を向上することができる。なお、p型半導体領域５２の間隔は基板２主面の角から基板２主面の中心に向かって徐々に小さくなる方がより空乏層の伝わり方を向上することができるので、望ましい。
このように構成される第２の実施の形態に係る半導体装置１においては、第１の実施の形態に係る半導体装置１により得られる効果と同等の効果を奏することができる。
なお、第２の実施の形態において、第２の耐圧部１２の第２のトレンチ５１の平面形状は正方形に限定されるものではなく、長方形、四角形以上の多角形、円形又は楕円形を有する平面形状において第２のトレンチ５１が構成されてもよい。
（第３の実施の形態）
本発明の第３の実施の形態は、前述の第１の実施の形態又は第２の実施の形態に係る半導体装置１において、第２の耐圧部１２のリサーフ層の配列方式を代えた例を説明するものである。
図６に示すように、第３の実施の形態に係る半導体装置１においては、第２の耐圧部１２の第２のトレンチ５１又はp型半導体領域５２の間隔が、基板２主面の角から基板２主面中心に向かって、徐々に大きく設定している。すなわち、第２のトレンチ５１及びp型半導体領域（リサーフ層）５２の間隔Ｔ２１、Ｔ２２及びＴ２３が以下の関係になる。
Ｔ２１＜Ｔ２２＜Ｔ２３
このように構成される第３の実施の形態に係る半導体装置１においては、第２の耐圧部１２の空乏層の伝わり方をより一層向上することができるので、耐圧を向上することができる。
（その他の実施の形態）
上記のように、本発明を一実施の形態及びその変形例によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものでない。本発明は様々な代替実施の形態、実施例及び運用技術に適用することができる。例えば、本発明は、素子領域１０の半導体素子として、縦型パワーMOSFETを例に実施の形態を説明したが、素子領域１０には縦型IGBT、トランジスタ、ダイオード等が搭載されていてもよい。
本発明の第１の実施の形態に係る半導体装置の平面図である。 図１に示す半導体装置のＡ−Ａ断面図である。 図１に示す半導体装置の要部拡大平面図である。 図３に示す半導体装置の要部の理想的な空乏層の拡がり状態を説明する概略平面図である。 本発明の第２の実施の形態に係る半導体装置の要部拡大平面図である。 本発明の第３の実施の形態に係る半導体装置の要部拡大平面図である。 本発明の先行技術に係る半導体装置の断面図である。 本発明の先行技術に係る半導体装置の平面図である。 本発明の先行技術に係る半導体装置の要部斜視図である。
符号の説明
１…半導体装置
１０…素子領域
１１…第１の耐圧部
１２…第２の耐圧部
２…基板
２Ｓ…n型の第１の半導体領域
２Ｅ…n型の第２の半導体領域
２１−２４…辺
３…第１のリサーフ構造
３ａ…第２のリサーフ構造
３ｂ…第３のリサーフ構造
３１、４１、５１…トレンチ
３２、４２、５２…p型半導体領域
３３、４３、５３…絶縁体
６…p型ベース領域
７…n型ソース領域
８…ゲート絶縁膜
９…ゲート電極
Ｔ…トランジスタ

Claims (7)

  1. 第１の方向において対向する第１の辺及び第２の辺と前記第１の方向と交差する第２の方向において対向する第３の辺及び第４の辺とを有する平面方形状の基板と、
    前記基板主面の素子領域において、前記基板の前記第１の辺から前記第２の辺に向かう前記第１の方向に沿って長手方向が延在し、前記基板の前記第３の辺から前記第４の辺に向かう前記第２の方向に複数配列された平面ストライプ形状を有するリサーフ領域と、
    前記基板主面の前記素子領域において、前記リサーフ領域間に配設された半導体素子と、
    前記基板主面の前記第３の辺側及び前記第４の辺側であって、前記素子領域の外側の周辺領域において、前記第２の方向に沿って長手方向が延在し、前記第１の方向に複数配列された平面ストライプ形状を有する第１のトレンチを用いた第１の耐圧部と、
    前記基板主面の前記第１の耐圧部よりも前記第１の辺側及び前記第２の辺側の角領域において、前記基板主面の前記角領域を通る対角線に対して左右対称に複数配設された第２のトレンチを用いた第２の耐圧部と、
    を備え、
    前記第１の耐圧部は、前記基板主面から深さ方向に配設された前記第１のトレンチと、この第１のトレンチ内部に埋設された絶縁体と、前記第１のトレンチに沿って前記基板表面に構成された前記基板の導電型とは反対導電型の第１の半導体領域とを備え、
    前記リサーフ領域は、前記基板主面から深さ方向に配設された第３のトレンチと、この第３のトレンチ内部に埋設された絶縁体と、前記第３のトレンチに沿って前記基板表面に構成された前記基板の導電型とは反対導電型の第２の半導体領域とを備え、前記第２の半導体領域の一端は前記第１の半導体領域に接続され、
    前記第２の耐圧部は、前記基板主面から深さ方向に配設された前記第２のトレンチと、この第２のトレンチ内部に埋設された絶縁体と、前記第２のトレンチに沿って前記基板表面に構成された前記基板の導電型とは反対導電型の第３の半導体領域とを備え、前記第３の半導体領域は前記第１の半導体領域及び前記第２の半導体領域に接続されていない
    ことを特徴とする半導体装置。
  2. 前記第２のトレンチは、前記第１の方向に延在する第３のトレンチと、この第３のトレンチに対して前記対角線を中心に左右対称に配設され、前記第２の方向に延在する第４のトレンチと、を備え、前記第３のトレンチの延伸線と前記第４のトレンチの延伸線とを結んだ平面形状が前記対角線に沿って折れ曲がる平面Ｌ字形状を有することを特徴とする請求項１に記載の半導体装置。
  3. 前記第２の耐圧部において、前記第３のトレンチ同士と前記第４のトレンチ同士との間は離間され、前記第３のトレンチに沿って構成された前記第３の半導体領域と前記第４のトレンチに沿って構成された前記第３の半導体領域との間が相互に連結されていることを特徴とする請求項２に記載の半導体装置。
  4. 前記第２の耐圧部の前記第２のトレンチの平面形状は正方形、長方形、四角形以上の多角形、円形又は楕円形であることを特徴とする請求項１に記載の半導体装置。
  5. 前記第３の半導体領域の間隔は、前記基板主面の角から前記基板主面中心に向かって等しいか、又は徐々に大きく設定されていることを特徴とする請求項２又は請求項３に記載の半導体装置。
  6. 前記第３の半導体領域の間隔は、前記第１の半導体領域の間隔以下に設定されていることを特徴とする請求項１又は請求項５に記載の半導体装置。
  7. 前記第２の耐圧部の前記第２のトレンチの深さは、前記第１の耐圧部の前記第１のトレンチの深さと同一であることを特徴とする請求項１乃至請求項５のいずれかに記載の半導体装置。
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