JP2010225814A - 半導体装置 - Google Patents

Abstract

【課題】高耐圧な半導体装置を提供する。
【解決手段】本発明の半導体装置は、第１導電型の半導体層１、２と、半導体層１、２の第１の主面側に設けられた第２導電型のベース層３と、ベース層３上に選択的に設けられた第１導電型のソース層４と、ベース層３上に選択的に設けられた第２導電型のキャリア排出層５と、ソース層４及びキャリア排出層５の表面から、少なくともベース層３に至る深さまで形成されたトレンチＴ１、Ｔ２内に設けられたゲート電極８とを備え、半導体層２と接するベース層３の底部は凹凸形状に形成され、キャリア排出層５の下におけるベース層３の底部は、ソース層４の下におけるベース層３の底部よりも半導体層１側に位置する。
【選択図】図１

Description

本発明は、半導体装置に関する。

半導体素子の高集積化に伴い、特に出力用デバイスには高いドレイン電圧が要求される。しかし、そのためには、アバランシェブレークダウンポイントを制御する必要がある。

例えば特許文献１に開示されるようなトレンチゲート構造の縦型デバイスにおいて、ブレークダウンポイントは２箇所が考えられる。一つは、ｐ型キャリア排出層下のｎ型ドリフト層中であり、もう一つはｎ型ソース層下のｎ型ドリフト層中である。

高耐圧を確保するためには、ｐ型キャリア排出層下のｎ型ドリフト層でブレークダウンを発生させる必要がある。なぜなら、ｎ型ソース層下のｎ型ドリフト層でブレークダウンが発生すると、ｎ型ソース層とｎ型ドリフト層とでｐ型ベース層を挟んだ部分の寄生ｎｐｎバイポーラトランジスタがオン状態となりやすいため、高耐圧が確保できなくなるからである。

特開平９−１２１０５１号公報

本発明は、高耐圧な半導体装置を提供する。

本発明の一態様によれば、第１の主面と前記第１の主面の反対側に形成された第２の主面とを有する第１導電型の半導体層と、前記半導体層の前記第１の主面側に設けられた第２導電型のベース層と、前記ベース層上に選択的に設けられた第１導電型のソース層と、前記ベース層上に選択的に設けられた第２導電型のキャリア排出層と、前記ソース層及び前記キャリア排出層の表面上に設けられた第１の主電極と、前記半導体層の前記第２の主面に設けられた第２の主電極と、前記ソース層及び前記キャリア排出層の表面から、少なくとも前記ベース層に至る深さまで形成されたトレンチ内に設けられたゲート電極と、を備え、前記半導体層と接する前記ベース層の底部は凹凸形状に形成され、前記キャリア排出層の下における前記ベース層の底部は、前記ソース層の下における前記ベース層の底部よりも前記第２の主面側に位置することを特徴とする半導体装置が提供される。

本発明によれば、高耐圧な半導体装置が提供される。

（ａ）は本発明の実施形態に係る半導体装置における主要要素の平面配置関係を示す模式図であり、（ｂ）は（ａ）におけるＡ−Ａ’断面を示す。 （ａ）は図１（ａ）におけるＢ−Ｂ’断面を示し、（ｂ）は図１（ａ）におけるＣ−Ｃ’断面を示す。 本発明の他の実施形態に係る半導体装置における、図１（ｂ）に対応する模式断面図。

以下、図面を参照し、本発明の実施形態について説明する。以下の実施形態では第１導電型をｎ型、第２導電型をｐ型として説明するが、第１導電型をｐ型、第２導電型をｎ型としても本発明は適用可能である。また、半導体としてはシリコンを例示するが、シリコン以外の半導体（例えばＳｉＣ、ＧａＮ等の化合物半導体）を用いてもよい。

図１（ａ）は本発明の実施形態に係る半導体装置における主要要素の平面配置関係を示す模式図である。図１（ｂ）は図１（ａ）におけるＡ−Ａ’断面を示し、図２（ａ）は図１（ａ）におけるＢ−Ｂ’断面を示し、図２（ｂ）は図１（ａ）におけるＣ−Ｃ’断面を示す。

本実施形態に係る半導体装置は、半導体層における第１の主面側に設けられた第１の主電極６と、上記第１の主面の反対側の第２の主面に側に設けられた第２の主電極７との間を結ぶ縦方向に主電流が流れる縦型デバイスである。

ｎ^＋型のドレイン層（もしくは基板）１における第１の主面上に、ｎ⁻型のドリフト層２が設けられている。ドリフト層２上には、ｐ型のベース層３が設けられている。ベース層３上には、ｎ^＋型のソース層４とｐ^＋型のキャリア排出層５が選択的に設けられている。

ソース層４及びキャリア排出層５の表面上には第１の主電極６が設けられ、ソース層４及びキャリア排出層５は第１の主電極６と電気的に接続されている。ドレイン層１の裏面（第２の主面）には第２の主電極７が設けられ、ドレイン層１は第２の主電極７と電気的に接続されている。

ソース層４及びキャリア排出層５の表面からは複数のトレンチＴが形成され、図１（ａ）に示す平面レイアウト上、各トレンチＴはストライプ状に形成されている。隣り合うトレンチＴとトレンチＴとの間の領域で、ソース層４とキャリア排出層５はトレンチＴの延在方向（第１の方向）に交互に繰り返して形成されている。

上記第１の方向に沿った断面図である図１（ｂ）に示すように、ソース層４の第１の方向の断面形状は逆台形状に形成され、キャリア排出層５の第１の方向の断面形状は台形状に形成されている。そして、キャリア排出層５における第１の方向の幅Ｗ１は、ソース層４における第１の方向の幅Ｗ２よりも大きい。一方、ソース層４とキャリア排出層５とにおける、第１の方向に対して直交する第２の方向の幅Ｗ（図１（ａ））は同じである。したがって、キャリア排出層５とベース層３との界面面積の方が、ソース層４とベース層３との界面面積よりも広い。

ベース層３とドリフト層２とのｐｎ接合面、すなわちドリフト層２と接するベース層３の底部は、図１（ｂ）に示すように凹凸形状に形成され、この凹凸は第１の方向に繰り返されている。

図１（ｂ）に示す具体例では、ベース層３の底部（ベース層３とドリフト層２とのｐｎ接合面）は波形に形成され、その凹部はキャリア排出層５の下に位置し、凸部はソース沿う４の下に位置している。すなわち、キャリア排出層５の下におけるベース層３の底部は、ソース層４の下におけるベース層３の底部よりもドレイン層１側に位置する。

ベース層３の深さ（厚み）は、キャリア排出層５の下の部分の方がソース層４の下の部分よりも深く（厚く）なっている。逆に、ドリフト層２の厚みは、キャリア排出層５の下の部分の方がソース層４の下の部分よりも薄くなっている。

ベース層３は、キャリア排出層５における第１の方向の中央部分の直下で最も深くなっており、キャリア排出層５を両側から挟むソース層４側に向かうにつれて次第に浅くなり、ソース層４の直下で最も浅くなっている。

図１（ａ）に示すように、トレンチＴは、キャリア排出層５に隣接する部分もしくはキャリア排出層５間で挟まれた部分の第１のトレンチＴ１と、ソース層４に隣接する部分もしくはソース層４間で挟まれた部分の第２のトレンチＴ２とを有する。

図２（ａ）は第１のトレンチＴ１及びキャリア排出層５が形成された部分の断面を示し、図２（ｂ）は第２のトレンチＴ２及びソース層４が形成された部分の断面を示す。

第１のトレンチＴ１は、キャリア排出層５の表面からベース層３に達して形成され、その内部には絶縁膜（例えばシリコン酸化膜）９を介してゲート電極８が設けられている。第２のトレンチＴ２は、ソース層４の表面からベース層３を貫通してドリフト層２に達して形成され、第１のトレンチＴ１と同様、その内部には絶縁膜（例えばシリコン酸化膜）９を介してゲート電極８が設けられている。

第１のトレンチＴ１は第２のトレンチＴ２よりも浅い。すなわち、第１のトレンチＴ１の底部はベース層３中にとどまり、第２のトレンチＴ２はベース層３を貫通し、その底部はドリフト層２に達する。

以上説明した本実施形態に係る半導体装置において、第１の主電極６に対して第２の主電極７が高電位とされた状態で、ゲート電極８に、ゲート駆動回路からゲート配線（いずれも図示せず）を介して所望の制御電圧を印加すると、図２（ｃ）に示すソース層４下のベース層３におけるゲート電極８に対向する部分にｎチャネル（反転層）が形成され、ドレイン層１、ドリフト層２、ｎチャネルおよびソース層４を介して、主電極７、６間の縦方向に主電流が流れオン状態となる。

ベース層３におけるｐ型不純物濃度は、設定すべきしきい値電圧に依存し、通常、ベース層３はそれほど高抵抗にはされず、ベース層３はほぼ全体が第１の主電極６と略同電位に固定される。これに対して、ドリフト層２は耐圧保持機能を担うため比較的高抵抗であり、高電位の第２の主電極７側から低電位の第１の主電極６側にかけて縦方向の電位分布が生じる。したがって、図１（ｂ）に示すように、凹凸形状に形成されたベース層３とドリフト層２とのｐｎ接合において、ドレイン層１及び第２の主電極７に近い凹部の方が凸部よりも大きな電界がかかり、その部分でアバランシェブレークダウンが生じる。そして、その凹部、すなわちブレークダウンポイントがキャリア排出層５の下に位置するため、アバランシェブレークダウンで生じたキャリア（正孔）を横方向に拡散させることなく真上のキャリア排出層５へと効率的に移動させることができる。

また、キャリア排出層５の方がソース層４に比べてベース層３と接する面積が広いため、ブレークダウンで生じた正孔はソース層４よりもキャリア排出層５の方へとより流れ易い。

さらに、キャリア排出層５に隣接する第１のトレンチＴ１（図２（ａ））の方が、ソース層４に隣接する第２のトレンチＴ２（図２（ｂ））よりも浅く形成されており、第１のトレンチＴ１が浅いことで第１のトレンチＴ１が正孔排出の妨げになりにくい。すなわち、第１のトレンチＴ１の下のベース層３とドリフト層２とのｐｎ接合付近で生じた正孔は、第１のトレンチＴ１が浅いことで、それほど横方向に移動せずともキャリア排出層５へと流れることができる。

以上のようなことから、ブレークダウンで生じた正孔は、キャリア排出層５へとより流れやすく、ソース層４下のベース層３には流れにくい。したがって、ソース層４とドリフト層２とでベース層３を挟んだ部分の寄生ｎｐｎバイポーラトランジスタがオン状態になりにくく、この結果、高耐圧を確保できる。

前述した断面台形状のキャリア排出層５は、例えば、ベース層３の表層部に対して選択的にｐ型不純物をイオン注入法で注入することで形成可能である。

そのイオン注入にあたっては、まず、比較的深い位置に比較的ドーズ量を高くしてｐ型不純物を注入する。この後、１回目よりも加速電圧を低くして、１回目の注入位置よりも浅い位置に、１回目よりも低ドーズ量でｐ型不純物を注入する。その後、アニールを行って注入されたｐ型不純物を拡散させる。このとき、深い部分の方が高ドーズ量であるため、より横方向に拡散し、相対的に低ドーズ量の上層側は横方向拡散が抑制される。結果として、上層よりも下層側の方が幅が大きな台形状のキャリア排出層５が得られる。このような方法で形成されたキャリア排出層５は、ｐ型不純物が打ち込まれた位置に不純物濃度ピークを有し、したがって、深さ方向に複数のｐ型不純物濃度ピークを有することになる。

ドリフト層２と接する底部が波形に形成されたベース層３についても、ｎ型のドリフト層２に対して複数回のイオン注入を行うことで形成することができる。すなわち、キャリア排出層５の下になる部分に、まず、比較的加速電圧を高めて且つ低ドーズ量でｐ型不純物を注入する。その後、１回目よりも高ドーズ量で１回目よりも浅い位置にｐ型不純物を注入する。イオン注入は２回でもよいし、３回以上でもよい。いずれにしても、より浅い位置への注入ほど高ドーズ量にする。

その後、アニールを行って注入されたｐ型不純物を拡散させる。このとき、より深い部分の方が低ドーズ量であるため横方向拡散は抑制され、相対的に高ドーズ量の上層側は横方向拡散距離が大きくなる。結果として、キャリア排出層５の下の部分が下に凸状に形成されたベース層３が得られる。このような方法で形成されたベース層３は、ｐ型不純物が打ち込まれた位置に不純物濃度ピークを有し、したがって、深さ方向に複数のｐ型不純物濃度ピークを有することになる。

ベース層３におけるドリフト層２と接する底部は、キャリア排出層５の下の部分の方がソース層４の下の部分よりもドレイン層１側に位置していればよく、前述した波形に限らず、図３（ａ）に示すように矩形状に形成されていてもよい。

この構造の場合、ドリフト層２に、キャリア排出層５下になる部分が相対的に深く、ソース層４下になる部分が相対的に浅いトレンチを形成した後、そのトレンチ内にｐ型半導体層を埋め込むことでベース層３を形成することができる。

また、図３（ｂ）に示すように、図３（ａ）に示すベース層３よりも、キャリア排出層５下の凹部の幅が狭い底部形状にしてもよい。ベース層３におけるキャリア排出層５下の凹状の底部の幅を狭めることで、電界集中箇所をソース層４の下方から遠ざけてキャリア排出層５の中心付近に制限することができ、ブレークダウンで生じた正孔をソース層４下のベース層３に、より流れにくくできる。

底部が矩形状のベース層３の場合、キャリア排出層５の下に角部が存在することになり、その角部には電界が集中しやすいため、アバランシェブレークダウンをキャリア排出層５下で生じさせやすくなる。なお、ベース層３底部形状は、波形や矩形状以外にも、台形や三角形状としてもよい。

以上、具体例を参照しつつ本発明の実施形態について説明した。しかし、本発明は、それらに限定されるものではなく、本発明の技術的思想に基づいて種々の変形が可能である。

１…ドレイン層、２…ドリフト層、３…ベース層、４…ソース層、５…キャリア排出層、６…第１の主電極、７…第２の主電極、８…ゲート電極、Ｔ１…第１のトレンチ、Ｔ２…第２のトレンチ

Claims (5)

1. 第１の主面と前記第１の主面の反対側に形成された第２の主面とを有する第１導電型の半導体層と、
   前記半導体層の前記第１の主面側に設けられた第２導電型のベース層と、
   前記ベース層上に選択的に設けられた第１導電型のソース層と、
   前記ベース層上に選択的に設けられた第２導電型のキャリア排出層と、
   前記ソース層及び前記キャリア排出層の表面上に設けられた第１の主電極と、
   前記半導体層の前記第２の主面に設けられた第２の主電極と、
   前記ソース層及び前記キャリア排出層の表面から、少なくとも前記ベース層に至る深さまで形成されたトレンチ内に設けられたゲート電極と、
   を備え、
   前記半導体層と接する前記ベース層の底部は凹凸形状に形成され、前記キャリア排出層の下における前記ベース層の底部は、前記ソース層の下における前記ベース層の底部よりも前記第２の主面側に位置することを特徴とする半導体装置。
2. 前記キャリア排出層と前記ベース層との界面面積は、前記ソース層と前記ベース層との界面面積よりも広いことを特徴とする請求項１記載の半導体装置。
3. 前記トレンチは、前記キャリア排出層間に形成された第１のトレンチと、前記ソース層間に形成された第２のトレンチとを有し、
   前記第１のトレンチは前記第２のトレンチよりも浅く、前記第１のトレンチの底部は前記ベース層中に位置し、前記第２のトレンチは前記ベース層を貫通して前記半導体層に達することを特徴とする請求項１または２に記載の半導体装置。
4. 前記ソース層と前記キャリア排出層とは、前記トレンチの延在方向に交互に繰り返して設けられ、
   前記トレンチの延在方向に前記ベース層底部の凹凸が繰り返されていることを特徴とする請求項１〜３のいずれか１つに記載の半導体装置。
5. 前記ベース層は、深さ方向に複数の第２導電型不純物の濃度ピークを有することを特徴とする請求項１〜４のいずれか１つに記載の半導体装置。

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