CN106158800B - 半导体器件 - Google Patents

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Abstract

本发明涉及半导体器件。在功率MOSFET等的超结结构中，主体单元部分的浓度相对较高，所以针对使用现有技术的外围端接结构或降低表面场结构的外围部分难以确保击穿电压等于或高于单元部分的击穿电压。具体而言，问题出现在于，在芯片的外围拐角部分中，由于电场集中导致击穿电压的变化对于超结结构中的电荷失衡变得敏感。在本发明中，在诸如在有源单元区域和芯片外围区域中的每个区域中具有超结结构的功率MOSFET之类的半导体功率器件中，与第一导电类型的漂移区域的表面的第二导电类型的主结耦合并具有比主结浓度更低浓度的、第二导电类型的表面降低表面场区域的外端位于主结的外端与芯片外围区域中的超结结构的外端之间的中间区域中。

Description

半导体器件
本申请是于2011年12月27日提交、申请号为201110456183.4、发明名称为“半导体器件”的中国发明专利申请的分案申请。
相关申请的交叉引用
这里通过参考整体引入2010年12月28日提交的日本专利申请No.2010-292119的公开内容，包括说明书、附图和摘要。
技术领域
本发明涉及在应用于半导体器件(或者半导体集成电路器件)中的单元外围布局技术或者击穿电压增强技术时有效的技术。
背景技术
日本未审专利公开No.2007-116190(专利文献1)或者与之对应的美国专利公开No.2005-098826(专利文献2)公开了关于功率MOSFET(金属氧化物半导体场效应晶体管)中围绕单元区域的外围布局的各种结构，该功率MOSFET具有通过多外延方法或沟槽绝缘膜填充方法(沟槽内离子注入方法)制造的超结(Super-Junction)结构。该结构的例子包括P-降低表面场(Resurf)区域、通过沟槽内离子注入形成的环状外围P型漂移区域、垂直布置的线性外围P型漂移区域和每个都通过沟槽绝缘膜填充方法形成的划分开的且垂直/平行布置的线性外围P型漂移区域等。
日本未审专利公开No.Sho59(1984)-76466(专利文献3)或与之对应的美国专利No.4,691,224(专利文献4)公开了如下技术：在基于硅的平面型半导体器件中围绕主结布置多个场限环(Field Limiting Ring)，并且以耦合到场限环并朝着有源区域的主结向内延伸的绝缘膜的形式提供场板(Field Plate)，由此提高击穿电压。
日本未审专利公开No.Hei6(1994)-97469(专利文献5)或与之对应的美国专利No.5,804,868(专利文献6)公开了如下技术：将置于浮置状态的场板(即浮置场板)放置在例如IGBT(绝缘栅双极晶体管)中围绕有源区域的主结与场限环之间的边界区域的绝缘膜之上，从而防止IGBT受外部电荷的影响。
Trajkovic和其它三人发表的文章(非专利文献1)公开了如下技术：在功率MOSFET(功率金属氧化物半导体场效应晶体管)的端接(Termination)区域中为每个P+型场限环的两端提供浅低浓度P型区域(在有源区域侧上)和浅低浓度N型区域(在芯片边缘侧上)，由此防止由于外部电荷导致的击穿电压的降低。
[相关技术文献]
[专利文献]
[专利文献1]
日本未审专利公开No.2007-116190
[专利文献2]
美国专利公开No.2005-098826
[专利文献3]
日本未审专利公开No.Sho59(1984)-76466
[专利文献4]
美国专利No.4,691,224
[专利文献5]
日本未审专利公开No.Hei6(1994)-97469
[专利文献6]
美国专利No.5,804,868
[非专利文献]
[非专利文献1]
T.Trajkovic和其它三人,“The effect of static and dynamic parasiticcharge in the termination area of high voltage devices and possiblesolutions”,pages 263-266,ISPSD’2000,May 22-25,Toulouse,France.
发明内容
关于功率MOSFET等中的漂移区域而言，避免由现有技术的硅限制(SiliconLimit)施加的约束以及开发具有低导通电阻的高击穿电压FET等已经成为重要的任务。为了实现该任务，已经开发了各种方法，这些方法将交替地具有相对高浓度的板条状N型列和P型列的超结结构引入到漂移区域中。引入超结结构的方法大致分成三种方法，即，多外延方法、沟槽绝缘膜填充方法和沟槽填满方法(沟槽填充方法或沟槽外延填充方法)。其中，多次重复外延生长和离子注入的多外延方法具有较高的工艺和设计灵活性并因而具有复杂的工艺步骤，从而导致较高成本。在沟槽绝缘膜填充方法中，在对沟槽执行倾斜离子注入之后，利用CVD(化学气相沉积)绝缘膜填充沟槽。沟槽绝缘膜填充方法就工艺而言较简单，但就面积而言由于沟槽的面积导致是不利的。
相比之下，沟槽填满方法由于对用于填充外延生长的生长条件的约束而具有相对低的工艺和设计灵活性，但具有简单工艺步骤的优势。鉴于此，本发明人关于将通过沟槽填满方法等实现的高击穿电压和低导通电阻，研究了与功率MOSFET等的器件结构和大规模生产相关联的问题，并发现了以下问题。也就是，在超结结构中，主体单元部分(有源区域)的浓度相对较高，因此针对使用现有技术的边缘端接结构(结边缘端接结构)或现有技术的Resurf(降低表面场)结构的外围部分(外围区域或结端接区域)难以确保击穿电压等于或高于该单元部分的击穿电压。具体而言，该问题造成：在芯片的外围拐角部分中，由于电场集中导致击穿电压的变化对于超结结构中的电荷失衡变得敏感。
为了解决这样的问题实现了本发明。
本发明的目的在于提供一种半导体器件，诸如具有高击穿电压和低导通电阻的固态有源元件。
本发明的上述和其它目的以及新颖特征从本说明书和附图的描述中将变得明显。
以下是本申请公开的本发明的代表性实施例的概要的简要描述。
也就是，根据本发明的一个方面，在诸如在有源单元区域和芯片外围区域中的每个区域中都具有超结结构的功率MOSFET之类的半导体功率器件中，与第一导电类型的漂移区域的表面中的第二导电类型的主结(围绕有源单元区域并与沟道区域集成的杂质区域)耦合并具有比主结浓度更低浓度的、第二导电类型的表面降低表面场区域的外端位于主结的外端与芯片外围区域中的超结结构的外端之间的中间区域中。
以下是根据本申请中公开的本发明的代表性实施例获得的效果的简要描述。
也就是，在诸如在有源单元区域和芯片外围区域中的每个区域中具有超结结构的功率MOSFET之类的半导体功率器件中，与第一导电类型的漂移区域的表面的第二导电类型的主结(围绕有源单元区域并与沟道区域集成的杂质区域)耦合并具有比主结浓度更低浓度的、第二导电类型的表面降低表面场区域的外端位于主结的外端与芯片外围区域中的超结结构的外端之间的中间区域中，从而允许电场集中的位置远离超结结构的外端而定位。
附图说明
图1是作为本发明第一部分的第一实施例(外围3D超结和半范围P-降低表面场层)的半导体器件的例子的具有超结结构的功率MOSFET的整个芯片(主要是其表面区域)的顶视图；
图2是作为本发明第一部分的第一实施例的半导体器件的例子的具有超结结构的功率MOSFET的整个芯片(主要是其掺杂结构等)的顶视图；
图3是与图1的芯片拐角部分的截取区域R1对应的芯片局部部分的顶视图(接近于实际等同物)；
图4是与图1的芯片拐角部分的截取区域R1对应的芯片局部部分的顶视图(用于图示的示意图)；
图5是与图4的X-X’横截面对应的芯片局部部分的横截面图；
图6是与图4的Y-Y’横截面对应的芯片局部部分的横截面图；
图7是与图1的有源单元部分的截取区域R2的A-A’横截面对应的芯片局部部分(对应于两个有源单元)的横截面图；
图8是用于图示与本发明的第一部分的第一实施例的半导体器件对应的晶片工艺(形成沟槽的步骤)的、图5所示器件部分的晶片横截面图；
图9是用于图示与本发明的第一部分的第一实施例的半导体器件对应的晶片工艺(去除用于形成沟槽的硬掩膜的步骤)的、图5所示器件部分的晶片横截面图；
图10是用于图示与本发明的第一部分的第一实施例的半导体器件对应的晶片工艺(利用P型外延层填充沟槽的步骤)的、图5所示器件部分的晶片横截面图；
图11是用于图示与本发明的第一部分的第一实施例的半导体器件对应的晶片工艺(CMP步骤)的、图5所示器件部分的晶片横截面图；
图12是用于图示与本发明的第一部分的第一实施例的半导体器件对应的晶片工艺(引入P-型表面降低表面场区域的步骤)的、图5所示器件部分的晶片横截面图；
图13是用于图示与本发明的第一部分的第一实施例的半导体器件对应的晶片工艺(对场氧化物膜进行构图的步骤)的、图5所示器件部分的晶片横截面图；
图14是用于图示与本发明的第一部分的第一实施例的半导体器件对应的晶片工艺(引入P本体区域的步骤)的、图5所示器件部分的晶片横截面图；
图15是用于图示与本发明的第一部分的第一实施例的半导体器件对应的晶片工艺(形成栅极绝缘膜的步骤)的、图5所示器件部分的晶片横截面图；
图16是用于图示与本发明的第一部分的第一实施例的半导体器件对应的晶片工艺(形成栅极多晶硅膜的步骤)的、图5所示器件部分的晶片横截面图；
图17是用于图示与本发明的第一部分的第一实施例的半导体器件对应的晶片工艺(将栅极多晶硅膜构图为栅极电极的步骤)的、图5所示器件部分的晶片横截面图；
图18是用于图示与本发明的第一部分的第一实施例的半导体器件对应的晶片工艺(形成源极区域的步骤)的、图5所示器件部分的晶片横截面图；
图19是用于图示与本发明的第一部分的第一实施例的半导体器件对应的晶片工艺(形成层间绝缘膜的步骤)的、图5所示器件部分的晶片横截面图；
图20是用于图示与本发明的第一部分的第一实施例的半导体器件对应的晶片工艺(形成接触孔的步骤)的、图5所示器件部分的晶片横截面图；
图21是用于图示与本发明的第一部分的第一实施例的半导体器件对应的晶片工艺(延伸接触孔并引入本体接触区域的步骤)的、图5所示器件部分的晶片横截面图；
图22是用于图示与本发明的第一部分的第一实施例的半导体器件对应的晶片工艺(形成基于铝的导电膜的步骤)的、图5所示器件部分的晶片横截面图；
图23是与作为本发明第二实施例(外围3D超结、半范围P-降低表面场层和浮置场板)的半导体器件的例子的具有超结结构的功率MOSFET的、与图1的芯片拐角部分的截取区域R1对应的芯片局部部分的顶视图(接近于实际等同物)；
图24是与图23所示芯片拐角部分的截取区域R1对应的芯片局部部分的顶视图(用于图示的示意图)；
图25是与图24的X-X’横截面对应的芯片局部部分的横截面图；
图26是与图24的Y-Y’横截面对应的芯片局部部分的横截面图；
图27是用于图示与本发明第二实施例的半导体器件对应的晶片工艺(形成栅极多晶硅膜的步骤)的、图25所示器件部分的晶片横截面图(对应于第一部分的第一实施例的图16)；
图28是用于图示与本发明第二实施例的半导体器件对应的晶片工艺(将栅极多晶硅膜构图为栅极电极的步骤)的、图25所示器件部分的晶片横截面图(对应于第一部分的第一实施例的图17)；
图29是用于图示与本发明第二实施例的半导体器件对应的晶片工艺(形成源极区域的步骤)的、图25所示器件部分的晶片横截面图(对应于第一部分的第一实施例的图18)；
图30是用于图示与本发明第二实施例的半导体器件对应的晶片工艺(形成层间绝缘膜的步骤)的、图25所示器件部分的晶片横截面图(对应于第一部分的第一实施例的图19)；
图31是用于图示与本发明第二实施例的半导体器件对应的晶片工艺(形成接触孔的步骤)的、图25所示器件部分的晶片横截面图(对应于第一部分的第一实施例的图20)；
图32是用于图示与本发明第二实施例的半导体器件对应的晶片工艺(延伸接触孔并引入本体接触区域的步骤)的、图25所示器件部分的晶片横截面图(对应于第一部分的第一实施例的图21)；
图33是用于图示与本发明第二实施例的半导体器件对应的晶片工艺(形成基于铝的导电膜的步骤)的、图25所示器件部分的晶片横截面图(对应于第一部分的第一实施例的图22)；
图34是用于图示本发明第一部分的第一实施例和第二实施例中每一个的半导体器件中的各个组件(列布局)的变型(非对称标准布置)的、作为对应于图3或图23的芯片拐角部分的截取区域R1的芯片局部部分的顶视图(接近于实际等同物)；
图35是用于图示本发明第一部分的第一实施例和第二实施例中每一个的半导体器件中的各个组件(列布局)的变型(非对称削减(trimmed)布置)的、作为对应于图3或图23的芯片拐角部分的截取区域R1的芯片局部部分的顶视图(接近于实际等同物)；
图36是用于图示本发明第一部分的第一实施例和第二实施例中每一个的半导体器件中的各个组件(列布局)的变型(对称L形布置)的、作为对应于图3或图23的芯片拐角部分的截取区域R1的芯片局部部分的顶视图(接近于实际等同物)；
图37是示出图34的非对称标准列布局和矩形P-型表面降低表面场区域的组合的、作为对应于图3或图23的芯片拐角部分的截取区域R1的芯片局部部分的顶视图(接近于实际等同物)；
图38是示出图35的非对称削减列布局和矩形P-型表面降低表面场区域的组合的、作为对应于图3或图23的芯片拐角部分的截取区域R1的芯片局部部分的顶视图(接近于实际等同物)；
图39是示出图36的对称L形列布局和矩形P-型表面降低表面场区域的组合的、作为对应于图3或图23的芯片拐角部分的截取区域R1的芯片局部部分的顶视图(接近于实际等同物)；
图40是用于图示本发明第二实施例的半导体器件中的各个组件(浮置场板的布局)的变型(直角弯曲的拐角部分布置)的、作为对应于图3或图23的芯片拐角部分的截取区域R1的芯片局部部分的顶视图(接近于实际等同物)；
图41是用于图示本发明第二实施例的半导体器件中的各个组件(浮置场板的布局)的变型(圆弧化的拐角部分布置)的、作为对应于图3或图23的芯片拐角部分的截取区域R1的芯片局部部分的顶视图(接近于实际等同物)；
图42是示出本发明第一部分的第一实施例和第二实施例的每一个半导体器件(每个都具有超结结构和半宽P-型表面降低表面场区域的功率MOSFET)以及比较例子的半导体器件(具有超结结构和全宽P-型表面降低表面场区域的功率MOSFET)中的每一个的、电荷平衡率与源极/漏极击穿电压的依赖关系的数据绘图；
图43是示出在芯片外围部分中的P列等的中部处的、垂直方向(芯片的厚度方向)的外围电荷量与电场强度分布之间关系的示图；
图44是示出在芯片外围部分中的P列等的表面区域的中间部分中的外围电荷量与电场强度分布之间关系的示图；
图45是用于图示由全宽P-型表面降低表面场区域的使用带来击穿电压的改善的原理的示图；
图46是作为本发明第二部分的每个实施例的半导体器件的、具有超结结构的功率MOSFET等的封装的透视图；
图47是从中去除了模制树脂的、图46的封装的主要部分顶视图；
图48是与图47的B-B’横截面对应的封装(利用模制树脂模制的状态中)的横截面图；
图49是作为根据本发明第二部分的第一实施例的半导体器件的例子的、具有超结结构的功率MOSFET的整个芯片(主要是其表面区域)的顶视图；
图50是作为根据本发明第二部分的第一实施例的半导体器件的例子的、具有超结结构的功率MOSFET的整个芯片(主要是其掺杂结构等)的顶视图；
图51是与图49的芯片拐角部分的截取区域R1对应的芯片局部部分的顶视图；
图52是与图51的X-X’横截面对应的芯片局部部分的横截面图；
图53是与图51的Y-Y’横截面对应的芯片局部部分的横截面图；
图54是示出图51的P列区域与浮置场板之间的位置关系的器件示意横截面图；
图55是与图49的有源单元部分的截取区域R2的A-A’横截面对应的芯片局部部分(对应于两个有源单元)的横截面图；
图56是用于图示与本发明第二部分的第一实施例的半导体器件对应的晶片工艺(形成沟槽的步骤)的、图52所示器件部分的晶片横截面图；
图57是用于图示与本发明第二部分的第一实施例的半导体器件对应的晶片工艺(去除用于形成沟槽的硬掩膜的步骤)的、图52所示器件部分的晶片横截面图；
图58是用于图示与本发明第二部分的第一实施例的半导体器件对应的晶片工艺(利用P型外延层填充沟槽的步骤)的、图52所示器件部分的晶片横截面图；
图59是用于图示与本发明第二部分的第一实施例的半导体器件对应的晶片工艺(CMP步骤)的、图52所示器件部分的晶片横截面图；
图60是用于图示与本发明第二部分的第一实施例的半导体器件对应的晶片工艺(引入P-型表面降低表面场区域的步骤)的、图52所示器件部分的晶片横截面图；
图61是用于图示与本发明第二部分的第一实施例的半导体器件对应的晶片工艺(对场氧化物膜进行构图的步骤)的、图52所示器件部分的晶片横截面图；
图62是用于图示与本发明第二部分的第一实施例的半导体器件对应的晶片工艺(引入P本体区域的步骤)的、图52所示器件部分的晶片横截面图；
图63是用于图示与本发明第二部分的第一实施例的半导体器件对应的晶片工艺(形成栅极绝缘膜的步骤)的、图52所示器件部分的晶片横截面图；
图64是用于图示与本发明第二部分的第一实施例的半导体器件对应的晶片工艺(形成栅极多晶硅膜的步骤)的、图52所示器件部分的晶片横截面图；
图65是用于图示与本发明第二部分的第一实施例的半导体器件对应的晶片工艺(将栅极多晶硅膜构图为栅极电极的步骤)的、图52所示器件部分的晶片横截面图；
图66是用于图示与本发明第二部分的第一实施例的半导体器件对应的晶片工艺(形成源极区域的步骤)的、图52所示器件部分的晶片横截面图；
图67是用于图示与本发明第二部分的第一实施例的半导体器件对应的晶片工艺(形成层间绝缘膜的步骤)的、图52所示器件部分的晶片横截面图；
图68是用于图示与本发明第二部分的第一实施例的半导体器件对应的晶片工艺(形成接触孔的步骤)的、图52所示器件部分的晶片横截面图；
图69是用于图示与本发明第二部分的第一实施例的半导体器件对应的晶片工艺(延伸接触孔并引入本体接触区域的步骤)的、图52所示器件部分的晶片横截面图；
图70是用于图示与本发明第二部分的第一实施例的半导体器件对应的晶片工艺(形成基于铝的导电膜的步骤)的、图52所示器件部分的晶片横截面图；
图71是作为本发明第二部分的第二实施例的半导体器件的例子的具有超结结构的功率MOSFET的、与图49的芯片拐角部分的截取区域R1对应的芯片局部部分的顶视图；
图72是与图71的X-X’横截面对应的芯片局部部分的横截面图；
图73是与图71的Y-Y’横截面对应的芯片局部部分的横截面图；
图74是用于图示图72和图73的N环区域与P列区域之间的关系的器件示意横截面图；
图75是用于图示与本发明的第二部分的第二实施例的半导体器件对应的晶片工艺(引入N环区域的步骤)的、图72所示器件部分的晶片横截面图；
图76是用于图示与本发明的第二部分的第二实施例的半导体器件对应的晶片工艺(引入P-型表面降低表面场区域的步骤)的、图72所示器件部分的晶片横截面图；
图77是作为本发明第二部分的第三实施例的半导体器件的例子的具有超结结构的功率MOSFET的、与图49的芯片拐角部分的截取区域R1对应的芯片局部部分的顶视图；
图78是与图77的X-X’横截面对应的芯片局部部分的横截面图；
图79是与图77的Y-Y’横截面对应的芯片局部部分的横截面图；
图80是用于图示图78和图79的N环区域(P环区域)与P列区域之间的关系的器件示意横截面图；
图81是用于图示与本发明的第二部分的第三实施例的半导体器件对应的晶片工艺(引入P环区域的步骤)的、图78所示器件部分的晶片横截面图；
图82是用于图示与本发明的第二部分的第三实施例的半导体器件对应的晶片工艺(引入P-型表面降低表面场区域的步骤)的、图78所示器件部分的晶片横截面图；
图83是用于图示本发明第二部分的第一至第三实施例中每一个的半导体器件的各个组件(列布局)的变型(非对称标准布置)的、与图50的芯片拐角部分的截取区域R1对应的芯片局部部分的顶视图(接近于实际等同物)；
图84是用于图示本发明第二部分的第一至第三实施例中每一个的半导体器件的各个组件(列布局)的变型(非对称削减布置)的、与图50的芯片拐角部分的截取区域R1对应的芯片局部部分的顶视图(接近于实际等同物)；
图85是用于图示本发明第二部分的第一至第三实施例中每一个的半导体器件的各个组件(列布局)的变型(对称L形布置)的、与图50的芯片拐角部分的截取区域R1对应的芯片局部部分的顶视图(接近于实际等同物)；
图86是用于图示本发明第二部分的第一至第三实施例中每一个的半导体器件的各个组件(浮置场板的布局)的变型(直角弯曲的拐角部分布置)的、与图50的芯片拐角部分的截取区域R1对应的芯片局部部分的顶视图(接近于实际等同物)；
图87是用于图示本发明第二部分的第一至第三实施例中每一个的半导体器件的各个组件(浮置场板的布局)的变型(圆弧化的拐角部分布置)的、与图50的芯片拐角部分的截取区域R1对应的芯片局部部分的顶视图(接近于实际等同物)；
图88是用于图示本发明第二部分的第一至第三实施例中每一个的半导体器件的各个组件(N环区域)的变型(直角弯曲的拐角部分布置)的、与图50的芯片拐角部分的截取区域R1对应的芯片局部部分的顶视图(接近于实际等同物)；
图89是用于图示本发明第二部分的第一至第三实施例中每一个的半导体器件的各个组件(N环区域)的变型(圆弧化的拐角部分布置)的、与图50的芯片拐角部分的截取区域R1对应的芯片局部部分的顶视图(接近于实际等同物)；
图90是示出用于图示本发明第二部分的第一至第三实施例中每一个的半导体器件的各个组件(浮置场板)的变型(台阶绝缘膜型FFP)的、在图52或图70等中均示出的P列区域与浮置场板之间的位置关系的器件示意横截面图；
图91是用于图示本发明第二部分的第一至第三实施例中每一个的半导体器件结构的芯片的(第一)示意顶视图；
图92是用于图示本发明第二部分的第一至第三实施例中每一个的半导体器件结构的芯片的(第二)示意顶视图；
图93是用于图示本发明第二部分的第一实施例的移位FFP的效果的数据绘图；
图94是用于图示本发明第二部分的第二实施例的N环区域的效果的数据绘图；
图95是用于图示本发明第三部分的第一实施例的半导体器件中的电荷平衡型2D外围降低表面场结构的、芯片拐角部分的截取区域R1的顶视图；
图96是与图95对应的芯片拐角部分的示意顶视图；
图97是与经受电荷平衡化处理的图96的拐角部分的部分截取区域R3对应的局部放大图(为了更容易地理解电荷平衡化处理，当电荷平衡时每个N列的宽度减少从而提供相等的面积)；
图98是用于图示本发明第三部分的第二实施例的半导体器件中的电荷平衡型3D外围降低表面场结构的、芯片拐角部分的截取区域R1的顶视图；
图99是与图98对应的芯片拐角部分的示意顶视图；
图100是与经受电荷平衡化处理的图99的拐角部分的部分截取区域R3对应的局部放大图(为了更容易地理解电荷平衡化处理，当电荷平衡时每个N列的宽度减少从而提供相等的面积)；
图101是用于图示本发明第三部分的第二实施例的第一变型(3D外围降低表面场结构和半宽表面降低表面场层)的芯片拐角部分的示意顶视图；
图102是用于图示本发明第三部分的第一实施例的第二变型(超结拐角部分的削减)中的电荷平衡型2D外围降低表面场结构的、芯片拐角部分的截取区域R1的顶视图；
图103是用于图示本发明第三部分的第二实施例的第二变型(超结拐角部分的削减)中的电荷平衡型3D外围降低表面场结构的、芯片拐角部分的截取区域R1的顶视图；
图104是用于图示本发明第三部分的第一实施例的第三变型(与浮置场板的组合)的芯片拐角部分的示意顶视图；
图105是用于图示本发明第三部分的第二实施例的第三变型(与浮置场板的组合)的芯片拐角部分的示意顶视图；
图106是用于图示本发明第三部分的第一实施例的第四变型(与N环或P环的组合)的芯片拐角部分的示意顶视图；
图107是示出非电荷平衡型2D外围降低表面场结构中的电荷平衡和击穿电压之间的关系的数据绘图(包括单元部分中的仿真结果)；
图108是示出非电荷平衡型3D外围降低表面场结构中的电荷平衡和击穿电压之间的关系的数据绘图(包括单元部分中的仿真结果)；以及
图109是示出在各种2D外围降低表面场结构的每一个中的电荷平衡和击穿电压之间的关系的数据绘图(包括单元部分中的仿真结果)。
具体实施方式
[实施例的概要]
首先，将对本申请公开的本发明的代表性实施例(主要涉及第一部分)的概要给出描述。
1.一种半导体器件包括：(a)半导体芯片，具有第一主表面和第二主表面，所述第一主表面设置有功率MOSFET的源极电极，所述第二主表面设置有所述功率MOSFET的漏极电极；(b)第一导电类型的漂移区域，设置在所述半导体芯片的基本上整个第一主表面中；(c)基本上设置在所述第一主表面的中间部分处的基本上矩形的有源单元区域、沿着所述有源单元区域的各个侧部设置在所述有源单元区域的外侧的外围侧部区域以及设置在所述有源单元区域的各个拐角部分的外侧的外围拐角区域；(d)第一超结结构，具有第一取向，并且设置在所述单元区域的基本上整个表面中和所述漂移区域中；(e)第二超结结构和第三超结结构，每个都具有与所述第一超结结构的宽度和取向基本上相同的宽度和取向，并且在所述第一超结结构的第一取向的方向中设置在所述有源单元区域的两侧上的每个所述外围侧部区域的漂移区域中从而耦合到所述第一超结结构；(f)第四超结结构和第五超结结构，每个都具有与所述第一超结结构的取向基本上正交的取向，并在与所述第一超结结构的第一取向的方向正交的方向上设置在所述有源单元区域的两侧上的每个所述外围侧部区域的漂移区域中；(g)第二导电类型的主结区域，其为所述有源单元区域的外端部分并且设置在所述漂移区域的表面中使得围绕所述有源单元区域；以及(h)第二导电类型的表面降低表面场区域，设置在所述漂移区域的表面中使得耦合到所述主结区域的外端并围绕所述主结区域。在该半导体器件中，表面降低表面场区域的外端位于所述主结区域的外端和由所述第二至第五超结结构形成的外围超结区域的外端之间的中间区域中。
2.在根据项1的半导体器件中，表面降低表面场区域的外端基本位于主结区域的外端与由第二至第五超结结构形成的外围超结区域的外端之间的中部处。
3.在根据项1或2的半导体器件中，第一至第五超结结构由沟槽外延填充方法形成。
4.在根据项1至3中任一项的半导体器件中，在由所述第二至第五超结结构形成的所述外围超结区域之上，设置在该区域之上环行延伸的多个浮置场板。
5.在根据项4的半导体器件中，每个所述浮置场板呈现矩形框形状，该矩形框形状的每个拐角部分都被弯曲成直角。
6.在根据项4的半导体器件中，每个所述浮置场板呈现矩形框形状，该矩形框形状的每个拐角部分都被圆弧化。
7.在根据项1至6中任一项的半导体器件中，每个所述外围拐角区域设置有拐角部分超结结构，该拐角部分超结结构关于延伸通过该拐角部分超结结构的半导体芯片的对角线是基本线对称的，并且该拐角部分超结结构的一部分关于对角线而邻近于所述第四超结结构且具有与所述第四超结结构的宽度和取向基本上相同的宽度和取向，以及该拐角部分超结结构的一部分关于对角线而邻近于所述第二超结结构且具有与所述第二超结结构的宽度和取向基本上相同的宽度和取向。
8.在根据项1至6中任一项的半导体器件中，每个所述外围拐角区域设置有具有与所述第四超结结构的宽度和取向基本上相同的宽度和取向的拐角部分超结结构。
9.在根据项8的半导体器件中，所述拐角部分超结结构具有削减的外部。
10.一种半导体器件，包括：(a)半导体芯片，具有第一主表面和第二主表面，所述第一主表面设置有功率MOSFET的源极电极，所述第二主表面设置有所述功率MOSFET的漏极电极；(b)第一导电类型的漂移区域，设置在所述半导体芯片的基本上整个第一主表面中；(c)基本上设置在所述第一主表面的中间部分处的基本上矩形的有源单元区域、沿着所述有源单元区域的各个侧部设置在所述有源单元区域的外侧的外围侧部区域以及设置在所述有源单元区域的各个拐角部分的外侧的外围拐角区域；(d)第一超结结构，具有第一取向，并且设置在所述单元区域的基本上整个表面中和所述漂移区域中；(e)第二超结结构和第三超结结构，每个都具有与所述第一超结结构的宽度和取向基本上相同的宽度和取向，并且在所述第一超结结构的第一取向的方向中设置在所述有源单元区域的两侧上的每个所述外围侧部区域的漂移区域中从而耦合到所述第一超结结构；(f)第四超结结构和第五超结结构，每个都具有与所述第一超结结构的取向基本上正交的取向，并在与所述第一超结结构的第一取向的方向正交的方向上设置在所述有源单元区域的两侧上的每个所述外围侧部区域的漂移区域中；(g)第二导电类型的主结区域，其为所述有源单元区域的外端部分并且设置在所述漂移区域的表面中使得围绕所述有源单元区域；(h)第二导电类型的表面降低表面场区域，设置在所述漂移区域的表面中使得耦合到所述主结区域的外端并围绕所述主结区域；以及(i)拐角部分超结结构，设置在每个所述外围拐角区域中，关于延伸通过所述拐角部分超结结构的所述半导体芯片的对角线是基本上线对称的，并且其一部分关于所述对角线而邻近于所述第四超结结构且具有与所述第四超结结构的宽度和取向基本上相同的宽度和取向，以及其一部分关于所述对角线而邻近于所述第二超结结构且具有与所述第二超结结构的宽度和取向基本上相同的宽度和取向。
11.在根据项10的半导体器件中，表面降低表面场区域的外端位于所述主结区域的外端与由所述第二至第五超结结构形成的外围超结区域的外端之间的中间区域中。
12.在根据项10或11的半导体器件中，表面降低表面场区域的外端基本位于所述主结区域的外端与由所述第二至第五超结结构形成的所述外围超结区域的外端之间的中部处。
13.在根据项10至12中任一项的半导体器件中，所述第一至第五超结结构由沟槽外延填充方法形成。
14.在根据项10至13中任一项的半导体器件中，在由所述第二至第五超结结构形成的所述外围超结区域之上，设置在该区域之上环行延伸的多个浮置场板。
15.一种半导体器件，包括：(a)半导体芯片，具有第一主表面和第二主表面，所述第一主表面设置有功率MOSFET的源极电极，所述第二主表面设置有所述功率MOSFET的漏极电极；(b)第一导电类型的漂移区域，设置在所述半导体芯片的基本上整个第一主表面中；(c)基本上设置在所述第一主表面的中间部分处的基本上矩形的有源单元区域、沿着所述有源单元区域的各个侧部设置在所述有源单元区域的外侧的外围侧部区域以及设置在所述有源单元区域的各个拐角部分的外侧的外围拐角区域；(d)第一超结结构，具有第一取向，并且设置在所述单元区域的基本上整个表面中和所述漂移区域中；(e)第二超结结构和第三超结结构，每个都具有与所述第一超结结构的宽度和取向基本上相同的宽度和取向，并且在所述第一超结结构的第一取向的方向中设置在所述有源单元区域的两侧上的每个所述外围侧部区域的漂移区域中从而耦合到所述第一超结结构；(f)第四超结结构和第五超结结构，每个都具有与所述第一超结结构的取向基本上正交的取向，并在与所述第一超结结构的第一取向的方向正交的方向上设置在所述有源单元区域的两侧上的每个所述外围侧部区域的漂移区域中；(g)第二导电类型的主结区域，其为所述有源单元区域的外端部分并且设置在所述漂移区域的表面中使得围绕所述有源单元区域；(h)第二导电类型的表面降低表面场区域，设置在所述漂移区域的表面中使得耦合到所述主结区域的外端并围绕所述主结区域；以及(i)拐角部分超结结构，设置在每个所述外围拐角区域中，具有与所述第四超结结构的宽度和取向基本上相同的宽度和取向，并且具有削减的外部。
16.在根据项15的半导体器件中，表面降低表面场区域的外端位于所述主结区域的外端与由所述第二至第五超结结构形成的外围超结区域的外端之间的中间区域中。
17.根据项15的半导体器件中，表面降低表面场区域的外端基本位于所述主结区域的外端与由所述第二至第五超结结构形成的所述外围超结区域的外端之间的中部处。
18.根据项15至17中任一项的半导体器件中，所述第一至第五超结结构由沟槽外延填充方法形成。
19.在根据项15至18中任一项的半导体器件中，在由第二至第五超结结构形成的外围超结区域之上，设置在该区域之上环行延伸的多个浮置场板。
接下来，将对本申请中公开的本发明的另一实施例(主要涉及第二部分)的概要给出描述。
1.一种半导体器件，包括：(a)半导体芯片，具有第一主表面和第二主表面，所述第一主表面设置有功率MOSFET的源极电极，所述第二主表面设置有所述功率MOSFET的漏极电极；(b)第一导电类型的漂移区域，设置在所述半导体芯片的基本上整个第一主表面中；(c)基本上设置在所述第一主表面的中间部分处的基本上矩形的有源单元区域、沿着所述有源单元区域的各个侧部设置在所述有源单元区域的外侧的外围侧部区域以及设置在所述有源单元区域的各个拐角部分的外侧的外围拐角区域；(d)第一超结结构，具有第一取向，并且设置在所述单元区域的基本上整个表面中和所述漂移区域中；(e)第二超结结构和第三超结结构，每个都具有与所述第一超结结构的宽度和取向基本上相同的宽度和取向，并且在所述第一超结结构的第一取向的方向中设置在所述有源单元区域的两侧上的每个所述外围侧部区域的漂移区域中从而耦合到所述第一超结结构；(f)第四超结结构和第五超结结构，每个都具有与所述第一超结结构的取向基本上正交的取向，并在与所述第一超结结构的第一取向的方向正交的方向上设置在所述有源单元区域的两侧上的每个所述外围侧部区域的漂移区域中；(g)第二导电类型的主结区域，其为所述有源单元区域的外端部分并且设置在所述漂移区域的表面中使得围绕所述有源单元区域；(h)多个浮置场板，经由绝缘膜设置在第一主表面之上并且设置在主结区域外侧使得围绕有源单元区域；以及(i)树脂模制体，基本上覆盖半导体芯片的整个第一主表面。在该半导体器件中，每个浮置场板在宽度方向上、在覆盖与浮置场板邻近的第二导电类型的列环行区域的外端部分的范围中延伸，在第二导电类型的列环行区域的中间线之上延伸，而不在其更靠近有源单元区域的内端附近之上延伸。
2.根据项1的半导体器件，还包括：(j)第二导电类型的表面降低表面场区域，设置在漂移区域的表面中使得耦合到主结区域的外端并围绕主结区域。
3.在根据项1或2的半导体器件中，浮置场板针对每个第二导电类型的列环行区域而设置。
4.在根据项1至3中任一项的半导体器件中，每个浮置场板呈现矩形框形状，该矩形框形状的每个拐角部分都被弯曲成直角。
5.在根据项1至3中任一项的半导体器件中，每个浮置场板呈现矩形框形状，该矩形框形状的每个拐角部分都被圆弧化。
6.根据项1至5中任一项的半导体器件，还包括：(k)第一导电类型的环区域，设置在漂移区域的表面中以及主结区域的外侧，使得沿着与第一导电类型的环区域邻近的第二导电类型的列环行区域的内端围绕有源单元区域。
7.在根据项1至6中任一项的半导体器件中，第一导电类型的环区域针对每个第二导电类型的列环行区域而设置。
8.根据项7的半导体器件，还包括：(l)第二导电类型的环区域，设置在漂移区域的表面中以及主结区域的外侧，使得沿着与第二导电类型的环区域邻近的第二导电类型的列环行区域的外端围绕有源单元区域。
9.在根据项1至8中任一项的半导体器件中，每个外围拐角区域设置有拐角部分超结结构，该拐角部分超结结构具有与第二超结结构的宽度和取向基本上相同的宽度和取向。
10.在根据项1至8中任一项的半导体器件中，拐角部分超结结构具有削减的外部。
11.一种半导体器件，包括：(a)半导体芯片，具有第一主表面和第二主表面，所述第一主表面设置有功率MOSFET的源极电极，所述第二主表面设置有所述功率MOSFET的漏极电极；(b)第一导电类型的漂移区域，设置在所述半导体芯片的基本上整个第一主表面中；(c)基本上设置在所述第一主表面的中间部分处的基本上矩形的有源单元区域、沿着所述有源单元区域的各个侧部设置在所述有源单元区域的外侧的外围侧部区域以及设置在所述有源单元区域的各个拐角部分的外侧的外围拐角区域；(d)第一超结结构，具有第一取向，并且设置在所述单元区域的基本上整个表面中和所述漂移区域中；(e)第二超结结构和第三超结结构，每个都具有与所述第一超结结构的取向正交的第二取向，在第一超结结构的第一取向的方向中设置在有源单元区域的两侧上的每个外围侧部区域的漂移区域中；(f)第四超结结构和第五超结结构，每个都具有与第一超结结构的取向基本上相同的取向，并在与第一超结结构的第一取向正交的方向上设置在有源单元区域的两侧上的每个外围侧部区域的漂移区域中；(g)第二导电类型的主结区域，其为有源单元区域的外端部分并且设置在漂移区域的表面中使得围绕有源单元区域；以及(h)第一导电类型的环区域，设置在漂移区域的表面中以及主结区域的外侧，使得沿着与第一导电类型的环区域邻近的第二导电类型的列环行区域的内端围绕有源单元区域；以及(i)树脂模制体，基本上覆盖半导体芯片的整个第一主表面。
12.在根据项11的半导体器件中，第一导电类型的环区域针对每个第二导电类型的列环行区域而设置。
13.根据项11或12的半导体器件，还包括：(j)第二导电类型的表面降低表面场区域，设置在漂移区域的表面中，使得耦合到主结区域的外端并围绕主结区域。
14.根据项11至13中任一项的半导体器件，还包括：(k)多个浮置场板，经由绝缘膜设置在第一主表面之上并且设置在主结区域的外侧，使得围绕有源单元区域。
15.在根据项14的半导体器件中，浮置场板针对每个第二导电类型的列环行区域而设置。
16.根据项11至15中任一项的半导体器件，还包括：(l)第二导电类型的环区域，设置在漂移区域的表面中以及主结区域的外侧，使得沿着与第二导电类型的环区域邻近的第二导电类型的列环行区域的外端围绕有源单元区域。
17.在根据项11至16中任一项的半导体器件中，每个外围拐角区域设置有拐角部分超结结构，该拐角部分超结结构具有与第二超结结构的宽度和取向基本上相同的宽度和取向。
18.在根据项11至16中任一项的半导体器件中，拐角部分超结结构具有削减的外部。
19.在根据项11至18中任一项的半导体器件，浮置场板中的至少一个在绝缘膜中具有高度差。
接下来，也将对本申请中公开的本发明的又一实施例(主要涉及第三部分)的概要给出描述。
1.一种半导体器件，包括：(a)半导体芯片，具有第一主表面和第二主表面，所述第一主表面设置有功率MOSFET的源极电极，所述第二主表面设置有所述功率MOSFET的漏极电极；(b)第一导电类型的漂移区域，设置在所述半导体芯片的基本上整个第一主表面中；(c)基本上设置在所述第一主表面的中间部分处的基本上矩形的有源单元区域、沿着所述有源单元区域的各个侧部设置在所述有源单元区域的外侧的外围侧部区域以及设置在所述有源单元区域的各个拐角部分的外侧的外围拐角区域；(d)第一超结结构，具有第一取向，并且设置在所述单元区域的基本上整个表面中和所述漂移区域中；(e)第二超结结构和第三超结结构，每个都具有与所述第一超结结构的宽度和取向基本上相同的宽度和取向，并且在所述第一超结结构的第一取向的方向中设置在所述有源单元区域的两侧上的每个所述外围侧部区域的漂移区域中从而耦合到所述第一超结结构；(f)第四超结结构和第五超结结构，每个都具有与所述第一超结结构的取向基本上正交的取向，并在与所述第一超结结构的第一取向的方向正交的方向上设置在所述有源单元区域的两侧上的每个所述外围侧部区域的漂移区域中；(g)第二导电类型的主结区域，其为所述有源单元区域的外端部分并且设置在所述漂移区域的表面中使得围绕所述有源单元区域；以及(h)拐角部分超结结构，设置在每个外围拐角区域的漂移区域中。在该半导体器件中，拐角部分超结结构布置成使得维持局部电荷平衡。
2.根据项1的半导体器件，还包括：(i)第二导电类型的表面降低表面场区域，设置在漂移区域的表面中使得耦合到主结区域的外端并围绕主结区域。
3.在根据项2的半导体器件中，表面降低表面场区域的外端位于主结区域的外端与由第二至第五超结结构形成的外围超结结构的外端之间的中间区域中。
4.在根据项2的半导体器件中，表面降低表面场区域的外端基本上位于主结区域的外端与由第二至第五超结结构形成的外围超结结构的外端之间的中间处。
5.在根据项1至4的半导体器件中，第一至第五超结结构和拐角部分超结结构通过沟槽外延填充方法形成。
6.在根据项1至5中任一项的半导体器件中，在由第二至第五超结结构以及拐角部分超结结构形成的外围超结区域之上，设置在该区域之上环行延伸的多个浮置场板。
7.在根据项6的半导体器件中，每个浮置场板呈现矩形框形状，该矩形框形状的每个拐角部分都被弯曲成直角。
8.在根据项6的半导体器件中，每个浮置场板呈现矩形框形状，该矩形框形状的每个拐角部分都被圆弧化。
9.在根据项1至8中任一项的半导体器件中，拐角部分超结结构具有削减的外部。
10.在根据项1至9中任一项的半导体器件中，拐角部分超结结构不包括微列。
11.一种半导体器件，包括：(a)半导体芯片，具有第一主表面和第二主表面，所述第一主表面设置有功率MOSFET的源极电极，所述第二主表面设置有所述功率MOSFET的漏极电极；(b)第一导电类型的漂移区域，设置在所述半导体芯片的基本上整个第一主表面中；(c)基本上设置在所述第一主表面的中间部分处的基本上矩形的有源单元区域、沿着所述有源单元区域的各个侧部设置在所述有源单元区域的外侧的外围侧部区域以及设置在所述有源单元区域的各个拐角部分的外侧的外围拐角区域；(d)第一超结结构，具有第一取向，并且设置在所述单元区域的基本上整个表面中和所述漂移区域中；(e)第二超结结构和第三超结结构，每个都具有与所述第一超结结构的取向正交的第二取向，在第一超结结构的第一取向的方向中设置在有源单元区域的两侧上的每个外围侧部区域的漂移区域中；(f)第四超结结构和第五超结结构，每个都具有与第一超结结构的取向基本上相同的取向，并在与第一超结结构的第一取向正交的方向上设置在有源单元区域的两侧上的每个外围侧部区域的漂移区域中；(g)第二导电类型的主结区域，其为有源单元区域的外端部分并且设置在漂移区域的表面中使得围绕有源单元区域；以及(h)拐角部分超结结构，设置在每个外围拐角区域的漂移区域中。在该半导体器件中，拐角部分超结结构布置成使得维持局部电荷平衡。
12.根据项11的半导体器件，还包括：(i)第二导电类型的表面降低表面场区域，设置在漂移区域的表面中，使得耦合到主结区域的外端并围绕主结区域。
13.根据项11或12的半导体器件，还包括：(j)多个浮置场板，经由绝缘膜设置在第一主表面之上并且设置在主结区域的外侧，使得围绕有源单元区域；以及(k)树脂模制体，基本上覆盖半导体芯片的整个第一主表面。
14.在根据项13的半导体器件中，每个浮置场板在宽度方向上、在覆盖与浮置场板邻近的第二导电类型的列环行区域的外端部分的范围中延伸，在第二导电类型的列环行区域的中间线之上延伸，而不在其更靠近有源单元区域的内端附近之上延伸。
15.在根据项13或14的半导体器件中，浮置场板针对每个第二导电类型的列环行区域而设置。
16.在根据项11至15中任一项的半导体器件中，第一至第五超结结构和拐角部分超结结构通过沟槽外延填充方法形成。
17.在根据项13至16中任一项的半导体器件中，每个浮置场板呈现矩形框形状，该矩形框形状的每个拐角部分都被弯曲成直角。
18.在根据项13至16中任一项的半导体器件中，每个浮置场板呈现矩形框形状，该矩形框形状的每个拐角部分都被圆弧化。
19.在根据项11至项18中任一项的半导体器件，还包括：(l)第一导电类型的环区域，设置在漂移区域的表面中以及主结区域的外侧使得沿着与第一导电类型的环区域邻近的第二导电类型的列环行区域的内端围绕有源单元区域。
20.在根据项19的半导体器件中，第一导电类型的环区域针对每个第二导电类型的列环行区域而设置。
21.根据项11至项20中任一项的半导体器件，还包括：(m)第二导电类型的环区域，设置在漂移区域的表面中以及主结区域的外侧使得沿着与第二导电类型的环区域邻近的第二导电类型的列环行区域的外端围绕有源单元区域。
22.在根据项11至项21中任一项的半导体器件中，拐角部分超结结构具有削减的外部。
23.在根据项11至项22中任一项的半导体器件，拐角部分超结结构不包括微列。
[对本申请中的描述形式、基本术语及其使用的说明]
1.在本申请中，必要时为了方便起见，实施例的描述可以使得在其描述中将实施例划分成多个部分或章节。然而，除非另外特别明确地描述，否则它们绝不是彼此无关的或者彼此不同的，并且单个例子的各个部分中的一个部分是其它部分的一部分或整体的细节、变型等等。原则上，将省略对类似部分的重复描述。实施例中的每个构成要素并非是必不可少的，除非另外特别明确地描述、除非构成要素理论上限于给定数目或者除非从上下文看构成要素显然是必不可少的。
同样在本申请中，当提及“半导体器件”时，它主要是指各种分立晶体管(有源元件)或是指其中在半导体芯片等(例如单晶硅衬底)之上在这种分立晶体管周围集成电阻器、电容器等的器件。可以示出的各种晶体管的代表性例子包括由MOSFET(金属氧化物半导体场效应晶体管)代表的MISFET(金属绝缘体半导体场效应晶体管)。可以示出的各种分立晶体管的代表性例子包括功率MOSFET和IGBT(绝缘栅双极晶体管)。
注意，在本申请中，“半导体有源元件”指晶体管、二极管等。
2.类似地，即使当在实施例等的描述中与材料、组成等相关联地使用如“X由A组成”这样的用语时，也不排除包含除了A之外的元素作为其主要构成元素之一的材料、组成等，除非另外特别明确地描述或者除非从上下文中看它明显排除这种材料、组成等。例如，当提及组分时，该用语意味着“X包含A作为主要组分”等。将明白的是，即使当提及例如“硅部件”等时，它也不限于纯硅，而是还包括包含SiGe合金、包含硅作为主要组分的另一多元素合金、另一添加剂等的部件。类似地，还将明白的是，即使当提及“氧化硅膜”、“基于氧化硅的绝缘膜”等时，它不仅包括相对纯的未掺杂二氧化硅，而且包括FSG(氟硅玻璃)、基于TEOS的氧化硅、SiOC(碳氧化硅)、碳掺杂氧化硅、OSG(氧硅玻璃)、PSG(磷硅玻璃)、BPSG(硼磷硅玻璃)等的热氧化物膜、CVD氧化物膜、诸如SOG(旋涂玻璃)或NCS(纳米聚类硅石)之类的涂覆氧化硅、通过在如上所述相同部件中引入孔得到的基于硅石的低k绝缘膜(多孔绝缘膜)、与包含上述这些中的任一个作为其主要构成元素的另一基于硅的绝缘膜的复合膜等。
作为与基于氧化硅的绝缘膜一起在半导体领域中共同使用的基于硅的绝缘膜，存在基于氮化硅的绝缘膜。属于这一体系的材料包括SiN、SiCN、SiNH、SiCNH等。这里，除非另外特别明确地描述，否则当提及“氮化硅”时，它包括SiN和SiNH二者。类似地，除非另外特别明确地描述，否则当提及“SiCN”时，它包括SiCN和SiCNH二者。
SiC具有与SiN类似的特性，同时在大多数情况下，SiON也应归类到基于氧化硅的绝缘膜中。
3.类似地，还将明白的是，尽管与图形、位置、属性等相关联地示出了优选例子，但该图形、位置、属性等并不严格限于此，除非另外特别明确描述或者除非从上下文中看该图形、位置、属性等明显严格限于此。
4.此外，当提及特定数值或数量时，它可以是大于或小于特定数值的值，除非另外特别明确描述、除非该数值理论上限于给定数目或者除非从上下文中看该数值明显限于给定数目。
5.当提及“晶片”时，通常是指其上方形成半导体器件(与半导体集成电路器件或电子器件一样)的单晶硅晶片，但将明白的是，该“晶片”还包括绝缘衬底和半导体层等的复合晶片，诸如外延晶片、SOI衬底或LCD玻璃衬底。
6.一般而言，超结结构是这样的：在给定导电类型的半导体区域中已经基本上等距离地插入相反导电类型的柱形或板状列区域使得维持电荷平衡。在本申请中，当提及通过沟槽填满方法形成的“超结结构”时，它是指其中在给定导电类型的半导体区域中原则上已经基本上等距离地插入板状“列区域”(通常具有板状形状但也可以是弧线化或弯曲的)使得维持电荷平衡的结构。在实施例中，将对通过在N型半导体层(例如漂移区域)中平行地等距离放置P型列形成的结构给出描述。各个部分中的P型列的厚度Wp(例如图54中)取决于其位置可以彼此不同，但当通过沟槽填满方法制造超结结构时，P型列优选地具有相同的厚度Wp(宽度)。这是因为，如果沟槽的宽度不同，则填充特性随部分的不同而不同。
关于超结结构，“取向”指当与芯片的主表面相对应地二维察看(在与芯片或晶片的主表面平行的平面中)形成超结结构的P型列或N型列时该P型列或N型列的纵向方向。
而且，“外围超结区域”是指作为有源单元区域外侧的外围区域(即，边缘端接区域)且其中设置超结结构的区域。
而且，在本申请中，其中耗尽层在外围超结区域的主区域(除了其包括拐角等的部分)中延伸的自由度为3的结构称为“3D-降低表面场结构”，并且其中自由度为2的结构称为“2D-降低表面场结构”。
在本申请中，关于Resurf(降低表面场)结构，表面降低表面场区域(具体为“P-型降低表面场区域”或“结端接延伸”)是指如下区域：在漂移区域的表面区域中形成、耦合到形成沟道区域的P型本体区域(P型阱区域)的端部、并且具有与P型本体区域的导电类型相同的导电类型以及比P型本体区域的杂质浓度低的杂质浓度(当向主结施加反向电压时该区域完全耗尽时的浓度水平)。通常，表面降低表面场区域形成为环状形状使得围绕单元部分。一般的场板是指如下部分：作为耦合到源极电势或与之等同的电势的导体膜图案、经由绝缘膜在漂移区域的表面(器件表面)之上延伸并且以环状配置围绕单元部分。另一方面，浮置场板是指与一般的场板类似的场板，但置于浮置状态。
而且，浮置场环或场限环是指如下杂质区域或一组杂质区域：每个杂质区域设置在与P型本体区域(P型阱区)分开的漂移区域的表面(器件表面)之上、具有与P型本体区域的导电类型相同的导电类型以及与P型本体区域的浓度类似的浓度(当向主结施加反向电压时该杂质区域完全耗尽时的浓度水平)并且以单环或双环配置围绕单元部分。
而且，在本申请中，用语“维持局部电荷平衡”指例如当二维察看芯片主表面时，在列的厚度(Wp或Wn)的量级的距离范围中实现电荷平衡。
[实施例的细节]
将更具体地描述实施例。以下将通过把本发明划分成多个部分来描述实施例的细节。除非特别指出，否则涉及的“章节”、“实施例”等是指原则上属于同一部分的章节、实施例等。
在附图中，通过相同或类似的标记或参考标号标示相同或类似的部分，并且原则上将不重复其描述。
在附图中，当阴影等导致复杂图示时，或者当将阴影化的部分和空白空间之间的区别明显时，即使在横截面中也可能省略阴影等。与此相关，当从说明书等中看在二维上靠近的孔显然是在二维上靠近的时，即使在二维上靠近的孔的背景轮廓也可能省略，等等。另一方面，即使在横截面中未示出，除了空白空间之外的部分也可以阴影化以清楚地表明阴影化的部分不是空白空间。
注意，为了图示方便，在每个图中示出的P型列的数目例如在外围侧部区域等中约为3至5个。然而，P型列的数目实际上可能超过约10个(认为整个芯片中的P型列的数目通常在从几百个到几千个的范围，但为图示方便，将它们通过少量的P型列表示)。这里示出的例子将通过采用具有例如约几百伏的击穿电压的方面来描述。在下面的例子中，将通过示例的方式描述具有约几百伏(具体地例如约600伏)的击穿电压的产品。
注意，由本发明人提交的、有关具有超结结构的MOSFET的专利申请的例子包括日本专利申请No.2009-263600(2009年11月19日提交)、日本专利申请No.2010-109957(2010年5月12日提交)、日本专利申请No.2010-81905(2010年3月31日提交)等。
<第一部分：主要涉及3D-降低表面场结构的部分>
0.第一部分的概要
关于功率MOSFET等中的漂移区域，避免现有技术的硅限制施加的约束和开发具有低导通电阻的高击穿电压FET等已经成为重要的任务。为了实现这个任务，已经开发了将交替地具有相对高浓度的板条状N型列和P型列的超结结构引入到漂移区域中的各种方法。引入超结结构的方法大致分为三种方法，即，多外延方法、沟槽绝缘膜填充方法和沟槽填满方法(沟槽填充方法或沟槽外延填充方法)。在这些方法中，其中多次重复外延生长和离子注入的多外延方法具有高的工艺和设计灵活性，并相应地具有复杂的工艺步骤，从而导致高成本。在沟槽绝缘膜填充方法中，在对沟槽执行倾斜离子注入之后，利用CVD(化学气相沉积)绝缘膜填充沟槽。沟槽绝缘膜填充方法就工艺而言较简单，但就面积而言由于沟槽的面积而导致是不利的。
相比之下，沟槽填满方法由于对用于填充外延生长的生长条件的约束而具有相对低的工艺和设计灵活性，但具有简单工艺步骤的优点。鉴于此，本发明人关于将通过沟槽填满方法等实现的高击穿电压和低导通电阻，研究了与功率MOSFET等的器件结构和大规模生产相关联的问题，并发现以下问题。也就是，在超结结构中，主体单元部分(有源区域)的浓度相对高，并因此针对外围部分(外围区域或结端接区域)使用现有技术的边缘端接结构(结边缘端接结构)或现有技术的Resurf(降低表面场)结构难以确保击穿电压等于或大于单元部分的击穿电压。具体而言，问题在于，在芯片的外围拐角部分中，由于电场集中，击穿电压的变化对于超结结构中的电荷失衡变得敏感。
以下是本部分中公开的本发明的代表性实施例的概要的简要描述。
也就是，根据本部分中的本发明的方面，在诸如在有源单元区域和芯片外围区域中的每一个中具有超结结构的功率MOSFET之类的半导体功率器件中，与第一导电类型的漂移区域的表面中的第二导电类型的主结(围绕有源单元区域并与沟道区域集成的杂质区域)耦合并具有比主结浓度更低浓度的第二导电类型的表面降低表面场区域的外端位于芯片外围区域中的超结结构的外端与主结的外端之间的中间区域中。
以下是根据本部分中公开的本发明的代表性实施例获得的效果的简要描述。
也就是，在诸如在有源单元区域和芯片外围区域中的每一个中具有超结结构的功率MOSFET之类的半导体功率器件中，与第一导电类型的漂移区域的表面中的第二导电类型的主结(围绕有源单元区域并与沟道区域集成的杂质区域)耦合并具有比主结浓度更低浓度的第二导电类型的表面降低表面场区域的外端位于芯片外围区域中的超结结构的外端与主结的外端之间的中部中，从而允许电场集中的位置远离超结结构的外端来定位。
1.对作为本发明第一实施例的半导体器件的例子的具有超结结构的功率MOSFET的器件结构(外围3D超结和半范围P-降低表面场层)的描述(主要参见图1至图7)
在该例子中，将使用在基于硅的半导体衬底中形成并具有约600伏的源极/漏极击穿电压的平面型功率MOSFET作为例子(关于平面型功率MOSFET，在以下章节中也适用)给出特定描述。然而，将明白的是，本发明也可适用于具有其它击穿电压值的功率MOSFET和其它器件。
图1是作为本发明第一实施例(外围3D超结和半范围P-降低表面场层)的半导体器件的例子的具有超结结构的功率MOSFET的整个芯片(主要是其表面区域)的顶视图。图2是作为本发明第一实施例的半导体器件的例子的具有超结结构的功率MOSFET的整个芯片(主要是其掺杂结构等)的顶视图。图3是与图1的芯片拐角部分的截取区域R1对应的芯片局部部分的顶视图(接近于实际等同物)。图4是与图1的芯片拐角部分的截取区域R1对应的芯片局部部分的顶视图(用于图示的示意图)。图5是与图4的X-X’横截面对应的芯片局部部分的横截面图。图6是与图4的Y-Y’横截面对应的芯片局部部分的横截面图。图7是与图1的有源单元部分的截取区域R2的A-A’横截面对应的芯片局部部分(对应于两个有源单元)的横截面图。基于这些附图，将对作为本发明第一实施例的半导体器件的例子的具有超结结构的功率MOSFET的器件结构(外围3D超结和半范围P-降低表面场层)给出描述。
首先，将对芯片(通常为若干毫米的方形)的上表面的示意布局给出描述。如图1所示，在其中元件形成于方形或矩形板形式的基于硅的半导体衬底之上的功率MOSFET元件芯片2(其在划分成各个芯片2之前为晶片1)中，位于中心部分中的金属源极电极5(基于铝的电极)占据主要面积。在金属源极电极5之下，设置有源单元区域4，并且有源单元区域4的外端部分是P型主结6(P本体区域的外边缘部分。注意，有源单元之下的超结结构在基本上整个P型主结6之下延伸)。在P型主结6的内侧，设置有源单元区域4的重复结构部分4r(P本体区域形成在位于栅极电极之间的整个重复结构部分4r的表面区域中并呈现栅极电极部分从中周期性地且以切开的方式消失的二维多叶形结构)。在环状P型主结6的外侧，设置类似地具有环状形状的P-型表面降低表面场区域8。此外，在包括P-型表面降低表面场区域8的区域及其外侧区域之上，设置外围超结区域9(线性P列12p和N型漂移区域11n位于其间的区域周期性地且基本上等距地布置在外围漂移区域11或其组合区域中)。这里，P-型表面降低表面场区域8的外端位于外围超结结构9的外端9e与P型主结6的外端之间的中间区域中。更优选地，P-型表面降低表面场区域8的外端基本上在外围超结结构9的外端9e与P型主结6的外端之间的中间处。
此外，围绕外围超结区域9，设置基于铝的金属保护环3。在基于铝的金属保护环3和金属源极电极5之间，设置用于将多晶硅栅极电极取出到外部的金属栅极电极7。注意，在图1中(这也适用于图2至图4)，金属栅极电极7被夸大地描绘成宽于实际等同物，以便容易理解边缘端接区域(Edge Termination Area)的结构。
接下来，将对芯片2的二维扩散结构及其器件布局给出描述。如图2所示，在芯片1的中心部分中，设置有源单元区域4(在该区域之下，存在有源单元部分超结结构14，即，第一超结结构)。在有源单元区域4的内侧，设置大量线性多晶硅栅极电极15。此外，在环状P型主结6(其为有源单元区域4的外边缘部分并围绕有源单元区域4)的外侧，设置环状P-型表面降低表面场区域8，该环状P-型表面降低表面场区域8耦合到P型主结6并围绕有源单元区域4。
接下来，将对围绕有源单元部分超结结构14(即第一超结结构)的超结结构(即外围超结结构9(图1))给出描述。在外围侧部区域16a和16c中，设置第二超结结构18和第三超结结构19，该第二超结结构18和第三超结结构19的每一个都耦合到有源单元部分超结结构14并具有与有源单元部分超结结构14的取向相同的取向。另一方面，在外围侧部区域16b和16d中，设置第四超结结构21和第五超结结构22，该第四超结结构21和第五超结结构22的每一个都不耦合到有源单元部分超结结构14并且具有与有源单元部分超结结构14的取向正交的取向。注意，在列布局中，各个外围拐角区域17a、17b、17c和17d形成位于其下或其上的外围侧部区域16b和16d的周期性延伸区域。
图3示出了与图1的芯片拐角部分的截取区域R1对应的图2部分的放大图。如图3所示，P-型表面降低表面场区域8的外端基本上在外围超结区域9的外端9e与围绕其整个外围的P型主结6的外端之间的中间处。
接下来，图4是图3的更示意描绘(其中P列12p的数目减少以清楚示出各个元件之间的关系)。如图4所示，有源单元区域中的重复结构部分4r设置有其中P+本体接触区域23和多晶硅栅极电极15交替重复的周期性结构(一维周期性结构)。每个N列的厚度Wn(或宽度)例如约为6微米，并且每个P列的厚度Wp(或宽度)例如约为4微米。因此，超结的节距约为10微米。在该例子中，N列的厚度Wn(或宽度)和P列的厚度Wp(或宽度)在整个芯片区域2中基本上恒定。这样的参数也可以根据位置而变化。然而，在沟槽填满方法中，就工艺而言，基本上恒定的参数是有利的。N列12n的每一个的杂质(例如锑)浓度例如约为3.3×1015/cm3，而P列12p的每一个的杂质(例如硼)浓度例如约为5.0×1015/cm3。
图5示出了图4的X-X’横截面，而图6示出了图4的Y-Y’横截面。如图5和图6所示，在芯片2的背表面1b的N+漏极区域25(N型单晶硅衬底)的表面上，设置金属背表面漏极电极24。在N+漏极区域25之上，设置漂移区域11，该漂移区域11由N列12n和P列12b(P型漂移区域)、N型漂移区域11n等形成。在漂移区域11的表面区域中，设置P型主结6(P阱、P本体区域或其外边缘部分)。在P本体区域6中，设置N+源极区域26、P+本体接触区域23等。在P型主结6的外侧，设置P-型表面降低表面场区域8以耦合到P型主结6。在芯片2的端部中的N型漂移区域11n的表面区域中，设置N+沟道停止区域31、P+芯片外围接触区域32等。在成对N+源极区域26之间的半导体表面之上，经由栅极绝缘膜27设置多晶硅栅极电极15。在多晶硅栅极电极15和场绝缘膜34之上，设置层间绝缘膜29。在层间绝缘膜29之上，形成包括金属源极电极5和金属保护环3的基于铝的电极膜，并且每个基于铝的电极膜都电耦合到P+本体接触区域23、N+沟道停止区域31、P+芯片外围接触区域32等。注意，N列12n和P列12p的相应宽度(厚度)例如约为6微米和4微米。N列12n和P列12p的相应剂量例如约为3.3×1015/cm3和5.0×1015/cm3。
图7示出了图1的有源单元部分的截取区域R2的A-A’横截面(对应于重复结构的两个周期)。如图7所示，在芯片2的背表面1b的N+漏极区域25(N型单晶硅衬底)的表面上，设置金属背表面漏极电极24。在N+漏极区域25之上，设置漂移区域11，该漂移区域11由N列12n(N型漂移区域11n)和P列12p(P型漂移区域11p)形成。在漂移区域11的表面区域中，设置P本体区域6。在P本体区域6中，设置N+源极区域26、P+本体接触区域23等。在成对N+源极区域26之间的半导体表面之上，经由栅极绝缘膜27设置多晶硅栅极电极15。在多晶硅栅极电极15之上，设置层间绝缘膜29。在层间绝缘膜29之上，形成包括金属源极电极5的基于铝的电极膜，该基于铝的电极膜电耦合到P+本体接触区域23。
2.与本发明第一实施例的半导体器件对应的晶片工艺的描述(主要参见图8至图22)
在该章节中，将描述与第一章节的结构对应的工艺。然而，这些工艺步骤对于其他结构基本上是共同的，所以对于其他结构原则上将不重复以下描述。
图8是用于图示与本发明第一实施例的半导体器件对应的晶片工艺(形成沟槽的步骤)的、图5所示器件部分的晶片横截面图。图9是用于图示与本发明第一实施例的半导体器件对应的晶片工艺(去除用于形成沟槽的硬掩膜的步骤)的、图5所示器件部分的晶片横截面图。图10是用于图示与本发明第一实施例的半导体器件对应的晶片工艺(利用P型外延层填充沟槽的步骤)的、图5所示器件部分的晶片横截面图。图11是用于图示与本发明第一实施例的半导体器件对应的晶片工艺(CMP步骤)的、图5所示器件部分的晶片横截面图。图12是用于图示与本发明第一实施例的半导体器件对应的晶片工艺(引入P-型表面降低表面场区域的步骤)的、图5所示器件部分的晶片横截面图。图13是用于图示与本发明第一实施例的半导体器件对应的晶片工艺(对场氧化物膜进行构图的步骤)的、图5所示器件部分的晶片横截面图。图14是用于图示与本发明第一实施例的半导体器件对应的晶片工艺(引入P本体区域的步骤)的、图5所示器件部分的晶片横截面图。图15是用于图示与本发明第一实施例的半导体器件对应的晶片工艺(形成栅极绝缘膜的步骤)的、图5所示器件部分的晶片横截面图。图16是用于图示与本发明第一实施例的半导体器件对应的晶片工艺(形成栅极多晶硅膜的步骤)的、图5所示器件部分的晶片横截面图。图17是用于图示与本发明第一实施例的半导体器件对应的晶片工艺(将栅极多晶硅膜构图为栅极电极的步骤)的、图5所示器件部分的晶片横截面图。图18是用于图示与本发明第一实施例的半导体器件对应的晶片工艺(形成源极区域的步骤)的、图5所示器件部分的晶片横截面图。图19是用于图示与本发明第一实施例的半导体器件对应的晶片工艺(形成层间绝缘膜的步骤)的、图5所示器件部分的晶片横截面图。图20是用于图示与本发明第一实施例的半导体器件对应的晶片工艺(形成接触孔的步骤)的、图5所示器件部分的晶片横截面图。图21是用于图示与本发明第一实施例的半导体器件对应的晶片工艺(延伸接触孔并引入本体接触区域的步骤)的、图5所示器件部分的晶片横截面图。图22是用于图示与本发明第一实施例的半导体器件对应的晶片工艺(形成基于铝的导电膜的步骤)的、图5所示器件部分的晶片横截面图。基于这些附图，将对与本发明第一实施例的半导体器件对应的晶片工艺等给出描述。
首先，如图8所示，制备半导体晶片1，其中在掺杂有例如锑(在例如约1018/cm3至1019/cm3量级的浓度)的N型单晶硅衬底25(例如为200mm晶片，但也可以具有150mm、300mm或450mm的晶片直径)之上，形成具有例如约45微米的厚度的磷掺杂N外延层10n(在约1015/cm3量级浓度的漂移区域，其为用作N型漂移区域11n并且也部分地用作N列12n的部分)。在半导体晶片1的器件表面1a(与背表面1b相对的主表面)之上，形成由例如P-TEOS(等离子体-正硅酸乙酯(Plasma-Tetraethylorthosilicate))等制成的用于形成P型列沟槽的硬掩膜33。接下来，如图8所示，使用用于形成P型列沟槽的硬掩膜33作为掩膜，干法刻蚀N外延层10n等以形成P型列沟槽20。可以示出的干法刻蚀气氛的例子包括含例如Ar、SF6、O2等作为主要气体成分的气氛。可以示出的干法刻蚀的深度范围的例子包括例如约40微米至55微米的范围。注意，P型列沟槽20优选地到达N型单晶硅衬底25。然而，P型列沟槽20不一定必须到达N型单晶硅衬底25，只要邻近于它即可。
接下来，如图9所示，去除不再需要的硬掩膜33。
接下来，如图10所示，关于P型列沟槽20执行填充外延生长(沟槽内外延填充方法)以形成P型填充外延层10p(掺杂剂是在例如约1015/cm3量级浓度的硼)。P型外延区域10p是用作P型漂移区域11p并且也用作P列12p的部分。可以示出的用于填充外延生长的条件的例子包括例如约1.3×104帕斯卡至1.0×105帕斯卡的处理压力，四氯化硅、三氯硅烷、二氯硅烷、甲硅烷的原材料气体，等等。
接下来，如图11所示，通过平坦化步骤例如CMP(化学机械抛光)去除位于P型列沟槽20外部的P型填充外延层10p，而同时将半导体晶片1的表面1a平坦化。注意，这里除了沟槽填满方法之外，也可以通过多外延方法形成图11所示的超结结构。
接下来，如图12所示，通过热氧化，在半导体晶片1的基本上整个顶表面1a之上形成氧化硅膜34(场绝缘膜)，并通过光刻在氧化硅膜34上方形成用于引入P-型降低表面场区域的抗蚀剂膜35。可以示出的场绝缘膜34的厚度的例子包括约350nm。
随后，使用用于引入P-型降低表面场区域的抗蚀剂膜35作为掩膜，通过(例如硼的)离子注入引入P-型表面降低表面场区域8。可以示出的用于离子注入的条件的例子包括硼的离子种类、在例如大约200kev的优选范围中的注入能量以及例如约1×1011/cm2至1×1012/cm2的优选范围中的剂量。之后，去除不再需要的抗蚀剂膜35。
接下来，如图13所示，在半导体晶片1的顶表面1a之上，通过光刻形成用于刻蚀氧化硅膜的抗蚀剂膜36。随后，使用抗蚀剂膜36作为掩膜，通过干法刻蚀，使用例如基于碳氟化合物的刻蚀气体等，对场绝缘膜34进行构图。之后，完全去除不再需要的抗蚀剂膜36。
接下来，如图14所示，通过光刻，在半导体晶片1的顶表面1a之上形成用于引入P本体区域的抗蚀剂膜37(通常，在形成抗蚀剂膜37之前，在半导体晶片1的顶表面1a之上形成诸如例如约10nm的热氧化膜之类的抵抗离子注入的保护膜，但省略其描述以防复杂图示，这在其它部分中也一样)。随后，使用用于引入P本体区域的抗蚀剂膜37作为掩膜，通过离子注入引入P本体区域6。可以示出的用于离子注入的条件的例子包括：(1)对于第一步骤而言，硼的离子种类、在例如大约200kev的优选范围中的注入能量以及在例如大约1013/cm2量级的优选范围中的剂量；以及(2)对于第二步骤而言，硼的离子种类、在例如大约75kev的优选范围中的注入能量以及在例如大约1012/cm2量级(浓度在例如约1017/cm3的量级上)的优选范围中的剂量。之后，如图14所示，完全去除不再需要的抗蚀剂膜37。
接下来，如图15所示，在半导体晶片1的顶表面1a之上形成栅极氧化物膜27(栅极绝缘膜)。可以示出的栅极绝缘膜27的示例厚度例如从约50nm至200nm的范围，尽管它依赖于击穿电压。可以示出的膜沉积方法的例子包括CVD(化学气相沉积)、热氧化方法等。注意，为了在栅极氧化之前进行晶片清洁，可以应用湿法清洁，其中例如使用第一清洁溶液(即，氨、过氧化氢和纯水以1:1:5(体积比)的混合溶液)和第二清洁溶液(即，盐酸、过氧化氢和纯水以1:1:6(体积比)的混合溶液)。
接下来，如图16所示，通过例如低压CVD(化学气相沉积)在栅极氧化物膜27之上形成栅极电极多晶硅膜15(具有例如约200nm至800nm的厚度)。
接下来，如图17所示，通过干法刻蚀，将栅极电极多晶硅膜15构图为栅极电极15。
接下来，如图18所示，通过光刻形成用于引入N+源极区域的抗蚀剂膜38，并使用抗蚀剂膜38作为掩膜，通过离子注入引入在芯片边缘部分中的N+源极区域26和N+沟道停止区域31。可以示出的用于离子注入的条件的例子包括砷的离子种类、在例如大约40kev的优选范围中的注入能量以及在例如大约1015/cm2量级(浓度在例如约1020/cm3的量级上)的优选范围中的剂量。之后，完全去除不再需要的抗蚀剂膜38。
接下来，如图19所示，在半导体晶片1的顶表面1a的基本上整个表面之上，通过CVD等沉积PSG(磷硅玻璃)膜29(层间绝缘膜)。注意，作为层间绝缘膜29，除了PSG膜之外，还可以使用BPSG膜、TEOS膜、SOG膜、HDP(高密度等离子体)氧化硅膜、PSG膜或上述膜中多个任意膜的叠置膜。可以示出的层间绝缘膜29的总厚度的优选例子包括约900nm。
接下来，如图20所示，在半导体晶片1的顶表面1a之上形成用于形成源极接触孔的抗蚀剂膜41，并使用抗蚀剂膜41作为掩膜，通过干法刻蚀对源极接触孔39等进行开口。随后，完全去除不再需要的抗蚀剂膜41。
接下来，如图21所示，刻蚀硅衬底，然后通过离子注入引入P+本体接触区域23和P+芯片外围接触区域32。可以示出的用于离子注入的条件的例子包括BF2的离子种类、在例如大约30kev的优选范围中的注入能量以及在例如大约1015/cm2量级(浓度在例如约1019/cm3的量级上)的优选范围中的剂量。
接下来，如图22所示，经由TiW等的阻挡金属膜、通过溅射等沉积基于铝的金属层，并对基于铝的金属层进行构图以形成金属源极电极5、保护环电极3等。
然后，必要时，在上层中形成诸如例如无机最终钝化膜或有机-无机最终钝化膜之类的最终钝化膜，并在最终钝化膜中形成焊盘开口和栅极开口。作为最终钝化膜，可以形成诸如无机最终钝化膜或有机-无机最终钝化膜之类的单层膜，或者除此之外，也可以在下层无机最终钝化膜之上叠置有机-无机最终钝化膜等。
接下来，执行背面研磨处理，以将原始晶片厚度(例如约750微米)减小到例如约80微米至280微米(即少于300微米的厚度)。
此外，在晶片1的背表面1b之上，通过溅射膜沉积来沉积金属背表面漏极电极24(参见图5至图7)。背表面金属电极膜24包括例如背表面钛膜(金和镍的扩散阻止层)、背表面镍膜(对芯片键合材料的粘合层)、背表面金膜(镍的氧化阻止层)等(按照与晶片1的距离增加的顺序提及)。之后，将晶片1划分成各个芯片，从而得到如图1所示的器件。
3.对作为本发明第二实施例的半导体器件的例子的具有超结结构的功率MOSFET等的器件结构(外围3D超结、半范围P-降低表面场层和浮置场板)的描述(主要参见图23至图26)
除了浮置场板之外，本章节中描述的例子与第一章节中描述的结构相同(例如图1、图2和图7是相同的)，所以将只对不同部分给出描述。在其外围中不具有超结结构的器件中，以单环或双环配置布置环状浮置场环(场限环)并由此防止不期望的电场集中通常是有效的。然而，在具有超结结构的器件中，一般难以使用浮置场环，当向主结施加反向电压时(在截至状态中)该浮置场环不是完全耗尽的。因此，这里将对使用浮置场板作为替代给出描述。
图23(对应于图3)是与作为本发明第二实施例(外围3D超结、半范围P-降低表面场层和浮置场板)的半导体器件的例子的具有超结结构的功率MOSFET的、与图1的芯片拐角部分的截取区域R1对应的芯片局部部分的顶视图(接近于实际等同物)。图24(对应于图4)是与图23所示芯片拐角部分的截取区域R1对应的芯片局部部分的顶视图(用于图示的示意图)。图25(对应于图5)是与图24的X-X’横截面对应的芯片局部部分的横截面图。图26(对应于图6)是与图24的Y-Y’横截面对应的芯片局部部分的横截面图。基于这些附图，将对作为本发明第二实施例的半导体器件的例子的具有超结结构的功率MOSFET等的器件结构(外围3D超结、半范围P-降低表面场层和浮置场板)给出描述。
如图23至图26所示，以多个环配置布置围绕有源单元区域4(P型主结6)延伸的环状浮置场板30，以由此减少漂移区域11的表面区域中的电场集中，而不损害超结结构的功能。在该例子中，浮置场板30例如由与每个栅极多晶硅电极15的多晶硅层相同的多晶硅层形成，从而对其添加了高浓度杂质(例如在添加N型杂质的情况下为磷或砷)。如图25和图26所示，浮置场板30设置在例如场氧化物膜34之上。注意，由于每个浮置场板30的平面配置沿着芯片2的外围延伸，所以它具有基本上矩形框形状(环形)，但其拐角部分必要时可以被圆化或另外成形。
4.对与本发明第二实施例的半导体器件对应的晶片工艺的描述(主要参见图27至图33)
基本上而言，本章节中的工艺与第二章节中的基本相同，所以下面将只对不同部分给出描述。也就是，图8至图15是完全相同的所以将不重复其描述。因此以下的描述从图15中完成栅极绝缘膜15的形成开始。
图27是用于图示与本发明第二实施例的半导体器件对应的晶片工艺(形成栅极多晶硅膜的步骤)的、图25所示器件部分的晶片横截面图(对应于第一实施例的图16)。图28是用于图示与本发明第二实施例的半导体器件对应的晶片工艺(将栅极多晶硅膜构图为栅极电极的步骤)的、图25所示器件部分的晶片横截面图(对应于第一实施例的图17)。图29是用于图示与本发明第二实施例的半导体器件对应的晶片工艺(形成源极区域的步骤)的、图25所示器件部分的晶片横截面图(对应于第一实施例的图18)。图30是用于图示与本发明第二实施例的半导体器件对应的晶片工艺(形成层间绝缘膜的步骤)的、图25所示器件部分的晶片横截面图(对应于第一实施例的图19)。图31是用于图示与本发明第二实施例的半导体器件对应的晶片工艺(形成接触孔的步骤)的、图25所示器件部分的晶片横截面图(对应于第一实施例的图20)。图32是用于图示与本发明第二实施例的半导体器件对应的晶片工艺(延伸接触孔并引入本体接触区域的步骤)的、图25所示器件部分的晶片横截面图(对应于第一实施例的图21)。图33是用于图示与本发明第二实施例的半导体器件对应的晶片工艺(形成基于铝的导电膜的步骤)的、图25所示器件部分的晶片横截面图(对应于第一实施例的图22)。基于这些附图，将对与本发明第二实施例的半导体器件对应的晶片工艺给出描述。
接下来，如图27所示，在栅极氧化物膜27之上，通过例如低压CVD(化学气相沉积)形成栅极电极多晶硅膜15(具有例如约200nm至800nm的厚度)。
接下来，如图28所示，通过干法刻蚀，将栅极电极多晶硅膜15构图为栅极电极15和浮置场板30。
接下来，如图29所示，通过光刻形成用于引入N+源极区域的抗蚀剂膜38，并使用抗蚀剂膜38作为掩膜，通过离子注入引入芯片边缘部分中的N+源极区域26和N+沟道停止区域31。可以示出的用于离子注入的条件的例子包括砷的离子种类、在例如大约40kev的优选范围中的注入能量以及在例如大约1015/cm2量级(浓度在例如约1020/cm3的量级上)的优选范围中的剂量。之后，完全去除不再需要的抗蚀剂膜38。
接下来，如图30所示，在半导体晶片1的顶表面1a的基本上整个表面之上，通过CVD等沉积PSG(磷硅玻璃)膜29(层间绝缘膜)。注意，作为层间绝缘膜29，除了PSG膜之外，还可以使用BPSG膜、TEOS膜、SOG膜、HDP(高密度等离子体)氧化硅膜、PSG膜或上述膜中的多个任意膜的叠置膜。可以示出的层间绝缘膜29的总厚度的优选例子包括约900nm。
接下来，如图31所示，在半导体晶片1的顶表面1a之上，形成用于形成源极接触孔的抗蚀剂膜41，并使用抗蚀剂膜41作为掩膜，通过干法刻蚀对源极接触孔39等进行开口。随后，完全去除不再需要的抗蚀剂膜41。
接下来，如图32所示，刻蚀硅衬底，然后通过离子注入引入P+本体接触区域23和P+芯片外围接触区域32。可以示出的用于离子注入的条件的例子包括BF2的离子种类、在例如大约30kev的优选范围中的注入能量以及在例如大约1015/cm2量级(浓度在例如约1019/cm3的量级上)的优选范围中的剂量。
接下来，如图33所示，经由TiW等的阻挡金属膜、通过溅射等沉积基于铝的金属层，并对基于铝的金属层进行构图以形成金属源极电极5、保护环电极3等。
然后，必要时，在上层中形成诸如例如无机最终钝化膜或有机-无机最终钝化膜之类的最终钝化膜，并在最终钝化膜中形成焊盘开口和栅极开口。作为最终钝化膜，可以形成诸如无机最终钝化膜或有机-无机最终钝化膜之类的单层膜，或者除此之外，也可以在下层无机最终钝化膜之上形成有机-无机最终钝化膜等。
接下来，执行背面研磨处理，以将原始晶片厚度(例如约750微米)减小到例如约80微米至280微米(即少于300微米的厚度)。
此外，在晶片1的背表面1b之上，通过溅射膜沉积来沉积金属背表面漏极电极24(参见图7、图25和图26)。背表面金属电极膜24包括例如背表面钛膜(金和镍的扩散阻止层)、背表面镍膜(对芯片键合部件的粘合层)、背表面金膜(镍的氧化阻止层)等(按照与晶片1的距离增加的顺序提及)。之后，将晶片1划分成各个芯片，从而得到如图1所示的器件。
5.对本发明的第一实施例和第二实施例的半导体器件中的各个组件的变型的描述(主要参见图34至图41)
在该章节中，将对形成第一章节和第三章节的器件的各个组件的变型给出描述。
(1)列布局的变型(主要参见图34至图36)
图34是用于图示本发明第一实施例和第二实施例中每一个的半导体器件中的各个组件(列布局)的变型(非对称标准布置)的、作为对应于图3或图23的芯片拐角部分的截取区域R1的芯片局部部分的顶视图(接近于实际等同物)。图35是用于图示本发明第一实施例和第二实施例中每一个的半导体器件中的各个组件(列布局)的变型(非对称削减布置)的、作为对应于图3或图23的芯片拐角部分的截取区域R1的芯片局部部分的顶视图(接近于实际等同物)。图36是用于图示本发明第一实施例和第二实施例中每一个的半导体器件中的各个组件(列布局)的变型(对称L形布置)的、作为对应于图3或图23的芯片拐角部分的截取区域R1的芯片局部部分的顶视图(接近于实际等同物)。基于这些附图，将对列布局的变型给出描述。
图34示出了与图3和图23的列布局对应的“非对称标准列布局”。这里，用语“非对称”表示当假设外围拐角区域或半导体芯片的对角线40为线对称轴时列布局基本上不是线对称的。如图34所示，在本例子中，外围超结区域基本上具有3D-降低表面场结构。然而，外围侧部区域16b的对称性延伸到外围拐角区域17b(17a、17c或17d)中而没有丢失(具有相同的对称性)，所以就围绕有源单元部分超结结构14的对称性而言，布局具有较低的对称性。在该部分中，布局不再具有单纯的3D-降低表面场结构，而可能降低击穿电压。
为了解决该问题，提出了图35所示的“非对称削减列布局”。在该列布局中，P列12p的外侧被削减从而以阻挡模式(Blocking Mode)提供基本与等电势表面(更精确而言，芯片2的顶表面1a和等电势表面的交线)的形状匹配的配置。这实现了改善在每个外围拐角区域17a、17b、17c和17d中的宏观对称性和降低该部分中的击穿电压降低的风险。
因而，在图35的例子中，可以相对容易地改善宏观对称性。然而，线对称性已经受到损害并且由于该损害的线对称性导致的击穿电压降低的风险继续存在。
相比之下，图36示出了“对称L型列布局”，其中对外围拐角区域17b(17a、17c或17d)中的P列12p给出关于线对称轴40的线对称性以确保微观对称性。
这些变型可以与第一章节或第三章节的例子组合并且可以与其它组件的下列变型中的每一个组合。
(2)P-型表面降低表面场区域的放置和形状、其与P列的关系等的变型(主要参见图37至图39)
图37是示出图34的非对称标准列布局和矩形P-型表面降低表面场区域的组合的、作为对应于图3或图23的芯片拐角部分的截取区域R1的芯片局部部分的顶视图(接近于实际等同物)。图38是示出图35的非对称削减列布局和矩形P-型表面降低表面场区域的组合的、作为对应于图3或图23的芯片拐角部分的截取区域R1的芯片局部部分的顶视图(接近于实际等同物)。图39是示出图36的对称L形列布局和矩形P-型表面降低表面场区域的组合的、作为对应于图3或图23的芯片拐角部分的截取区域R1的芯片局部部分的顶视图(接近于实际等同物)。基于这些附图，将对P-型表面降低表面场区域的放置和形状、其与P列的关系等的变型给出描述。
图37示出了与图3和图23的列布局对应的变型(圆化拐角的P-型表面降低表面场区域)。如图37所示，在该变型(直角拐角的P-型表面降低表面场区域)中，P-型表面降低表面场区域8的拐角具有点8c并且是成角度的(直角)。直角拐角的P-型表面降低表面场区域8的优势在于，可以在外围拐角区域17b(17a、17c或17d)中的P-型表面降低表面场区域8的对称性与外围拐角区域中的超结结构的对称性(宏观对称性)之间实现匹配。
注意，拐点8c优选地在P列12p之一上方。如果拐点8c在N列12n的任一个上方，则实际PN结的点形成在其中从而导致引起不期望的电场集中的风险。然而，由于认为该风险通常相对小，所以拐点8c也可以放置在N列12n的任意一个上方。
图38的变型是通过将圆化拐角的P-型表面降低表面场区域应用于图35的非对称削减列布局得到的。圆化拐角的P-型表面降低表面场区域就不具有拐点而言是有利的，并且还具有当与非对称削减列布局组合时宏观对称性增强的优势。
图39的变型是通过将直角拐角的P-型表面降低表面场区域应用于图36的对称L型列布局得到的。该变型的优势在于它能够实现在外围拐角区域17b(17a、17c或17d)中的P-型表面降低表面场区域8的对称性与外围拐角区域中的超结结构的对称性(宏观对称性)之间的匹配，并且同时满足关于线对称轴40的线对称性。
在该章节中已经具体地描述了这些变型，但这些变型可以与第一章节或第三章节的例子组合并且可以与该章节中的其它组件的每个变型组合。
(3)浮置场板的形状、放置等的变型(主要参见图40和图41)
图40是用于图示本发明第二实施例的半导体器件中的各个组件(浮置场板的布局)的变型(直角弯曲的拐角部分布置)的、作为对应于图3或图23的芯片拐角部分的截取区域R1的芯片局部部分的顶视图(接近于实际等同物)。图41是用于图示本发明第二实施例的半导体器件中的各个组件(浮置场板的布局)的变型(圆弧化的拐角部分布置)的、作为对应于图3或图23的芯片拐角部分的截取区域R1的芯片局部部分的顶视图(接近于实际等同物)。基于这些附图，将对浮置场板的形状、放置等的变型给出描述。
图40所示的“具有直角弯曲的拐角部分的浮置场板的布局”是图23所示浮置场板30等的布局的提取。如这里所示，浮置场板30的平面配置整体是矩形的。浮置场板30的拐角部分可以是直角的或圆化的，但通常关于外围拐角区域或半导体芯片的对角线(线对称轴)40是基本线对称的(但不一定需要如此)。因此，通过实现在外围拐角区域17b(17a、17c或17d)中的P-型表面降低表面场区域8的对称性与外围拐角区域中的浮置场板30的二维布局的对称性之间的匹配，可以减少不期望的击穿电压降低的风险。也就是，将图40的浮置场板布局与图37或图39的直角弯曲的拐角部分组合是有用的。
同样，通过实现在外围拐角区域17b(17a、17c或17d)中的超结结构的对称性(宏观对称性)与外围拐角区域中的浮置场板30的二维布局的对称性之间的匹配，可以减少不期望的击穿电压降低的风险。也就是，例如将图40的具有直角弯曲的拐角部分的浮置场板布局与图35或图36组合是有用的。
图23的例子是具有直角弯曲的拐角部分的浮置场板布局、圆化拐角的P-型表面降低表面场区域和非对称标准列布局的组合。浮置场板布局和列布局的宏观对称性相对高，但其宏观对称性与P-型表面降低表面场区域的对称性之间的匹配程度低。
另一方面，在具有直角弯曲的拐角部分的浮置场板布局与图35的组合中，浮置场板布局和列布局的宏观对称性低，但其线对称性得到改善。
接下来，在具有直角弯曲的拐角部分的浮置场板布局和图36的组合中，浮置场板布局和列布局的宏观对称性以及其线对称性得到改善。
图41示出了图40的浮置场板布局的另一变型(具有圆弧化的拐角部分的浮置场板布局)，其中具有矩形环形状的浮置场板30的拐角部分被圆化。因此，图41的布局特别优选地与图35的列布局或图38的P-型表面降低表面场区域8组合。
在该章节中已经具体描述的这些变型也可以与第一章节或第二章节的例子组合以及与该章节中的其它组件的每个变型组合。
6.对每个实施例的考虑和补充描述(主要参见图42至图45)
图42是示出本发明第一实施例和第二实施例的每一个的半导体器件(每个都具有超结结构和半宽P-型表面降低表面场区域的功率MOSFET)以及比较例子的半导体器件(具有超结结构和全宽P-型表面降低表面场区域的功率MOSFET)中的每一个的、电荷平衡率与源极/漏极击穿电压的依赖关系的数据绘图。图43是示出在芯片外围部分中的P列等的中部处的、垂直方向(芯片的厚度方向)的外围电荷量与电场强度分布之间的关系的示图。图44是示出在芯片外围部分中的N列等的表面区域的中间部分中的外围电荷量与电场强度分布之间的关系的示图。图45是用于图示由全宽P-型表面降低表面场区域的使用带来击穿电压的改善的原理的示图。基于这些附图，将对本发明的每个方面及其每个实施例给出补充描述。
(1)半宽P-表面降低表面场区域和浮置场板对击穿电压的效果等(主要参见图42)
根据本发明人进行的研究，为了确保功率MOSFET所需的击穿电压以及提供稳定的器件，考虑期望设计功率MOSFET使得如果假设击穿发生，则击穿发生在有源单元区域的二维上宽的内部区域中(到达漂移区域的深度的中部并在相对宽的宽度上延伸)。为了实现期望的设计，必需将在有源单元区域的外端部分中(即，在P型主结附近或在围绕芯片的边缘端接区域中)的击穿的可能性最小化。
从这个角度来看，在每个上述实施例中，在外围超结区域的主要区域(边缘端接区域)中使用3D-降低表面场结构，在该结构中耗尽层扩展的自由度原则上为3，而在有源单元区域中，耗尽层扩展的自由度为2。因此，理论上，边缘端接区域中的击穿电压应当等于有源单元区域中的击穿电压。然而，考虑到在实际器件中，如果不采取措施，则边缘端接区域中的击穿电压约为有源单元区域中的击穿电压的最多80％。因此，即使在外围3D-降低表面场结构中，击穿电压也可能由于局部电场集中、电荷平衡的欠缺等而不期望地减少。
图42示出了在第一实施例(图3)、第二实施例(图23)和比较例子(全宽P-表面降低表面场区域)的每个功率MOSFET中的电荷平衡与源极/漏极击穿电压的依赖关系的数据绘图。这里，圈(Ο)对应于图3，三角形对应于图23，方形对应于其中P-型表面降低表面场区域的整个外围端部已经延伸到外围超结区域的外端部分附近(即，比较例子)的图3对应的配置。如从图42中可见，在实施例的每个器件中，在其上P列的电荷量大于N列的电荷量的侧部上区域(其中源极/漏极击穿电压的电荷平衡依赖性不太感知的“不太感知区域”)相对宽。另一方面，在比较例子中，不太感知区域的宽度相对窄。
(2)对边缘端接区域中的击穿电压与P-型表面降低表面场区域之间关系等的描述(主要参见图43和图44)
图43示意性地示出在第一实施例(图3)的具有(全宽或半宽)P-型表面降低表面场区域的功率MOSFET的半导体衬底中的、厚度方向上的电场强度分布和电荷分布。在图43中，左手侧上的列图表示从中提取的P-型表面降低表面场区域中的给定单位N列。图的中间线假定为Z轴，而在右手侧上，示出了E(Z)即厚度方向上的电场强度分布。与单位P列和单位N列的相应半宽对应的电荷分布Qn和Qp在中间示出。在沟槽填满方法中，如图43(在其中间)所示，随着位置降低，外延生长中的热处理时间更长且硼浓度更低，所以P列中的电荷分布Qp随着它往下而更稀少。即使当获得其中P列中的硼浓度关于深度方向相对平坦这样的分布图时，由于锥形的沟槽，所以P列中的电荷分布Qp也随着它往下而类似地更稀少。因此，深度方向中的电场强度分布E(Z)成为在中间深度处具有峰值电场强度的相对理想的分布。
另一方面，在图44的上部中示出当P-表面降低表面场区域为全宽P-表面降低表面场区域(比较例子)时外围超结区域中的P列的中部表面处的沿X轴的电场强度分布E(x)。此外，也示出了彼此相邻的P列和N列中的电荷量的分布Qp和Qn。初始地，通过在阻挡模式中允许耗尽层沿着表面容易地延伸，已经引入P-表面降低表面场区域，使得避免电场在P型主结附近(P本体区域的端部)上的集中。然而，在全宽P-表面降低表面场区域中，相反地，电场往往集中于P-表面降低表面场区域的尖部和N型漂移区域之间的界面附近。这造成在其上P列中的电荷量大于N列中的电荷量的侧部上的芯片外围部分中的击穿电压的降低。因此，在本发明的每个实施例中，作为优选例子引入半宽P-表面降低表面场区域，以由此避免在N型芯片边缘处的沟道停止区域附近中的击穿电压的降低。
(3)对由半宽P-表面降低表面场区域带来的击穿电压改善的描述(主要参见图45)
将对通过如此引入半宽P-表面降低表面场区域可以避免芯片边缘处的沟道停止层附近的击穿电压降低的理由给出简要描述。
图45图示了基于电场等的叠加原理的击穿电压的改善的机制。作为与第一实施例对应的器件模型，提取图44下部附近的成对相邻的P列和N列及其两端附近，这可以表示为图45的第一列中的上部图示。该器件可以被分解成单纯的超结结构(图45的第二列)和浓度渐变结构(图45的第三列)。第一分解项和第二分解项中的相应电场强度分布如图45的第二列和第三列的下部图示所示。通过其叠加获得的组合电场强度分布如图45的第一列的下部图示所示。组合电场强度分布的阴影部分的区域对应于击穿电压的改善。也就是，在半宽P-表面降低表面场区域中，具有半宽P-表面降低表面场区域的一半宽度的表面降低表面场区域的尖部和P型主结的附近中的电场强度增加，使得在N型芯片边缘处的沟道停止区域附近中保持的电场的一部分保持在内部区域中。
4.总结
尽管至此已经基于本发明的实施例具体描述了由本发明人实现的本发明，但本发明并不限于此。将明白的是，在不脱离本发明的精神的情况下可以在本发明中进行各种变化和修改。
例如，已经通过使用具有平面型栅极结构的MOS结构作为例子具体描述了上述每个实施例，但本发明并不限于此。将明白的是，本发明可类似地完全应用于U-MOSFET等的沟槽栅极结构。同样，作为MOSFET的栅极电极的布局，已经示出其中栅极电极布置成与pn列并行的带状的例子，但本发明可应用于其中栅极电极在与pn列正交的方向中布置或布置成栅格状配置的各种布局。
注意，在每个上述实施例中，已经具体描述其中N沟道器件主要形成在N+单晶硅衬底之上的N外延层的上表面中的例子。然而，本发明并不限于此，P沟道器件也可以形成在P+单晶硅衬底之上的N外延层的上表面中。
每个上述实施例已经使用功率MOSFET作为例子进行了具体描述，但本发明并不限于此。将明白的是，本发明还可应用于每个都具有超结结构的功率器件，即二极管、双极晶体管(包括IGBT)等。还将明白的是，本发明还可应用于其中嵌入有这种功率MOSFET、二极管、双极晶体管等的半导体集成电路器件等。
同样，在每个上述实施例中，作为超结结构的形成方法已经主要具体地描述了沟槽填满方法，但本发明并不限于此。将明白的是，也可以使用例如多外延方法等。
在每个上述实施例中，已经主要具体地描述了形成在半导体衬底中的器件，但本发明并不限于此。将明白的是，在基本上无需任何修改的情况下，本发明还可应用于形成在基于GaAs的半导体衬底、基于碳化硅的半导体衬底和基于氮化硅的半导体衬底中的器件。
<第二部分：主要涉及2D-降低表面场结构的部分>
0.第二部分的概要
在诸如树脂模制的功率MOSFET之类的功率型半导体有源元件中，即使它在芯片状态中(或在除了树脂模制外的安装形式下)呈现优良的源极/漏极击穿电压特性，当利用树脂进行模制时，击穿电压特性也会明显变差。同样在除了树脂模制外的安装形式中，问题在于，由于在芯片上的界面电荷量的移动等，源极/漏极击穿电压特性变得不稳定。
根据本发明人进行的研究结果，通常在边缘端接中使用的浮置场环和与之耦合的场板具有如下问题：使得对超结结构和布局的约束增加并且除了浮置场板外的电场降低手段不方便使用。
以下是对第二部分中公开的本发明的代表性实施例的概要的简要描述。
也就是，根据第二部分中的本发明的方面，在其中第一导电类型的漂移区域具有超结结构的功率型树脂模制半导体有源元件中，设置在有源区域的外侧外围上的浮置场环的位置向内移动来定位，使得在主要部分中浮置场环的内端邻近于其覆盖的第二导电类型的列的内端。
以下是对根据第二部分中公开的本发明的代表性实施例获得的效果的简要描述。
也就是，在其中第一导电类型的漂移区域具有超结结构的功率型树脂模制半导体有源元件中，设置在有源区域的外侧外围上的浮置场环的位置向内移动来定位，使得在主要部分中浮置场环的内端邻近于其覆盖的第二导电类型的列的内端。因此，将延伸的耗尽层向回推的效果造成耗尽层中的“蠕变(Walk-out)”现象，由此使得防止击穿电压由于超结结构的端部中的电场集中而恶化。
1.对作为本发明每个实施例的半导体器件的具有超结结构的功率MOSFET等的封装结构的例子的描述(主要参见图46至图48)
这里，为了具体示出封装形式，作为例子将通过使用作为典型树脂模制封装的TO-3P型作为例子来给出描述。然而，将明白的是，还可以使用TO-220型、另一树脂模制封装或除了树脂模制封装之外的封装形式。
图46是作为本发明每个实施例的半导体器件的、具有超结结构等的功率MOSFET的封装的透视图。图47是从中去除了模制树脂的、图46的封装的的主要部分顶视图。图48是与图47的B-B’横截面对应的封装(利用模制树脂模制的状态中)的横截面图。基于这些附图，将对作为本发明每个实施例的半导体器件的具有超结结构的功率MOSFET等的封装结构的例子给出描述。
如图46至图48所示，封装的主体是树脂模制体50，由例如基于铜的金属制成的散热器52(热沉)向上从树脂模制体50突出。每个也都由基于铜的金属制成的栅极端子G、漏极端子D和源极端子S从树脂模制体50的下部突出。半导体芯片2在其器件表面1a(第一主表面)面向上的情况下裸片键合(die-bond)到由基于铜的金属制成的裸片焊盘53上。在裸片焊盘53的上表面和下表面中，设置缝隙56。在散热器52和散热器52与裸片焊盘53之间的边界部分中(除此之外，在例如外引线等的基部中)，设置凹槽55。缝隙56和凹槽55设置用于确保树脂模制体50与这些金属基础材料之间的集成度。在散热器52的中间部分中，设置用于安装的圆形开口57等。在半导体芯片2的器件表面1a之上，设置均由基于铝的金属等形成的金属保护环3、金属源极电极5、金属栅极电极7等。在这些金属保护环3、金属源极电极5、金属栅极电极7等与多个接线键合引线54之间，耦合诸如例如银线之类的键合线58。树脂模制体50通过转移模制等、使用例如引线框架(其主要材料的例子包括无氧铜、铜锡合金、铜锆合金等)和模制树脂材料(树脂片)来形成。模制树脂材料包含例如作为主要树脂材料的基于环氧的树脂、作为固化剂的苯酚酚醛树脂、作为催化剂的基于磷或胺的化合物、作为填充剂的熔融硅石、作为软化剂的硅酮树脂、作为耦合剂的基于环氧的硅烷化合物、作为内部模制释放剂的巴西棕榈蜡或酯类化合物、阻燃剂、着色剂等。
2.对作为本发明第一实施例的半导体器件的例子的具有超结结构的功率MOSFET等的器件结构(外围2D超结和移位的FFP)的描述(主要参见图49至图55、图91和图92)
在该例子中，将对形成在基于硅的半导体衬底中并且具有约600伏的源极/漏极击穿电压的平面型功率MOSFET给出具体描述(关于平面型功率MOSFET，同样也适用于以下章节)。然而，将明白的是，本发明还可应用于具有其它击穿电压值的功率MOSFET和其它器件。
图49是作为根据本发明第一实施例的半导体器件的例子的、具有超结结构的功率MOSFET的整个芯片(主要是其表面区域)的顶视图。图50是作为根据本发明第一实施例的半导体器件的例子的、具有超结结构的功率MOSFET的整个芯片(主要是其掺杂结构等)的顶视图。图51是与图49的芯片拐角部分的截取区域R1对应的芯片局部部分的顶视图。图52是与图51的X-X’横截面对应的芯片局部部分的横截面图。图53是与图51的Y-Y’横截面对应的芯片局部部分的横截面图。图54是示出图51的P列区域与浮置场板之间的位置关系的器件示意横截面图。图55是与图49的有源单元部分的截取区域R2的A-A’横截面对应的芯片局部部分(对应于两个有源单元)的横截面图。图91是用于图示本发明第一至第三实施例中每一个的半导体器件结构的芯片的(第一)示意顶视图。图92是用于图示本发明第一至第三实施例中每一个的半导体器件结构的芯片的(第二)示意顶视图。基于这些附图，将对作为本发明第一实施例的半导体器件的例子的具有超结结构的功率MOSFET等的器件结构(外围2D超结和移位的FFP)给出描述。
首先，将对芯片的上表面(通常为若干毫米的方形)的示意性布局给出描述。如图49所示，在其中元件形成在方形或矩形板形式的基于硅的半导体衬底(其在被划分成各个芯片2之前为晶片1)之上的功率MOSFET元件芯片2中，位于中心部分中的金属源极电极5(基于铝的电极)占据主要面积。在金属源极电极5之下，设置有源单元区域4，并且有源单元区域4的外端部分为P型主结6(P本体区域的外边缘部分)。在P型主结6的内侧，设置有源单元区域4的重复结构部分4r。在环状P型主结6的外侧，设置类似具有环状形状的P-型表面降低表面场区域8和外围超结区域9(其中位于其间的线性P列12p和N型漂移区域11n周期性地且基本等距地布置在外围漂移区域11或其组合区域中的区域)。这里，P-型表面降低表面场区域8的外端位于例如外围超结区域9的外端9e附近。
此外，围绕外围超结区域9，设置基于铝的金属保护环3。在基于铝的金属保护环3与金属源极电极5之间，设置用于将多晶硅栅极电极取出到外部的金属栅极电极7。注意，在图49中(这也适用于图50和图51)，为了容易理解边缘端接区域的结构，将金属栅极电极7夸大地描绘成比实际等同物宽。
接下来，将对芯片2的二维扩散结构及其器件布局给出描述。如图50所示，在芯片1的中心部分中，设置有源单元区域4(在该有源单元区域4之下存在有源单元部分超结结构14即第一超结结构)。在有源单元区域4的内侧，提供大量线性多晶硅栅极电极15。此外，在作为有源单元区域4的外边缘部分且围绕有源单元区域4的环状P型主结6的外侧，设置耦合到P型主结6且围绕有源单元区域4的环状P-型表面降低表面场区域8。
接下来，将对围绕有源单元部分超结结构14(即第一超结结构)的超结结构(即，外围超结结构9(图49))给出描述。在外围侧部区域16a和16c中，设置第二超结结构18和第三超结结构19，第二超结结构18和第三超结结构19中的每一个都耦合到有源单元部分超结结构14并且具有与有源单元部分超结结构14的取向相同的取向。另一方面，在外围侧部区域16b和16d中，设置第四超结结构21和第五超结结构22，第四超结结构21和第五超结结构22中的每一个都不耦合到有源单元部分超结结构14并且具有与有源单元部分超结结构14的取向正交的取向。注意，在列布局中，各个外围拐角区域17a、17b、17c和17d形成位于其下或其上的外围侧部区域16b和16d的周期性延伸区域。
图51示出了示出了与图49的芯片拐角部分的截取区域R1对应的图50的部分的示意放大图(其中P列12p的数目减少为比实际情形中少，以清楚地示出各个元件之间的关系)。如图51所示，P-型表面降低表面场区域8的外端位于围绕其整个外围的外围超结区域9的外端9e附近。如图49所示，有源单元区域中的重复结构部分4r设置有其中交替重复P+本体接触区域23和多晶硅栅极电极15的周期性结构(一维周期性结构)。附加地，在外围超结结构9中(图49)，设置多个环状浮置场板30(FFP)使得围绕有源单元区域4。
图52示出了图51的X-X’横截面，而图53示出了图51的Y-Y’横截面。如图52和图53所示，在芯片2的背表面1b的N+漏极区域25(N型单晶硅衬底)的表面上，设置金属背表面漏极电极24。在N+漏极区域25之上，设置漂移区域11，漂移区域11由N列12n、P列12b(P型漂移区域)、N型漂移区域11n等形成。在漂移区域11的表面区域中，设置P型主结6(P阱、P本体区域或其外边缘部分)。在P本体区域6中，设置N+源极区域26、P+本体接触区域23等。在P型主结6的外侧，设置P-型表面降低表面场区域8以与之耦合。在芯片2的端部中的N型漂移区域11n的表面区域中，设置N+沟道停止区域31、P+芯片外围接触区域32等。在成对N+源极区域26之间的半导体表面之上，经由栅极绝缘膜27设置多晶硅栅极电极15。在多晶硅栅极电极15和场绝缘膜34之上，设置层间绝缘膜29。在层间绝缘膜29之上，形成包括金属源极电极5和金属保护环3的基于铝的电极膜，每个基于铝的电极膜都电耦合到N+漏极区域25、P+本体接触区域23、N+沟道停止区域31、P+芯片外围接触区域32等。注意，N列12n的宽度Wn(厚度)和P列12p的宽度Wp(厚度)例如为约6微米和约4微米(参见图54)。N列12n的杂质(例如磷)浓度例如为约3.3×1015/cm3，而P列12p的杂质(例如硼)浓度例如为约5.0×1015/cm3。
图54是用于图示外围超结区域9(图49)的主要部分(主要与外围拐角区域17a、17b、17c和17d对应的部分)中由浮置场板30覆盖或者与浮置场板30邻近的每个P列区域12p与图51至图53所示每个浮置场板30的位置等之间的相互关系的主要部分横截面图。如图54所示，与标准浮置场板的位置30s相比，在本发明中主要使用的浮置场板30(FFP)的位置向有源单元区域4移位约超结节距(例如这里约为10微米)的20％或者移位约P列12p的宽度Wp(例如约为4微米)的一半。这从图中P列区域12p的中线45和N列区域12n的中线46看是明显的。注意，作为浮置场板30的宽度的优选例子，可以示出等于超结节距宽度大约一半的尺度。而且，通过内端限制47示出了浮置场板30的内端的内限制(在优选范围中)的例子，同时通过外端限制48示出了其外端的外限制(在优选范围中)的例子。与此对应，通过内端的范围FI示出了浮置场板30的内端的优选范围，并且通过外端的范围FO示出了其外端的优选范围。就与P列区域12p的关系而言作为更优选的例子，可以示出如下这样的配置，其中浮置场板30的内端和P列区域12p的内端PCI基本匹配，并且浮置场板30的外端覆盖P列区域12p的外端PCO并且进一步稍微向外延伸(例如延伸约超结节距的10％)。
另一方面，图91和图92示出了在图52至图54中比图50和图51中更示意性地示出的每个部分中的P列区域和浮置场板30的二维位置等(其中P列区域的数目减少到比实际情况中少，以便清楚示出其间的相互关系)。如图91和图92所示，P列区域12pa1、12pa2和12pa3和N列区域12na1和12na2形成第二超结结构18，并且P列区域12pc1、12pc2和12pc3和N列区域12nc1和12nc2形成第三超结结构19。另一方面，P列区域12pb1、12pb2和12pb3和N列区域12nb1和12nb2形成第四超结结构21，并且P列区域12pd1、12pd2和12pd3和N列区域12nd1和12nd2形成第五超结结构22。这里，在图51的例子中，浮置场板30呈现每个都为沿着P列环行区域49pb(围绕内P列环行区域49pa并被外P列环行区域49pc围绕)的矩形框形式的环状，该P列环行区域49pb沿着当在向外辐射方向中从有源单元区域4来计数时每个都具有相同序数的一组P列区域例如P列区域12pa2、12pb2、12pc2和12pd2而形成。然而，在外围拐角区域17a、17b、17c和17d(图50)中(即，在除了包括外围侧部区域16a、16b、16c和16d的外围主要部分之外的区域中)，耗尽层扩展时的等电势表面被弧形化，因此浮置场板30的拐角部分并不限于直角形状，而是还可以弧形化，如图87所示。
图55示出了图49的有源单元部分的截取区域R2的A-A’横截面(对应于重复结构的两个周期)。如图55所示，在芯片2的背表面1b的N+漏极区域25(N型单晶硅衬底)的表面上，设置金属背表面漏极电极24。在N+漏极区域25之上，设置漂移区域11，该漂移区域11由N列12n(N型漂移区域11n)和P列12p(P型漂移区域11p)形成。在漂移区域11的表面区域中，设置P本体区域6。在P本体区域6中，设置N+源极区域26、P+本体接触区域23等。在成对N+源极区域26之间的半导体表面之上，经由栅极绝缘膜27设置多晶硅栅极电极15。在多晶硅栅极电极15之上，设置层间绝缘膜29。在层间绝缘膜29之上，形成包括金属源极电极5的基于铝的电极膜，该基于铝的电极膜电耦合到N+漏极区域25和P+本体接触区域23。
3.对与本发明第一实施例的半导体器件对应的晶片工艺的描述(主要参见图56至图70)
在该章节中，将描述与第一章节和第二章节中的结构对应的工艺。然而，这些工艺步骤对于其它结构而言是基本上共同的，所以原则上对于其它结构将不重复以下描述。
图56是用于图示与本发明第一实施例的半导体器件对应的晶片工艺(形成沟槽的步骤)的、图7所示器件部分的晶片横截面图。图57是用于图示与本发明第一实施例的半导体器件对应的晶片工艺(去除用于形成沟槽的硬掩膜的步骤)的、图52所示器件部分的晶片横截面图。图58是用于图示与本发明第一实施例的半导体器件对应的晶片工艺(利用P型外延层填充沟槽的步骤)的、图52所示器件部分的晶片横截面图。图59是用于图示与本发明第一实施例的半导体器件对应的晶片工艺(CMP步骤)的、图52所示器件部分的晶片横截面图。图60是用于图示与本发明第一实施例的半导体器件对应的晶片工艺(引入P-型表面降低表面场区域的步骤)的、图52所示器件部分的晶片横截面图。图61是用于图示与本发明第一实施例的半导体器件对应的晶片工艺(对场氧化物膜进行构图的步骤)的、图52所示器件部分的晶片横截面图。图62是用于图示与本发明第一实施例的半导体器件对应的晶片工艺(引入P本体区域的步骤)的、图52所示器件部分的晶片横截面图。图63是用于图示与本发明第一实施例的半导体器件对应的晶片工艺(形成栅极绝缘膜的步骤)的、图52所示器件部分的晶片横截面图。图64是用于图示与本发明第一实施例的半导体器件对应的晶片工艺(形成栅极多晶硅膜的步骤)的、图52所示器件部分的晶片横截面图。图65是用于图示与本发明第一实施例的半导体器件对应的晶片工艺(将栅极多晶硅膜构图为栅极电极的步骤)的、图52所示器件部分的晶片横截面图。图66是用于图示与本发明第一实施例的半导体器件对应的晶片工艺(形成源极区域的步骤)的、图52所示器件部分的晶片横截面图。图67是用于图示与本发明第一实施例的半导体器件对应的晶片工艺(形成层间绝缘膜的步骤)的、图52所示器件部分的晶片横截面图。图68是用于图示与本发明第一实施例的半导体器件对应的晶片工艺(形成接触孔的步骤)的、图52所示器件部分的晶片横截面图。图69是用于图示与本发明第一实施例的半导体器件对应的晶片工艺(延伸接触孔并引入本体接触区域的步骤)的、图52所示器件部分的晶片横截面图。图70是用于图示与本发明第一实施例的半导体器件对应的晶片工艺(形成基于铝的导电膜的步骤)的、图52所示器件部分的晶片横截面图。基于这些附图，将对与本发明第一实施例的半导体器件对应的晶片工艺等给出描述。
首先，如图56所示，制备半导体晶片1，其中在掺杂有例如锑(以例如约1018/cm3至1019/cm3量级的浓度)的N型单晶硅衬底25(其例如为200mm晶片，但也可以具有150mm、300mm或450mm的晶片直径)之上，形成具有例如约45微米厚度的磷掺杂N外延层10n(例如在约1015/cm3量级浓度的漂移区域，其是用作N型漂移区域11n并且也部分地用作N列12n的部分)。在半导体晶片1的器件表面1a(与背表面1b相对的主表面)之上，形成由例如P-TEOS(等离子体-正硅酸乙酯)等制成的用于形成P型列沟槽的硬掩膜33。接下来，如图56所示，使用用于形成P型列沟槽的硬掩膜33作为掩膜，对N外延层10n等进行干法刻蚀以形成P型列沟槽20。可以示出的干法刻蚀气氛的例子包括例如含Ar、SF6、O2等作为主要气体组分的气氛。可以示出的干法刻蚀的深度范围的例子包括例如约40微米至55微米的范围。注意，P型列沟槽20优选地到达N型单晶硅衬底25。然而，P型列沟槽20不一定需要到达N型单晶硅衬底25，只要与之接近即可。
接下来，如图57所示，去除不再需要的硬掩膜33。
接下来，如图58所示，关于P型列沟槽20执行填充外延生长(沟槽内外延填充方法)以形成P型填充外延层10p(掺杂剂为在例如约1015/cm3量级浓度的硼)。P型外延区域10p是用作P型漂移区域11p并且也用作P列12p的部分。可以示出的用于填充外延生长的条件的例子包括例如约1.3×104帕斯卡至1.0×105帕斯卡的处理压力，四氯化硅、三氯硅烷、二氯硅烷、甲硅烷的原材料气体，等等。
接下来，如图59所示，通过平坦化步骤例如CMP(化学机械抛光)去除位于P型列沟槽20外部的P型填充外延层10p，而与此同时将半导体晶片1的表面1a平坦化。注意，这里除了沟槽填满方法之外，也可以通过多外延方法形成如图11所示的超结结构。
接下来，如图60所示，通过热氧化，在半导体晶片1的基本上整个顶表面1a之上形成氧化硅膜34(场绝缘膜)，并通过光刻在氧化硅膜34上方形成用于引入P-型降低表面场区域的抗蚀剂膜35。可以示出的场绝缘膜34的厚度的例子包括约350nm。
随后，使用用于引入P-型降低表面场区域的抗蚀剂膜35作为掩膜，通过(例如硼的)离子注入引入P-型降低表面场区域8。可以示出的用于离子注入的条件的例子包括硼的离子种类、在例如大约200kev的优选范围中的注入能量以及例如约1×1011/cm2至1×1012/cm2的优选范围中的剂量。之后，去除不再需要的抗蚀剂膜35。
接下来，如图61所示，在半导体晶片1的顶表面1a之上，通过光刻形成用于刻蚀氧化硅膜的抗蚀剂膜36。随后，使用抗蚀剂膜36作为掩膜，通过干法刻蚀，使用例如基于碳氟化合物的刻蚀气体等，对场绝缘膜34进行构图。之后，完全去除不再需要的抗蚀剂膜36。
接下来，如图62所示，通过光刻，在半导体晶片1的顶表面1a之上形成用于引入P本体区域的抗蚀剂膜37(通常，在抗蚀剂膜37的形成之前，在半导体晶片1的顶表面1a之上形成抵抗离子注入的保护膜例如约10nm的热氧化膜，但其描述省略以防复杂图示，这在其它部分中也一样)。随后，使用用于引入P本体区域的抗蚀剂膜37作为掩膜，通过离子注入引入P本体区域6。可以示出的用于离子注入的条件的例子包括：(1)对于第一步骤而言，硼的离子种类、在例如大约200kev的优选范围中的注入能量以及在例如大约1013/cm2量级的优选范围中的剂量；以及(2)对于第二步骤而言，硼的离子种类、在例如大约75kev的优选范围中的注入能量以及在例如大约1012/cm2量级(浓度在例如约1017/cm3的量级上)的优选范围中的剂量。之后，完全去除不再需要的抗蚀剂膜37。
接下来，如图63所示，在半导体晶片1的顶表面1a之上形成栅极氧化物膜27(栅极绝缘膜)。可以示出的栅极绝缘膜27的示例厚度例如从约50nm至200nm的范围，尽管它依赖于击穿电压。可以示出的膜沉积方法的例子包括CVD(化学气相沉积)、热氧化方法等。注意，为了在栅极氧化之前进行晶片清洁，可以应用湿法清洁，其中例如使用第一清洁溶液(即，氨、过氧化氢和纯水以1:1:5(体积比)的混合溶液)和第二清洁溶液(即，盐酸、过氧化氢和纯水以1:1:6(体积比)的混合溶液)。
接下来，如图64所示，通过例如低压CVD(化学气相沉积)在栅极氧化物膜27之上形成栅极电极多晶硅膜15(具有例如约200nm至800nm的厚度)。
接下来，如图65所示，通过干法刻蚀，将栅极电极多晶硅膜15构图为栅极电极15和浮置场板30(FFP)。
接下来，如图66所示，通过光刻形成用于引入N+源极区域的抗蚀剂膜38，并使用抗蚀剂膜38作为掩膜，通过离子注入引入在芯片边缘部分中的N+源极区域26和N+沟道停止区域31。可以示出的用于离子注入的条件的例子包括砷的离子种类、在例如大约40kev的优选范围中的注入能量以及在例如大约1015/cm2量级(浓度在例如约1020/cm3的量级上)的优选范围中的剂量。之后，完全去除不再需要的抗蚀剂膜38。
接下来，如图67所示，在半导体晶片1的顶表面1a的基本上整个表面之上，通过CVD等沉积PSG(磷硅玻璃)膜29(层间绝缘膜)。注意，作为层间绝缘膜29，除了PSG膜之外，还可以使用BPSG膜、TEOS膜、SOG膜、HDP(高密度等离子体)氧化硅膜、PSG膜或上述膜中多个任意膜的叠置膜。可以示出的层间绝缘膜29的总厚度的优选例子包括约900nm。
接下来，如图68所示，在半导体晶片1的顶表面1a之上形成用于形成源极接触孔的抗蚀剂膜41，并使用抗蚀剂膜41作为掩膜，通过干法刻蚀对源极接触孔39等进行开口。随后，完全去除不再需要的抗蚀剂膜41。
接下来，如图69所示，刻蚀硅衬底，然后通过离子注入引入P+本体接触区域23和P+芯片外围接触区域32。可以示出的用于离子注入的条件的例子包括BF2的离子种类、在例如大约30kev的优选范围中的注入能量以及在例如大约1015/cm2量级(浓度在例如约1019/cm3的量级上)的优选范围中的剂量。
接下来，如图70所示，经由TiW等的阻挡金属膜、通过溅射等沉积基于铝的金属层，并对基于铝的金属层进行构图以形成金属源极电极5、保护环电极3等。
然后，必要时，在上层中形成诸如例如无机最终钝化膜或有机-无机最终钝化膜之类的最终钝化膜，并在最终钝化膜中形成焊盘开口和栅极开口。作为最终钝化膜，可以形成诸如无机最终钝化膜或有机-无机最终钝化膜之类的单层膜，或者除此之外，也可以在下层无机最终钝化膜之上叠置有机-无机最终钝化膜等。
接下来，执行背面研磨处理，以将原始晶片厚度(例如约750微米)减小到例如约80微米至280微米(即少于300微米的厚度)。
此外，在晶片1的背表面1b之上，通过溅射膜沉积来沉积金属背表面漏极电极24(参见图52、图53和图55)。背表面金属电极膜24包括例如背表面钛膜(金和镍的扩散阻止层)、背表面镍膜(对芯片键合材料的粘合层)、背表面金膜(镍的氧化阻止层)等(按照与晶片1的距离增加的顺序提及)。之后，将晶片1划分成各个芯片，各个芯片经受使用模制树脂等的转移模制，从而得到如图46所示的封装器件。
4.对作为本发明第二实施例的半导体器件的例子的具有超结结构的功率MOSFET等的器件结构(外围2D超结和N环)的描述(主要参见图71至图74和图92)
这里描述的降低表面场结构达到与第二章节中描述的目的基本上相同的目的。这里，将对其中单独使用降低表面场结构的情况给出描述，但将明白的是，也可以组合使用降低表面场结构。当组合使用降低表面场结构时，其效果得到相应增强。
注意，在结构上，除了浮置场板30被N环区域42n(第一导电类型的环区域)替换之外，降低表面场结构基本与第二章节中描述的相同。因此，原则上以下将只对不同部分给出描述。
图71是作为本发明第二实施例的半导体器件的例子的具有超结结构的功率MOSFET的、与图49的芯片拐角部分的截取区域R1对应的芯片局部部分的顶视图。图72是与图71的X-X’横截面对应的芯片局部部分的横截面图。图73是与图71的Y-Y’横截面对应的芯片局部部分的横截面图。图74是用于图示图72和图73的N环区域与P列区域之间的关系的器件示意横截面图。基于这些附图，将对作为本发明第二实施例的半导体器件的例子的具有超结结构的功率MOSFET等的器件结构(外围2D超结和N环)给出描述。
如图71至图74所示(参见图92)，沿着P列环行区域49pa、49pb和49pc中的每个的内端PCI，设置呈现矩形框形式的环状的N环区域42n(第一导电类型的环区域)。然而，在外围拐角区域17a、17b、17c和17d(图50)中(即，在除了包括外围侧部区域16a、16b、16c和16d的外围主要部分之外的区域中)，耗尽层扩展时的等电势表面弧形化，因此N环区域42n的拐角部分并不限于直角形状，而是还可以弧形化，如图89所示。
N环区域42n中的剂量或杂质浓度高于N列区域12n中的剂量或杂质浓度，并且优选地处于如下这样的水平，该水平使得在阻挡模式中以与P-型表面降低表面场区域8相同的方式实现完全耗尽。另一方面，N环区域42n的深度与例如P-型表面降低表面场区域8的深度是同一量级上的。
5.对与本发明第二实施例的半导体器件对应的晶片工艺等的描述(主要参见图75和图76)
在该章节中，将对第四章节的结构的制造工艺的主要部分给出描述。整体上，制造工艺与第三章节中描述的基本相同。因此，以下原则上将只对不同部分给出描述。也就是，就处理而言不同的部分对应于图60。
图75是用于图示与本发明第二实施例的半导体器件对应的晶片工艺(引入N环区域的步骤)的、图72所示器件部分的晶片横截面图。图76是用于图示与本发明第二实施例的半导体器件对应的晶片工艺(引入P-型表面降低表面场区域的步骤)的、图72所示器件部分的晶片横截面图。基于这些附图，将对与本发明第二实施例的半导体器件对应的晶片工艺等给出描述。
在完成图59所示的处理之后，如图75所示，在晶片1的基本上整个器件主表面1a之上形成用于引入N环的抗蚀剂膜43。然后，通过光刻等，对用于引入N环的抗蚀剂膜43进行构图。使用构图的抗蚀剂膜43作为掩膜，通过离子注入等，向外围部分(即，边缘端接区域)中各个P列区域12p(第二导电类型的列区域)的内端对应的漂移区域11的表面部分中引入N环区域42n(第一导电类型的环区域)。可以示出的用于离子注入的条件的优选例子包括磷的离子种类、在例如大约200kev的注入能量以及例如约5×1012/cm2(在约3×1012/cm2至7×1012/cm2的优选范围中)的剂量。之后，去除不再需要的抗蚀剂膜43。
接下来，如图76所示，例如通过热氧化在晶片1的基本上整个器件主表面1a之上形成氧化硅膜34(场绝缘膜)(可以示出的场绝缘膜34的厚度的例子包括约350nm)，并且通过光刻在氧化硅膜34上方形成用于引入P-型降低表面场区域的抗蚀剂膜35。随后，使用用于引入P-型降低表面场区域的抗蚀剂膜35作为掩膜，通过(例如硼的)离子注入引入P-型表面降低表面场区域8。可以示出的用于离子注入的条件的例子包括硼的离子种类、在例如大约200kev的优选范围中的注入能量以及例如约1×1011/cm2至1×1012/cm2的优选范围中的剂量。之后，去除不再需要的抗蚀剂膜35。此后，晶片工艺移至图61的步骤，并且之后工艺类似地执行。
6.对作为本发明第三实施例的半导体器件的例子的具有超结结构的功率MOSFET等的器件结构(外围2D超结、N环和P环)的描述(主要参见图77至图80和图92)
第四章节的例子在避免负的可移动电荷在模制树脂的界面处和钝化膜周围的影响上是有效的。在该章节中，将对在避免正的可移动电荷在类似界面等处的影响上是有效的降低表面场结构(P环区域42p)给出描述。因此，如果可移动电荷的主要类型(极性)是负的，则也可能只使用N环区域42n。类似地，如果可移动电荷的主要类型是正的，则也可能只使用这里描述的P环区域42p。
这里描述的降低表面场结构达到与第二章节描述的基本相同的目的。这里，将对其中单独使用降低表面场结构的情况给出描述，但将明白的是，也可以组合使用降低表面场结构。当组合使用降低表面场结构时，其效果得到相应增强。
注意，在结构上，降低表面场结构基本与第四章节中描述的相同。因此，原则上以下将只对不同部分给出描述。
图77是作为本发明第三实施例的半导体器件的例子的具有超结结构的功率MOSFET的、与图49的芯片拐角部分的截取区域R1对应的芯片局部部分的顶视图。图78是与图77的X-X’横截面对应的芯片局部部分的横截面图。图79是与图77的Y-Y’横截面对应的芯片局部部分的横截面图。图80是用于图示图78和图79的N环区域(P环区域)与P列区域之间的关系的器件示意横截面图。基于这些附图，将对作为本发明第三实施例的半导体器件的例子的具有超结结构的功率MOSFET的器件结构(外围2D超结、N环和P环)给出描述。
如图77至图80所示(参见图92)，沿着P列环行区域49pa、49pb和49pc中的每个的外端PCO，设置呈现矩形框形式的环状的P环区域42p(第二导电类型的环区域)。然而，在外围拐角区域17a、17b、17c和17d(图50)中(即，在除了包括外围侧部区域16a、16b、16c和16d的外围主要部分之外的区域中)，耗尽层扩展时的等电势表面弧形化，因此P环区域42p的拐角部分并不限于直角形状，而是还可以弧形化，如图89所示(其示出了N环区域42n的例子，但也适用于P环区域42p，基本无需更改)。
P环区域42p中的剂量或杂质浓度高于P列区域12p和P-型表面降低表面场区域8中的剂量或杂质浓度，并且需要处于如下这样的水平，该水平使得在阻挡模式中以与P-型表面降低表面场区域8相同的方式实现完全耗尽。
7.对与本发明第三实施例的半导体器件对应的晶片工艺等的描述(主要参见图81和图82)
在该章节中，将对第六章节的结构的制造工艺的主要部分给出描述。整体上，制造工艺与第三章节和第五章节中描述的基本相同。因此，以下原则上将只对不同部分给出描述。也就是，就处理而言不同的部分对应于图60。注意，如果省略N环区域42n(第一导电类型的环区域)，则可以适应地跳过图75的步骤。
图81是用于图示与本发明第三实施例的半导体器件对应的晶片工艺(引入P环区域的步骤)的、图78所示器件部分的晶片横截面图。图82是用于图示与本发明第三实施例的半导体器件对应的晶片工艺(引入P-型表面降低表面场区域的步骤)的、图78所示器件部分的晶片横截面图。基于这些附图，将对与本发明第三实施例的半导体器件对应的晶片工艺等给出描述。
在完成图59和图75所示的处理之后，如图81所示，在晶片1的基本上整个器件主表面1a之上形成用于引入P环的抗蚀剂膜44。然后，通过光刻等，对用于引入P环的抗蚀剂膜44进行构图。使用构图的抗蚀剂膜44作为掩膜，通过离子注入等，向外围部分(即，边缘端接区域)中的各个P列区域12p(第二导电类型的列区域)的外端对应的漂移区域11的表面部分中引入P环区域42p(第二导电类型的环区域)。可以示出的用于离子注入的条件的优选例子包括硼的离子种类、在例如大约200kev的注入能量以及例如约7×1012/cm2(在约5×1012/cm2至1×1013/cm2的优选范围中)的剂量。之后，去除不再需要的抗蚀剂膜44。
接下来，如图82所示，例如通过热氧化在晶片1的基本上整个器件主表面1a之上形成氧化硅膜34(场绝缘膜)(可以示出的场绝缘膜34的厚度的例子包括约350nm)，并且通过光刻在氧化硅膜34上方形成用于引入P-型降低表面场区域的抗蚀剂膜35。随后，使用用于引入P-型降低表面场区域的抗蚀剂膜35作为掩膜，通过(例如硼的)离子注入引入P-型表面降低表面场区域8。可以示出的用于离子注入的条件的例子包括硼的离子种类、在例如大约200kev的优选范围中的注入能量以及例如约1×1011/cm2至1×1012/cm2的优选范围中的剂量。之后，去除不再需要的抗蚀剂膜35。此后，晶片工艺移至图61的步骤，并且之后工艺类似地执行。
8.对本发明第一至第三实施例的半导体器件的各个组件的变型的描述(主要参见图83至图90以及图91和图92)
在该章节中，将对形成第二章节、第四章节和第六章节的器件的各个组件的变型给出描述。
(1)列布局的变型(主要参见图83至图85)
图83是用于图示本发明第一至第三实施例中每一个的半导体器件的各个组件(列布局)的变型(非对称标准布置)的、与图50的芯片拐角部分的截取区域R1对应的芯片局部部分的顶视图(接近于实际等同物)。图84是用于图示本发明第一至第三实施例中每一个的半导体器件的各个组件(列布局)的变型(非对称削减布置)的、与图50的芯片拐角部分的截取区域R1对应的芯片局部部分的顶视图(接近于实际等同物)。图85是用于图示本发明第一至第三实施例中每一个的半导体器件的各个组件(列布局)的变型(对称L形布置)的、与图50的芯片拐角部分的截取区域R1对应的芯片局部部分的顶视图(接近于实际等同物)。基于这些附图，将对列布局的变型给出描述。
图83示出了与图50、图51、图71和图77的列布局对应的“非对称标准列布局”。这里，用语“非对称”表明，当假定半导体芯片或外围拐角区域的对角线40为线对称轴时，列布局不是基本线对称的。如图83所示，在本例子中，外围超结区域基本具有3D-降低表面场结构。然而，外围侧部区域16b的对称性已经延伸到外围拐角区域17b(17a、17c或17d)而没有丢失(具有相同的对称性)，所以就围绕有源单元部分超结结构14的对称性而言，该布局具有低对称性。在该部分中，布局不再具有单纯的3D-降低表面场结构，而可能使击穿电压降低。
为了解决此问题，已经提出图84所示的“非对称削减列布局”。在该列布局中，P列12p的外部已经被削减从而在阻挡模式中提供基本与等电势表面的形状(更准确而言，芯片2的顶表面1a和等电势表面的交线)匹配的配置。这实现了改善每个外围拐角区域17a、17b、17c和17d的宏观对称性和降低该部分中击穿电压降低的风险的效果。
因而，在图84的例子中，可以相对容易地改善宏观对称性。然而，线对称性已经受到损害，由于损害的线对称性造成的击穿电压降低的风险仍然存在。
相比之下，图85示出了“对称L形列布局”，其中对外围拐角区域17b(17a、17c或17d)中的P列12p给出关于线对称轴40的线对称性，以确保微观对称性。
这些变型可以与第二章节、第四章节或第六章节的例子组合以及与其它组件的下列变型中的每个变型组合。
(2)浮置场板的布局等的变型(主要参见图86和图87)
图86是用于图示本发明第一实施例中的半导体器件中各个组件(浮置场板的布局)的变型(直角弯曲的拐角部分布置)的、与图50的芯片拐角部分的截取区域R1对应的芯片局部部分的顶视图(接近于实际等同物)。图87是用于图示本发明第一实施例的半导体器件中各个组件(浮置场板的布局)的变型(圆弧化的拐角部分布置)的、与图50的芯片拐角部分的截取区域R1对应的芯片局部部分的顶视图(接近于实际等同物)。基于这些附图，将对浮置场板的形状、放置等的变型给出描述。
图86所示的“具有直角弯曲的拐角部分的浮置场板的布局”是图51所示的浮置场板30等的布局的提取。如这里所示，浮置场板30的平面配置整体上为矩形。浮置场板30的拐角部分可以是直角的或者圆化的，但通常是关于外围拐角区域或半导体芯片的对角线(线对称轴)40基本线对称的(但不一定必需如此)。因此，通过实现在外围拐角区域17b(17a、17c或17d)中的P-型表面降低表面场区域8的对称性与外围拐角区域中浮置场板30的二维布局的对称性之间的匹配，可以减少不期望的击穿电压降低的风险。也就是，将图86的具有直角弯曲拐角部分的浮置场板布局与图83或图85组合是有用的。
同样，通过实现在外围拐角区域17b(17a、17c或17d)中的超结结构的对称性(宏观对称性)与外围拐角区域中浮置场板30的二维布局的对称性之间的匹配，可以减少不期望的击穿电压降低的风险。也就是，将图85的具有直角弯曲拐角部分的浮置场板布局与图84或图87组合是有用的。
图51的例子是具有直角弯曲拐角部分的浮置场板布局、圆化拐角P-型表面降低表面场区域和非对称标准列布局的组合。浮置场板布局和列布局的宏观对称性相对高，但其宏观对称性与P-型表面降低表面场区域的对称性之间的匹配程度低。
另一方面，在具有直角弯曲拐角部分的浮置场板布局与图84的组合中，浮置场板布局和列布局的宏观对称性低，但其线对称性得到改善。
接下来，在具有直角弯曲拐角部分的浮置场板布局与图40的组合中，浮置场板布局和列布局的宏观对称性以及其线对称性都得到改善。
图87示出图86的浮置场板布局的另一变型(具有圆弧化拐角部分的浮置场板)，其中具有矩形环状的浮置场板30的拐角部分被圆化。因此，图87的布局特别优选地与图84的列布局组合。
在该章节中已经具体描述的这些变型也可以与第二章节、第四章节或第六章节的例子组合以及与该章节中其他组件的每个变型组合。
(3)N环等的布局(主要参见图88、图89和图92)
这里，将仅对N环区域42n(第一导电类型的环区域)给出描述，但将明白的是，该描述也适用于P环区域42p(第二导电类型的区域)，而基本无需更改。
图88是用于图示本发明第一至第三实施例中每一个的半导体器件的各个组件(N环区域)的变型(直角弯曲的拐角部分布置)的、与图50的芯片拐角部分的截取区域R1对应的芯片局部部分的顶视图(接近于实际等同物)。图89是用于图示本发明第一至第三实施例中每一个的半导体器件的各个组件(N环区域)的变型(圆弧化拐角部分布置)的、与图50的芯片拐角部分的截取区域R1对应的芯片局部部分的顶视图(接近于实际等同物)。基于这些附图，将对N环等的布局给出描述。
如图71和图88所示，N环区域42n可以形成为沿着P列环行区域49pa、49pb和49pc的内端PCI恒定延伸且具有弯曲成直角的拐角部分的矩形形状，或者也可以形成为具有圆化拐角部分的矩形形状，如图89所示。这是因为在外围拐角区域17a、17b、17c和17d(图50)中，即，在除了包括外围侧部区域16a、16b、16c和16d的外围主要部分之外的区域中，耗尽层扩展时的等电势表面弧形化。
在该章节中已经具体描述的这些变型也可以与第二章节、第四章节或第六章节的例子组合以及与该章节中其他组件的每个变型组合。
(4)浮置场板的横截面形状等的变型(主要参见图90)
图90是示出用于图示本发明第一至第三实施例中每一个的半导体器件的各个组件(浮置场板)的变型(台阶绝缘膜型FFP)的、在图52或图70等中均示出的P列区域与浮置场板之间的位置关系的器件示意横截面图。基于该附图，将对浮置场板的横截面形状等的变型给出描述。
如图90所示，就其水平位置而言，该浮置场板30s与图54所示的标准浮置场板30s基本相同，但不同之处在于，其位于P列区域12p之上的主要部分形成在绝缘膜34t的部分(该部分与绝缘膜34t的其它部分相比相对薄)之上。通过这样做，加强了将延伸的耗尽层向回推的效果，并因而可以实现与图54的移位的浮置场板30实现的效果类似的效果。
9.对每个实施例的考虑和补充描述(主要参见图93和图94)
图93是用于图示本发明第一实施例的移位FFP的效果的数据绘图。图94是用于图示本发明第二实施例的N环区域的效果的数据绘图。基于这些附图，将对本发明的每个方面给出考虑并且将对其每个实施例给出补充描述。
(1)关于浮置场板(FFP)(主要参见图93)
关于图93，将首先对每个样本给出描述。“无FFP”是通过从图51所示芯片中去除浮置场板所获得的样本。“标准FFP”是与图54的每个标准浮置场板30s(其内端位于对应的P列区域12p的中心附近，其外端位于对应的N列区域12n的中心附近)对应的样本。“半宽移位的FFP”，即第一实施例的浮置场板的内端位于对应的P列区域12p的内端PCI附近(与标准FFP相比向内移位(即向有源单元区域4移位)P列区域12p的宽度的一半)，而其外端延伸到P列区域12p的外端PCO以外并且到达P列区域12p稍外侧的位置。“全宽移位的FFP”是与标准FFP相比向内移位(即向有源单元区域4移位)与P列区域12p的宽度对应于的单位宽度的样本。
图93的横轴表示在半导体芯片2的器件表面1a之上的界面等处的可移动电荷的表面密度。如从图中所见，在无FFP的样本中，源极/漏极击穿电压由于少量负的可移动电荷的存在而严重恶化。可见，在与标准FFP对应的样本中，源极/漏极电压开始下降的点移动到负电荷密度范围中。还可见，在与半宽移位的FFP对应的样本中，源极/漏极击穿电压开始下降的点进一步在负电荷密度范围中水平移动。然而，在与全宽移位的FFP对应的样本中，源极/漏极击穿电压不会在负电荷密度范围中变化太大，但基本的源极/漏极击穿电压(零电荷周围)显著下降。这可预想到是因为，由于反向场板效应而发生了电场集中。
因此，从上面所示的数据可以考虑将浮置场板的内端优选地定位在P列区域12p的内端PCI附近。
注意，通常，诸如浮置场板(或也可以是移位的浮置场板)之类的场板具有针对电荷在模制树脂或钝化膜的界面处的影响提供屏蔽的效果。本申请中描述的移位的浮置场板的内端部分用作反向场板(即，向回推延伸的耗尽层)。因此，可以防止源极/漏极击穿电压由于蠕变现象而导致的恶化，该蠕变现象是由模制树脂或钝化膜的界面处的可移动电荷在耗尽层中引起的。
(2)关于N环区域和P环区域(主要参见图94)
将对图94的每个样本给出描述。“无N环”是与样本“无FFP”相同的样本，而其它四个样本是通过图75的步骤中的磷剂量而区分开的。从图中可见，在样本“无N环”中，源极/漏极击穿电压由于少量负的可移动电荷的存在而严重恶化。然而，可见，随着剂量增加，源极/漏极击穿电压开始下降的点在负电荷密度范围中逐步移动。还可见，在其中(例如磷的)剂量不少于2×1012/cm2、特别是不少于3×1012/cm2的范围中，源极/漏极击穿电压水平延伸到相当低的负电荷密度。因此，每个N环区域42n的剂量的下限可以考虑为约2×1012/cm2或3×1012/cm2。对于其上限，需要低于发生完全耗尽的上限浓度，因此N环区域42n的剂量的上限可以考虑为约7×1012/cm2。
每个P环区域42p的(例如硼的)剂量的下限可以也考虑为约3×1012/cm2或5×1012/cm2。对于其上限，需要低于发生完全耗尽的上限浓度，因此P环区域42p的剂量的上限可以考虑为约1×1013/cm2。
每个N环区域在树脂或钝化膜的界面处存在负极性可移动电荷的情况下禁止空穴反型层形成在N列的表面中，并且使得负极性可移动电荷穿过该区域中的等电势表面，由此确保每个N列的电压支持能力。另一方面，每个P环区域在树脂或钝化膜的界面处存在负极性可移动电荷的情况下禁止电子累积层形成在N列的表面中，以确保该区域中的电压支持能力。
10.总结
尽管至此已经基于本发明的实施例具体描述了本发明人实现的本发明，但本发明并不限于此。将明白的是，在不脱离本发明精神的范围内，可以在本发明中进行各种变化和修改。
例如，每个上述实施例已经通过使用具有平面型栅极结构的MOS结构作为例子进行了具体描述，但本发明并不限于此。将明白的是，本发明可类似地完全应用于U-MOSFET等的沟槽栅极结构。而且，作为MOSFET的栅极电极的布局，示出了其中栅电极布置成与pn列并列的带状的例子，但本发明可适用于其中栅极电极布置在与pn列正交的方向中或者布置成格栅状配置的各种布局。
注意，在每个上述实施例中，已经具体描述了其中N沟道器件主要形成在N+单晶硅衬底之上的N外延层的上表面中的例子。然而，本发明并不限于此，并且P沟道器件也可以形成在P+单晶硅衬底之上的N外延层的上表面中。
每个上述实施例已经使用功率MOSFET作为例子进行了具体描述，但本发明并不限于此。将明白的是，本发明还可适用于每个具有超结结构的功率器件，即二极管、双极晶体管(包括IGBT)等。还将明白的是，本发明还可适用于其中嵌入有这种功率MOSFET、二极管、双极晶体管等的半导体集成电路等。
同样，在每个上述实施例中，沟槽填满方法已经主要作为超结结构的形成方法进行了具体描述，但本发明并不限于此。将明白的是，也可以使用例如多外延方法等。
在每个上述实施例中，主要具体地描述了在半导体衬底中形成的器件，但本发明并不限于此。将明白的是，本发明还可在基本无需任何修改的情况下适用于在基于GaAs的半导体衬底、基于碳化硅的半导体衬底以及基于氮化硅的半导体衬底中的器件。
<第三部分：主要涉及局部电荷平衡的部分>
0.第三部分的概要
本发明人已经生产出各种功率型有源元件，诸如具有超结结构的功率MISFET(或功率MOSFET)，并且关于此进行了仿真以便研究可以恒定地确保所需击穿电压(诸如源极/漏极击穿电压)的布局。结果，关于有源单元部分等，已经能够配置几乎令人满意的超结结构。然而，变得清楚的是，电场集中可能发生在芯片外围部分中并且击穿发生在其中失去电荷平衡的区域中，也就是，根据本发明人进行的研究的结果，在例如2D外围降低表面场结构中，在从拐角部分的左侧和右侧延伸的成对P列之间的间隙、其间的连接部分(由此形成的弯曲部分)等中失去电荷平衡(失去电荷对称性)。结果，电场集中发生在所关注部分的外围中，从而导致击穿电压的下降。
下面是对本部分中公开的本发明的代表性实施例的概要的简要描述。
也就是，根据本部分中的本发明的方面，在具有超结结构的功率MOSFET中，半导体芯片的拐角部分中的超结结构(即，拐角部分超结结构)布置成使得维持局部电荷平衡。
以下是对根据本部分中公开的本发明的代表性实施例获得的效果的简要描述。
也就是，在具有超结结构的功率MOSFET中，半导体芯片的拐角部分中的超结结构布置成使得维持局部电荷平衡。因此，可以避免由芯片拐角部分中的电荷失衡导致的不期望的电场集中。
1.对本发明第一实施例的半导体器件中的电荷平衡型2D外围降低表面场结构等的描述(主要参见图95和图97)
第二部分的例子涉及非电荷平衡型2D外围降低表面场结构(具有浮置场板)，而本部分的例子涉及与其电荷平衡版本对应的电荷平衡型2D外围降低表面场结构(不具有浮置场板)。因此，在第二部分的第一章节中详细描述封装等，在第二部分的第二、第四、第六等章节中详细描述除了芯片拐角部分中的P列布局之外的芯片结构等，在第二部分的第三、第五、第七等章节中详细描述与之相关联的工艺，在第二部分的第八等章节中详细描述其变形等。因此，以下原则上将只对不同部分给出描述。
注意，在第三部分中，将对其中N列的厚度Wn与P列的厚度Wp不同(即，两个区域的杂质浓度不同)的情况给出特定描述。然而，将明白的是，N列的厚度Wn和P列的厚度Wp可以设置为基本相等(即，两个区域的杂质浓度基本相等)。
图95是用于图示本发明第三部分的第一实施例的半导体器件中的电荷平衡型2D外围降低表面场结构的、芯片拐角部分的截取区域R1的顶视图。图96是与图95对应的芯片拐角部分的示意顶视图。图97是与经受电荷平衡化处理的图96的拐角部分的部分截取区域R3对应的局部放大图(为了更容易地理解电荷平衡化处理，当电荷平衡时每个N列的宽度减少从而提供相等的面积)。基于这些附图，将对本发明第一实施例的半导体器件中的电荷平衡型2D外围降低表面场结构等给出描述。
例如，同样在如图83或图85示出的非电荷平衡型拐角列布局中，在有源单元部分超结结构14和外围侧部区域16a和16b(16c和16d)中，保持一维周期性从而相对容易地保持电荷平衡。另一方面，在外围拐角区域17b(17a、17c或17d)中，执行二维布局，并且例如从两侧延伸的P列区域12p以稍微隔开的关系彼此靠近或者在其间的连接点附近形成弯曲部分(例如，如图85所示关于对角线基本对称的布局，即伪对称型)。在另一情况中，超结结构以相同的对称性从一侧延伸(例如，如图83所示关于对角线的非对称布局，即非对称型)。结果，在非对称的非电荷平衡型拐角列布局中，耗尽层的对称性不同于拐角部分中的列布局的对称性，并且往往由该不同引发局部电荷失衡。另一方面，在伪对称的非电荷平衡型拐角列布局中，与耗尽层在拐角部分中的对称性的关系已经相对得到改善，但围绕其中P列区域断开或形成弯曲部分的部分，往往引发局部电荷失衡。相比之下，本章节的例子基于伪对称的非电荷平衡型拐角列布局，并且围绕其中P列区域断开或形成弯曲部分的部分执行局部电荷平衡化处理。
图95示出了在电荷平衡型芯片拐角部分中的P列布局。如图95所示，该列布局在有源单元部分超结结构14和外围侧部区域16a或16b(16c或16d)中与非电荷平衡型列布局相同。然而，在外围拐角区域17b(17a、17c或17d)中，与非电荷平衡型弯曲布局(图85)相比，P列区域12p在沿着对角线40的部分中断开。而且，从两侧延伸的各个P列区域12p的相应端部处于相互啮合的位置关系中。
为易于理解该关系，图96示意性地示出了减少数目的P列区域12p。为了描述在X方向和Y方向中延伸的P列区域12p之间的相互关系，经受电荷平衡化处理的拐角部分中的部分截取区域R3被放大地变形并示于图97中。在图97中，以缩减的关系显示每个N列的厚度Wn(“N列缩减显示”)使得N列的厚度Wn和每个P列的厚度Wp在图中基本相同(仅在该图中，明显满足Wn＝Wp)。因此，包括在同一面积中的电荷量相等。如图97所示，在电荷平衡型拐角列布局中，在P列区域12p的纵向侧的两侧上的类似阴影化的半宽区域(具有均对应于列厚度的一半的宽度Wn/2和Wp/2的弯曲状区域)中的相应电荷量具有相同的绝对值和相反的符号。因此，如果阴影部分布置成占据整个区域(例如，外围拐角区域17b)的量，则因而保持局部电荷平衡。将理解到的是，为此目的，P列区域12p的较短边的中间可以适当地位于外围拐角区域或半导体芯片的对角线40上，并且邻近的P列区域12p之间的最近距离可以适当地设为N列的厚度的约一半Wn/2。
注意，如图96等所示，期望拐角部分超结结构不包含微列，即极小的P列区域12p。这是因为，如果存在微列，则当根据沟槽外延填充方法执行填充时，微列具有与其它宏观P列区域12p不同的填充性质，并因而减小允许良好保持填充性质的工艺窗。这里，“微列”是指具有长度小于其宽度或厚度Wp的两倍的P列区域12p。而且，“宏列”是指具有长度不小于其宽度或厚度Wp的两倍的P列区域12p。
2.对本发明第二实施例的半导体器件中的电荷平衡型3D外围降低表面场结构等的描述(主要参见图98至图100)
第一部分的例子涉及非电荷平衡型3D外围降低表面场结构(具有半宽P-型表面降低表面场区域)，而本部分的例子涉及与其电荷平衡版本对应的电荷平衡型3D外围降低表面场结构(不具有半宽P-型表面降低表面场区域)。因此，例如在第一部分的第一、第三等章节中详细描述除了芯片拐角部分中的P列布局之外的芯片结构等，在第一部分的第二、第四等章节中详细描述与之相关联的工艺，并在第一部分的第五等章节中详细描述其变形等。因此，以下原则上将只对不同部分给出描述。
注意，例如封装等与第二部分的第一章节中描述的基本相同。
图98是用于图示本发明第三部分的第二实施例的半导体器件中的电荷平衡型3D外围降低表面场结构的、芯片拐角部分的截取区域R1的顶视图。图99是与图98对应的芯片拐角部分的示意顶视图。图100是与经受电荷平衡化处理的图99的拐角部分的部分截取区域R3对应的局部放大图(为更容易地理解电荷平衡化处理，当电荷平衡时每个N列的宽度减少从而提供相等的面积，即“N列减少显示”)。基于这些附图，将对本发明第二实施例的半导体器件中的电荷平衡型3D外围降低表面场结构等给出描述。
例如，同样在如图34或图36所示的非电荷平衡型列布局中，在有源单元部分超结结构14和外围侧部区域16a和16b(16c和16d)中，保持一维周期性从而使得相对容易地保持电荷平衡。另一方面，在外围拐角区域17b(17a、17c或17d)中，执行二维布局，并且重复布置例如L形P列区域12p以关于对角线基本对称(例如，如图36所示的伪对称型)。作为选择，超结结构以相同的对称性从一侧延伸(例如，关于对角线的非对称布局，如图34所示，即非对称型)。结果，在非对称的非电荷平衡型拐角列布局中，耗尽层的对称性不同于拐角部分中的列布局的对称性，并且往往由该不同引发局部电荷失衡。另一方面，在伪对称的非电荷平衡型拐角列布局中，与拐角部分中耗尽层的对称性的关系已经相对改善，但围绕其中P列区域断开或形成弯曲部分的部分，往往引发局部电荷失衡。相比之下，本章节的例子基于伪对称的非电荷平衡型拐角列布局，并且围绕其中P列区域断开或形成弯曲部分的部分执行局部电荷平衡化处理。
图98示出了电荷平衡型芯片拐角部分中的P列布局。如图98所示，该列布局在有源单元部分超结结构14和外围侧部区域16a和16b(16c和16d)中与非电荷平衡型列布局相同。然而，在外围拐角区域17b(17a、17c或17d)中，与非电荷平衡型弯曲布局(图36)相比，P列区域12p在沿着对角线40的部分中是断开的。同样，从两侧延伸的各个P列区域12p的相应端部处于互锁的位置关系中。
为易于理解该关系，图99示意性地示出了减少数目的P列区域12p。为了描述在X方向和Y方向中延伸的P列区域12p之间的相互关系，经受电荷平衡化处理的拐角部分中的部分截取区域R3被放大地变形并示于图100中。在图100中，以缩减的关系显示每个N列的厚度Wn(“N列缩减显示”)使得N列的厚度Wn和每个P列的厚度Wp在图中基本相同(仅在该图中，明显满足Wn＝Wp)。因此，包括在同一面积中的电荷量相等。如图100所示，在电荷平衡型拐角列布局中，在P列区域12p的纵向侧的两侧上的类似阴影化的半宽区域(具有均对应于列厚度的一半的宽度Wn/2和Wp/2的弯曲状区域)中的相应电荷量具有相同的绝对值和相反的符号。因此，如果阴影部分布置成占据整个区域(例如，外围拐角区域17b)的量，则因而保持局部电荷平衡。将理解到的是，为此目的，P列区域12p的较短边的中间可以适当地位于外围拐角区域或半导体芯片的对角线40上，并且邻近的P列区域12p之间的最近距离可以适当地设为N列的厚度的约一半Wn/2。
3.对上述第二实施例的第一变型(3D外围降低表面场结构和半宽表面降低表面场层)的描述(主要参见图101)
该章节的例子通过在第二章节描述的例子中使用半宽P-型表面降低表面场区域代替全宽P-型表面降低表面场区域而获得。关于半宽P-型表面降低表面场区域，在第一部分中进行了详细描述，所以这里不重复其描述。
图101是用于图示本发明第三部分的第二实施例的第一变型(3D外围降低表面场结构和半宽表面降低表面场层)的芯片拐角部分的示意顶视图。基于该附图，将对上述第二实施例的第一变型(3D外围降低表面场结构和半宽表面降低表面场层)给出描述。
如图101所示，外围拐角区域17b(17a、17c或17d)中的P列区域12p的布局是电荷平衡型的，并且使用半宽P-型表面降低表面场区域8。
4.对上述第一实施例和第二实施例中每一个的第二变型(超结拐角部分的削减)的描述(主要参见图102和图103)
该章节的例子涉及与图84对应的第二部分的电荷平衡型2D外围降低表面场结构的拐角的削减和与图35对应的第一部分的电荷平衡型3D外围降低表面场结构的拐角的削减。
图102是用于图示本发明第三部分的第一实施例的第二变型(超结拐角部分的削减)中的电荷平衡型2D外围降低表面场结构的、芯片拐角部分的截取区域R1的顶视图。图103是用于图示本发明第三部分的第二实施例的第二变型(超结拐角部分的削减)中的电荷平衡型3D外围降低表面场结构的、芯片拐角部分的截取区域R1的顶视图。基于这些附图，将对上述第一实施例和第二实施例中每一个的第二变型(超结拐角部分的削减)给出描述。
(1)电荷平衡型2D外围降低表面场结构的拐角的削减(主要参见图102)
如图95所示的电荷平衡型2D外围降低表面场结构与芯片拐角部分中耗尽层的对称性具有相对良好的关系。然而，P列区域12p的延伸部分的包络形状不同于耗尽层中等电势线的形状，并且就此而言，可能失去电荷平衡。为了防止此情况，如图102所示，这里根据芯片表面中耗尽层的等电势线的形状，对于图95的P列区域12p的延伸部分执行削减处理。
(2)电荷平衡型3D外围降低表面场结构的拐角的削减(主要参见图103)
如图98所示的电荷平衡型3D外围降低表面场结构与芯片拐角部分中耗尽层的对称性具有相对良好的关系。然而，P列区域12p的延伸部分的包络形状不同于耗尽层中等电势线的形状，并且就这点而言，可能失去电荷平衡。为了防止此情况，如图103所示，这里根据芯片表面中耗尽层的等电势线的形状，对于图98的P列区域12p的延伸部分执行削减处理。
5.对上述第一实施例和第二实施例中每一个的第三变型(与浮置场板的组合)的描述(主要参见图104和图105)
该章节的例子涉及与第二部分的第二章节对应的浮置场板对电荷平衡型2D外围降低表面场结构的应用以及与第一部分的第三章节对应的浮置场板对电荷平衡型3D外围降低表面场结构的应用。
图104是用于图示本发明第三部分的第一实施例的第三变型(与浮置场板的组合)的芯片拐角部分的示意顶视图。图105是用于图示本发明第三部分的第二实施例的第三变型(与浮置场板的组合)的芯片拐角部分的示意顶视图。基于这些附图，将对上述第一实施例和第二实施例中每一个的第三变型(与浮置场板的组合)给出描述。
(1)FFP对电荷平衡型2D外围降低表面场结构的应用(主要参见图104)
如图104所示，该例子通过将图95的芯片拐角部分中的电荷平衡型P列区域布局应用于第二部分的第二章节中描述的具有全宽P-型表面区域8和浮置场板30的2D外围降低表面场结构而获得。
(2)FFP对电荷平衡型3D外围降低表面场结构的应用(主要参见图105)
如图105所示，该例子通过将图98的芯片拐角部分中的电荷平衡型P列区域布局应用于第一部分的第一章节中描述的具有半宽P-型表面区域8的3D外围降低表面场结构而获得。
6.对上述第一实施例的第四变型(与N环或P环的组合)的描述(主要参见图106)
第二部分的第四或第六章节的例子涉及非电荷平衡型2D外围降低表面场结构，而该章节的例子涉及与其电荷平衡版本对应的电荷平衡型2D外围降低表面场结构。因此，在第二部分的第一章节中详细描述例如封装等，在第二部分的第四、第六等章节中详细描述除了芯片拐角部分中的P列布局等之外的芯片结构，在第二部分的第五、第七等章节详细描述与之关联的工艺，并且在第二部分的第八等章节中详细描述其变型等。因此，以下原则上将只对不同部分给出描述。
注意，这里将对具有N环区域和P环区域二者的例子给出描述，但显然如果提供N环区域和P环区域中的至少一个则也是足够的。
图106是用于图示本发明第三部分的第一实施例的第四变型(与N环或P环的组合)的芯片拐角部分的示意顶视图。基于该附图，将对上述第一实施例的第四变型(与N环或P环的组合)给出描述。
如图106所示，该章节的例子通过将图95所示的芯片拐角部分中的电荷平衡型P列区域布局应用于第二部分的第六章节的具有N环区域42n和P环区域42p的2D外围降低表面场结构而获得。注意，对于所得到的结构，可以进一步应用如第五章节的第(1)条中描述的浮置场板。
7.对每个实施例的考虑和补充描述(主要参见图107至图109)
图107是示出非电荷平衡型2D外围降低表面场结构中的电荷平衡和击穿电压之间的关系的数据绘图(包括单元部分中的仿真结果)。图108是示出非电荷平衡型3D外围降低表面场结构中的电荷平衡和击穿电压之间的关系的数据绘图(包括单元部分中的仿真结果)。图109是示出在各种2D外围降低表面场结构的每一个中的电荷平衡和击穿电压之间的关系的数据绘图(包括单元部分中的仿真结果)。基于这些附图，将对其每个实施例给出考虑和补充描述。
在图107中，不具有点的实线表示作为参考数据的有源单元部分中的仿真结果(即针对单元部分的计算值)，而由黑方形示出的数据表示与例如图50所示的典型2D外围降低表面场结构(即2D非平衡型)中所关注部分的击穿电压与电荷失衡率的依赖关系。从图中将理解到，在典型的2D外围降低表面场结构中，当P列中的电荷量Qp过量时，特别是在拐角部分中存在击穿电压的显著下降。
在图108中，不具有点的实线表示作为参考数据的有源单元部分中的仿真结果(即针对单元部分的计算值)，而由黑方形示出的数据表示例如图2所示的典型3D外围降低表面场结构(即3D非平衡型)中所关注部分的击穿电压与电荷失衡率的依赖关系。从图中将理解到，在典型的3D外围降低表面场结构中，当N列中的电荷量Qn过量时，特别是在拐角部分中存在击穿电压的显著下降，但不如在2D外围降低表面场结构中那样显著。
在图109中，不具有点的实线表示作为参考数据的有源单元部分中的仿真结果(即针对单元部分的计算值)，而由黑方形示出的数据表示例如图50所示的典型2D外围降低表面场结构(即2D非平衡型)中所关注部分的击穿电压与电荷失衡率的依赖关系。另一方面，由白方形示出的数据表示例如图96所示的电荷平衡型2D外围降低表面场结构(即2D平衡型)中所关注部分的击穿电压与电荷失衡率的依赖关系，而由黑三角形示出的数据表示例如图104所示的具有浮置场板(FFP)的电荷平衡型2D外围降低表面场结构(即具有FFP的2D平衡型)中所关注部分的击穿电压与电荷失衡率的依赖关系。从图中将理解到，在2D平衡型和具有FFP的2D平衡型的每个2D外围降低表面场结构中，当P列中的电荷量QP过量时击穿电压的恶化已经得到相当大的改善。
8.总结
尽管至此已经基于本发明的实施例具体描述了本发明人实现的本发明，但本发明并不限于此。将明白的是，在不脱离本发明精神的范围内，可以在本发明中进行各种变化和修改。
例如，每个上述实施例已经通过使用具有平面型栅极结构的MOS结构作为例子进行了具体描述，但本发明并不限于此。将明白的是，本发明可类似地完全应用于U-MOSFET等的沟槽栅极结构。而且，作为MOSFET的栅极电极的布局，示出了其中栅电极布置成与pn列并列的带状的例子，但本发明可适用于其中栅极电极布置在与pn列正交的方向中或者布置成格栅状配置的各种布局。
注意，在每个上述实施例中，已经具体描述了其中N沟道器件主要形成在N+单晶硅衬底之上的N外延层的上表面中的例子。然而，本发明并不限于此，并且P沟道器件也可以形成在P+单晶硅衬底之上的N外延层的上表面中。
每个上述实施例已经使用功率MOSFET作为例子进行了具体描述，但本发明并不限于此。将明白的是，本发明还可适用于每个具有超结结构的功率器件，即二极管、双极晶体管(包括IGBT)等。还将明白的是，本发明还可适用于其中嵌入有这种功率MOSFET、二极管、双极晶体管等的半导体集成电路器件等。
同样，在每个上述实施例中，沟槽填满方法已经主要作为超结结构的形成方法进行了具体描述，但本发明并不限于此。将明白的是，也可以使用例如多外延方法等。
在每个上述实施例中，主要具体地描述了在半导体衬底中形成的器件，但本发明并不限于此。将明白的是，本发明还可在基本无需任何修改的情况下适用于在基于GaAs的半导体衬底、基于碳化硅的半导体衬底以及基于氮化硅的半导体衬底中的器件。

Claims (36)

1.一种包括MOSFET的半导体器件，包括：
半导体衬底，具有第一主表面和第二主表面，所述第一主表面设置有所述MOSFET的源极电极和栅极电极，所述第二主表面设置有所述MOSFET的漏极电极，所述第一主表面与所述第二主表面彼此相对；
在所述第一主表面中的有源单元区域，包括所述MOSFET的漂移区域的至少一部分，所述漂移区域具有第一导电类型；
在所述有源单元区域外侧的外围侧部区域，所述有源单元区域位于所述外围侧部区域之间；
第一超结结构，设置在所述有源单元区域中并且在平面图中在第一方向上延伸；
第二超结结构，设置在每个所述外围侧部区域中并且在第二方向上延伸，所述第二方向与所述第一方向相交；
第二导电类型的结区域，在所述有源单元区域的外端部分处设置在所述漂移区域的表面中，所述结区域在平面图中围绕所述有源单元区域；
一个或多个浮置场板，在所述外围侧部区域中设置在所述半导体衬底的所述第一主表面之上，并且在平面图中围绕所述有源单元区域；以及
第二导电类型的表面降低表面场区域，设置在所述漂移区域的表面中使得耦合到所述结区域的外端，所述表面降低表面场区域在平面图中围绕所述结区域，
其中所述表面降低表面场区域的外端在平面图中位于所述结区域的外端与所述第二超结结构的外端之间，并且
所述源极电极的外端部分在平面图中位于所述结区域的外端与所述表面降低表面场区域的外端之间。
2.根据权利要求1所述的半导体器件，还包括：
在所述有源单元区域外侧的第二外围侧部区域，所述有源单元区域也位于所述第二外围侧部区域之间；以及
第三超结结构，设置在每个所述第二外围侧部区域中并且在第一方向上延伸。
3.根据权利要求1所述的半导体器件，其中所述表面降低表面场区域的外端在平面图中位于在所述结区域的外端与所述第二超结结构的外端之间的中部处或者靠近位于在所述结区域的外端与所述第二超结结构的外端之间的中部。
4.根据权利要求1所述的半导体器件，其中所述第一超结结构和所述第二超结结构通过沟槽外延填充方法形成。
5.根据权利要求1所述的半导体器件，其中在平面图中，每个浮置场板具有矩形形状，所述矩形形状具有被弯曲成直角的拐角部分。
6.根据权利要求1所述的半导体器件，其中在平面图中，每个浮置场板具有矩形形状，所述矩形形状具有弯曲的拐角部分。
7.根据权利要求1所述的半导体器件，还包括在所述第一主表面之上的树脂模制体。
8.根据权利要求1所述的半导体器件，包括在截面图中设置在所述一个或多个浮置场板与所述半导体衬底之间的绝缘层。
9.一种包括MOSFET的半导体器件，包括：
半导体衬底，具有第一主表面和第二主表面，所述第一主表面设置有所述MOSFET的源极电极，所述第二主表面设置有所述MOSFET的漏极电极，所述第一主表面与所述第二主表面彼此相对；
所述MOSFET的漂移区域，设置在所述第一主表面中，所述漂移区域具有第一导电类型；
有源单元区域，在所述第一主表面中，并且包括所述漂移区域的至少一部分；
第一外围侧部区域，在平面图中位于所述有源单元区域的相对侧上，所述有源单元区域位于所述第一外围侧部区域之间；
第一超结结构，设置在所述有源单元区域中并且在平面图中在第一方向上延伸；
第二超结结构，设置在所述第一外围侧部区域中并且在与第一方向相交的第二方向上延伸；
第二导电类型的主结区域，在所述有源单元区域的外部处设置在所述漂移区域中；
一个或多个浮置场板，在所述第一外围侧部区域中设置在所述半导体衬底的所述第一主表面之上，并且在平面图中围绕所述有源单元区域；以及
第二导电类型的表面降低表面场区域，设置在所述漂移区域中并且耦合到所述主结区域的外部，所述表面降低表面场区域在平面图中围绕所述主结区域，
其中所述表面降低表面场区域在平面图中延伸到所述第一外围侧部区域中，并且
所述源极电极在平面图中延伸到所述结区域以外而进入表面降低表面场区域。
10.根据权利要求9所述的半导体器件，其中所述MOSFET的栅极电极设置在所述半导体衬底的所述第一主表面之上。
11.根据权利要求9所述的半导体器件，还包括：
在平面图中位于所述有源单元区域的相对侧上的第二外围侧部区域，所述有源单元区域也位于所述第二外围侧部区域之间；以及
第三超结结构，设置在所述第二外围侧部区域中并且在第一方向上延伸。
12.根据权利要求9所述的半导体器件，其中所述表面降低表面场区域的外边缘在平面图中在所述第一外围侧部区域中的一个第一外围侧部区域中位于在所述主结区域的外部与所述第二超结结构的外端之间的中部处、或者靠近位于在所述主结区域的外部与所述第二超结结构的外端之间的中部。
13.根据权利要求9所述的半导体器件，其中所述第一超结结构和所述第二超结结构通过沟槽外延填充方法形成。
14.根据权利要求9所述的半导体器件，其中在平面图中，每个浮置场板具有矩形形状，所述矩形形状具有被弯曲成直角的拐角部分。
15.根据权利要求9所述的半导体器件，其中在平面图中，每个浮置场板具有矩形形状，所述矩形形状具有弯曲的拐角部分。
16.根据权利要求9所述的半导体器件，还包括在所述第一主表面之上的树脂模制体。
17.根据权利要求9所述的半导体器件，包括在截面图中设置在所述一个或多个浮置场板与所述半导体衬底之间的绝缘层。
18.一种半导体器件，包括：
(a)半导体芯片，具有第一主表面和第二主表面，所述第一主表面设置有功率MOSFET的源极电极，所述第二主表面设置有所述功率MOSFET的漏极电极；
(b)第一导电类型的漂移区域，设置在所述半导体芯片的基本上整个第一主表面中；
(c)基本上设置在所述第一主表面的中间部分处的基本上矩形的有源单元区域、沿着所述有源单元区域的各个侧部设置在所述有源单元区域的外侧的外围侧部区域以及设置在相邻的外围侧部区域之间的外围拐角区域；
(d)第一超结结构，具有第一取向，并且设置在所述单元区域的基本上整个表面中和所述漂移区域中；
(e)第二超结结构和第三超结结构，每个都具有与所述第一超结结构的取向正交的第二取向，在所述第一超结结构的第一取向的方向上设置在所述有源单元区域的相对侧上的每个所述外围侧部区域的所述漂移区域中；
(f)第四超结结构和第五超结结构，每个都具有与所述第一超结结构的取向基本上相同的取向，并在与所述第一超结结构的第一取向正交的方向上设置在所述有源单元区域的相对侧上的每个所述外围侧部区域的所述漂移区域中；
(g)第二导电类型的主结区域，其在所述有源单元区域的外端部分处并且设置在所述漂移区域的表面中使得围绕所述有源单元区域；
(h)多个浮置场板，经由绝缘膜设置在所述第一主表面之上并且设置在所述主结区域外侧使得围绕所述有源单元区域；以及
(i)树脂模制体，基本上覆盖所述半导体芯片的整个第一主表面，
其中在截面图中，每个所述浮置场板具有宽度并且被定位在从邻近所述浮置场板的第二导电类型的列环行区域的内端附近延伸的相应范围内，所述附近从所述列环行区域的中间线向所述有源单元区域间隔开，使得所述浮置场板在所述列环行区域之上延伸并且覆盖所述列环行区域的外端。
19.根据权利要求18所述的半导体器件，还包括：
(j)第二导电类型的表面降低表面场区域，设置在所述漂移区域的表面中使得耦合到所述主结区域的外端并围绕所述主结区域。
20.根据权利要求18所述的半导体器件，
其中每个所述浮置场板设置在所述第二导电类型的多个列环行区域中的对应的列环行区域之上。
21.根据权利要求18所述的半导体器件，
其中每个所述浮置场板在平面图中具有矩形框形状，每个场板具有被弯曲成直角的拐角部分。
22.根据权利要求18所述的半导体器件，
其中每个所述浮置场板在平面图中具有矩形框形状，每个场板具有被圆弧化的拐角部分。
23.根据权利要求18所述的半导体器件，还包括：
(k)第一导电类型的环区域，设置在所述漂移区域的表面中以及所述主结区域的外侧，使得沿着与第一导电类型的所述环区域邻近的第二导电类型的所述列环行区域的内端围绕所述有源单元区域。
24.根据权利要求23所述的半导体器件，
其中第一导电类型的所述环区域针对第二导电类型的每个所述列环行区域而设置。
25.根据权利要求24所述的半导体器件，还包括：
(l)第二导电类型的环区域，设置在所述漂移区域的表面中以及所述主结区域的外侧，使得沿着与第二导电类型的所述环区域邻近的第二导电类型的所述列环行区域的外端围绕所述有源单元区域。
26.根据权利要求18所述的半导体器件，
其中每个所述外围拐角区域设置有拐角部分超结结构，所述拐角部分超结结构具有与所述第二超结结构的宽度和取向基本上相同的宽度和取向。
27.根据权利要求18所述的半导体器件，
其中所述拐角部分超结结构在其外部处被削减。
28.一种半导体器件，包括：
(a)半导体芯片，具有第一主表面和第二主表面，所述第一主表面设置有功率MOSFET的源极电极，所述第二主表面设置有所述功率MOSFET的漏极电极；
(b)第一导电类型的漂移区域，设置在所述半导体芯片的基本上整个第一主表面中；
(c)基本上设置在所述第一主表面的中间部分处的基本上矩形的有源单元区域、沿着所述有源单元区域的各个侧部设置在所述有源单元区域的外侧的外围侧部区域以及设置在相邻的外围侧部区域之间的外围拐角区域；
(d)第一超结结构，具有第一取向，并且设置在所述单元区域的基本上整个表面中和所述漂移区域中；
(e)第二超结结构和第三超结结构，每个都具有与所述第一超结结构的取向正交的第二取向，在所述第一超结结构的第一取向的方向上设置在所述有源单元区域的相对侧上的每个所述外围侧部区域的所述漂移区域中；
(f)第四超结结构和第五超结结构，每个都具有与所述第一超结结构的取向基本上相同的取向，并在与所述第一超结结构的第一取向正交的方向上设置在所述有源单元区域的相对侧上的每个所述外围侧部区域的所述漂移区域中；
(g)第二导电类型的主结区域，其在所述有源单元区域的外端部分处并且设置在所述漂移区域的表面中使得围绕所述有源单元区域；
(h)第一导电类型的环区域，设置在所述漂移区域的表面中以及所述主结区域的外侧，使得沿着与第一导电类型的所述环区域邻近的第二导电类型的列环行区域的内端围绕所述有源单元区域；以及
(i)树脂模制体，基本上覆盖所述半导体芯片的整个第一主表面。
29.根据权利要求28所述的半导体器件，
其中第一导电类型的所述环区域针对所述第二导电类型的每个列环行区域而设置。
30.根据权利要求28所述的半导体器件，还包括：
(j)第二导电类型的表面降低表面场区域，设置在所述漂移区域的表面中，使得耦合到所述主结区域的外端并围绕所述主结区域。
31.根据权利要求28所述的半导体器件，还包括：
(k)多个浮置场板，经由绝缘膜设置在所述第一主表面之上并且设置在所述主结区域的外侧，使得围绕所述有源单元区域。
32.根据权利要求31所述的半导体器件，
其中每个所述浮置场板设置在第二导电类型的多个所述列环行区域中的对应的列环行区域之上。
33.根据权利要求28所述的半导体器件，还包括：
(l)第二导电类型的环区域，设置在所述漂移区域的所述表面中以及所述主结区域的外侧，使得沿着与第二导电类型的所述环区域邻近的第二导电类型的所述列环行区域的外端围绕所述有源单元区域。
34.根据权利要求28所述的半导体器件，
其中每个所述外围拐角区域设置有拐角部分超结结构，所述拐角部分超结结构具有与所述第二超结结构的宽度和取向基本上相同的宽度和取向。
35.根据权利要求28所述的半导体器件，
其中所述拐角部分超结结构在其外部处被削减。
36.根据权利要求31所述的半导体器件，其中所述浮置场板中的至少一个在绝缘膜中具有高度差。
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Families Citing this family (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5543758B2 (ja) 2009-11-19 2014-07-09 ルネサスエレクトロニクス株式会社 半導体装置
DE102015106693A1 (de) * 2015-04-29 2016-11-03 Infineon Technologies Austria Ag Superjunction-Halbleitervorrichtung mit Übergangsabschlusserstreckungsstruktur und Verfahren zur Herstellung
JP2013038329A (ja) * 2011-08-10 2013-02-21 Toshiba Corp 半導体装置
CN105789271B (zh) * 2011-09-27 2019-01-01 株式会社电装 半导体器件
JP5848142B2 (ja) * 2012-01-25 2016-01-27 ルネサスエレクトロニクス株式会社 縦型プレーナパワーｍｏｓｆｅｔの製造方法
US9614043B2 (en) 2012-02-09 2017-04-04 Vishay-Siliconix MOSFET termination trench
US9842911B2 (en) 2012-05-30 2017-12-12 Vishay-Siliconix Adaptive charge balanced edge termination
US8558308B1 (en) * 2012-06-14 2013-10-15 Infineon Technologies Austria Ag Method of manufacturing a semiconductor device using a contact implant and a metallic recombination element and semiconductor
TWI466253B (zh) * 2012-10-08 2014-12-21 Ind Tech Res Inst 雙相介金屬接點結構及其製作方法
US9184277B2 (en) 2012-10-31 2015-11-10 Infineon Technologies Austria Ag Super junction semiconductor device comprising a cell area and an edge area
CN103824884A (zh) * 2012-11-19 2014-05-28 比亚迪股份有限公司 一种超级结mosfet、该超级结mosfet的形成方法
CN103022015B (zh) * 2012-12-27 2015-07-01 成都芯源系统有限公司 静电放电保护单元及半导体器件
TW201430957A (zh) * 2013-01-25 2014-08-01 Anpec Electronics Corp 半導體功率元件的製作方法
US8748976B1 (en) * 2013-03-06 2014-06-10 Texas Instruments Incorporated Dual RESURF trench field plate in vertical MOSFET
US9269766B2 (en) * 2013-09-20 2016-02-23 Globalfoundries Singapore Pte. Ltd. Guard ring for memory array
US9437739B2 (en) * 2014-03-06 2016-09-06 Taiwan Semiconductor Manufacturing Company, Ltd. Finfet seal ring
US9450082B2 (en) * 2014-06-09 2016-09-20 Texas Instruments Incorporated Integrated termination for multiple trench field plate
US9887259B2 (en) 2014-06-23 2018-02-06 Vishay-Siliconix Modulated super junction power MOSFET devices
US9882044B2 (en) 2014-08-19 2018-01-30 Vishay-Siliconix Edge termination for super-junction MOSFETs
JP6185440B2 (ja) * 2014-09-16 2017-08-23 株式会社東芝 半導体装置
WO2016051449A1 (ja) * 2014-09-29 2016-04-07 新電元工業株式会社 半導体パッケージの製造方法および半導体パッケージ
CN104332489A (zh) * 2014-10-23 2015-02-04 吉林华微电子股份有限公司 半导体器件的具有表面超级结结构的终端
KR102276546B1 (ko) * 2014-12-16 2021-07-13 삼성전자주식회사 수분 방지 구조물 및/또는 가드 링, 이를 포함하는 반도체 장치 및 그 제조 방법
US9881997B2 (en) * 2015-04-02 2018-01-30 Fuji Electric Co., Ltd. Semiconductor device and manufacturing method of semiconductor device
JP6477174B2 (ja) * 2015-04-02 2019-03-06 富士電機株式会社 半導体装置および半導体装置の製造方法
CN105140269B (zh) * 2015-08-05 2018-10-26 电子科技大学 一种横向高压功率器件的结终端结构
CN105047693B (zh) * 2015-08-05 2018-09-21 电子科技大学 一种横向高压功率器件的结终端结构
WO2017090183A1 (ja) * 2015-11-27 2017-06-01 サンケン電気株式会社 半導体装置
DE102016207117A1 (de) * 2016-04-27 2017-11-02 Robert Bosch Gmbh Leistungshalbleiterbauelement und Verfahren zur Herstellung des Leistungshalbleiterbauelements
US11222962B2 (en) * 2016-05-23 2022-01-11 HUNTECK SEMICONDUCTOR (SHANGHAI) CO. Ltd. Edge termination designs for super junction device
DE102016115759B4 (de) * 2016-08-25 2018-06-28 Infineon Technologies Austria Ag Verfahren zum herstellen einer superjunction-halbleitervorrichtung und superjunction-halbleitervorrichtung
CN108428632B (zh) * 2017-02-15 2021-03-12 深圳尚阳通科技有限公司 超结器件的制造方法
CN107275389B (zh) * 2017-06-30 2020-02-07 上海华虹宏力半导体制造有限公司 超级结的沟槽填充方法
JP7009854B2 (ja) * 2017-09-11 2022-01-26 富士電機株式会社 起動素子、スイッチング電源回路の制御ｉｃ及びスイッチング電源回路
IT201700103511A1 (it) * 2017-09-15 2019-03-15 St Microelectronics Srl Dispositivo microelettronico dotato di connessioni protette e relativo processo di fabbricazione
US10655217B2 (en) * 2018-05-01 2020-05-19 Spts Technologies Limited Method of forming a passivation layer on a substrate
CN108987459B (zh) * 2018-07-25 2019-08-30 王永贵 一种功率器件
CN111886682A (zh) * 2018-10-18 2020-11-03 富士电机株式会社 半导体装置及制造方法
JP7107284B2 (ja) * 2019-07-08 2022-07-27 株式会社デンソー 半導体装置とその製造方法
JP7332812B2 (ja) * 2020-08-11 2023-08-23 三菱電機株式会社 炭化珪素半導体装置および電力変換装置
CN114093866B (zh) * 2021-11-19 2023-03-14 陕西亚成微电子股份有限公司 集成启动装置的mosfet结构及制造方法
US20240154032A1 (en) * 2022-10-28 2024-05-09 Ideal Semiconductor Devices, Inc. Edge termination structure for a charge balanced semiconductor device and method of fabricating same

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1076363A2 (en) * 1999-08-11 2001-02-14 Dynex Semiconductor Limited High voltage semiconductor device
US6512268B1 (en) * 1999-08-23 2003-01-28 Fuji Electric Co., Ltd. Super-junction semiconductor device
CN1405897A (zh) * 2001-06-11 2003-03-26 株式会社东芝 具有resurf层的功率用半导体器件
CN1445860A (zh) * 2002-03-18 2003-10-01 株式会社东芝 半导体器件及其制造方法
CN1601756A (zh) * 2003-09-25 2005-03-30 三洋电机株式会社 半导体装置及其制造方法
CN1744329A (zh) * 2004-08-31 2006-03-08 株式会社电装 具有超结结构的半导体器件及其制造方法
CN1823421A (zh) * 2003-08-20 2006-08-23 株式会社电装 垂直型半导体装置
CN101416315A (zh) * 2006-03-30 2009-04-22 飞兆半导体公司 用于功率器件的电荷平衡技术
CN101840933A (zh) * 2010-04-13 2010-09-22 苏州博创集成电路设计有限公司 带表面缓冲环终端结构的超结金属氧化物场效应晶体管
CN101868856A (zh) * 2007-09-21 2010-10-20 飞兆半导体公司 用于功率器件的超结结构及制造方法
CN102074581A (zh) * 2009-11-19 2011-05-25 瑞萨电子株式会社 半导体器件以及用于制造半导体器件的方法

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5976466A (ja) 1982-10-25 1984-05-01 Mitsubishi Electric Corp プレ−ナ形半導体装置
JP2812093B2 (ja) 1992-09-17 1998-10-15 株式会社日立製作所 プレーナ接合を有する半導体装置
JP3581447B2 (ja) 1995-08-22 2004-10-27 三菱電機株式会社 高耐圧半導体装置
JP4765012B2 (ja) * 2000-02-09 2011-09-07 富士電機株式会社 半導体装置及びその製造方法
JP3899231B2 (ja) * 2000-12-18 2007-03-28 株式会社豊田中央研究所 半導体装置
CN1223008C (zh) 2001-02-21 2005-10-12 三菱电机株式会社 半导体器件及其制造方法
JP2003086800A (ja) * 2001-09-12 2003-03-20 Toshiba Corp 半導体装置及びその製造方法
JP3731520B2 (ja) * 2001-10-03 2006-01-05 富士電機デバイステクノロジー株式会社 半導体装置及びその製造方法
JP3906181B2 (ja) 2003-05-26 2007-04-18 株式会社東芝 電力用半導体装置
JP4248953B2 (ja) * 2003-06-30 2009-04-02 株式会社ルネサステクノロジ 半導体装置およびその製造方法
JP2006269720A (ja) 2005-03-24 2006-10-05 Toshiba Corp 半導体素子及びその製造方法
JP2006278826A (ja) * 2005-03-30 2006-10-12 Toshiba Corp 半導体素子及びその製造方法
US7541643B2 (en) * 2005-04-07 2009-06-02 Kabushiki Kaisha Toshiba Semiconductor device
US8461648B2 (en) * 2005-07-27 2013-06-11 Infineon Technologies Austria Ag Semiconductor component with a drift region and a drift control region
DE102005047102B3 (de) 2005-09-30 2007-05-31 Infineon Technologies Ag Halbleiterbauelement mit pn-Übergang
US7790549B2 (en) * 2008-08-20 2010-09-07 Alpha & Omega Semiconductor, Ltd Configurations and methods for manufacturing charge balanced devices
US20080017897A1 (en) * 2006-01-30 2008-01-24 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing same
JP5002974B2 (ja) 2006-02-02 2012-08-15 富士電機株式会社 半導体装置
JP5124999B2 (ja) * 2006-06-15 2013-01-23 富士電機株式会社 半導体装置およびその製造方法
JP4980663B2 (ja) * 2006-07-03 2012-07-18 ルネサスエレクトロニクス株式会社 半導体装置および製造方法
JP2008091450A (ja) * 2006-09-29 2008-04-17 Toshiba Corp 半導体素子
JP2007116190A (ja) 2006-12-12 2007-05-10 Toshiba Corp 半導体素子およびその製造方法
JP2008187125A (ja) * 2007-01-31 2008-08-14 Toshiba Corp 半導体装置
JP5298488B2 (ja) * 2007-09-28 2013-09-25 富士電機株式会社 半導体装置
JP5228430B2 (ja) * 2007-10-01 2013-07-03 サンケン電気株式会社 半導体装置
JP5198030B2 (ja) * 2007-10-22 2013-05-15 株式会社東芝 半導体素子
JP2009111237A (ja) * 2007-10-31 2009-05-21 Toshiba Corp 半導体素子
JP4635067B2 (ja) 2008-03-24 2011-02-16 株式会社東芝 半導体装置及びその製造方法
JP5560536B2 (ja) 2008-04-30 2014-07-30 凸版印刷株式会社 ハードコート層用組成物およびハードコートフィルム
JP2010040973A (ja) 2008-08-08 2010-02-18 Sony Corp 半導体装置およびその製造方法
JP2010081905A (ja) 2008-10-02 2010-04-15 Takeshi Hayashi 自動釣りシステム、およびその設定器
JP2010109957A (ja) 2008-10-29 2010-05-13 Osamu Ichiyoshi チャープｚ変換によるｏｆｄｍ信号伝送方式
IT1397574B1 (it) * 2008-12-29 2013-01-16 St Microelectronics Rousset Dispositivo a semiconduttore di potenza di tipo multi-drain e relativa struttura di terminazione di bordo
JP6009731B2 (ja) * 2010-10-21 2016-10-19 富士電機株式会社 半導体装置
US8673700B2 (en) * 2011-04-27 2014-03-18 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1076363A2 (en) * 1999-08-11 2001-02-14 Dynex Semiconductor Limited High voltage semiconductor device
US6512268B1 (en) * 1999-08-23 2003-01-28 Fuji Electric Co., Ltd. Super-junction semiconductor device
CN1405897A (zh) * 2001-06-11 2003-03-26 株式会社东芝 具有resurf层的功率用半导体器件
CN1445860A (zh) * 2002-03-18 2003-10-01 株式会社东芝 半导体器件及其制造方法
CN1823421A (zh) * 2003-08-20 2006-08-23 株式会社电装 垂直型半导体装置
CN1601756A (zh) * 2003-09-25 2005-03-30 三洋电机株式会社 半导体装置及其制造方法
CN1744329A (zh) * 2004-08-31 2006-03-08 株式会社电装 具有超结结构的半导体器件及其制造方法
CN101416315A (zh) * 2006-03-30 2009-04-22 飞兆半导体公司 用于功率器件的电荷平衡技术
CN101868856A (zh) * 2007-09-21 2010-10-20 飞兆半导体公司 用于功率器件的超结结构及制造方法
CN102074581A (zh) * 2009-11-19 2011-05-25 瑞萨电子株式会社 半导体器件以及用于制造半导体器件的方法
CN101840933A (zh) * 2010-04-13 2010-09-22 苏州博创集成电路设计有限公司 带表面缓冲环终端结构的超结金属氧化物场效应晶体管

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