CN103022015B - 静电放电保护单元及半导体器件 - Google Patents

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Abstract

提出了一种静电放电(ESD)保护单元及包含该ESD保护单元的半导体器件。根据本公开的实施例，所述ESD保护单元包括构图的半导体层，该半导体层包含环状的第一部分，其具有外轮廓线和内轮廓线，该外轮廓线和该内轮廓线均为波浪线并且实质上相互平行；该轮廓线和内轮廓线之间的中线也是波浪线，实质上与该外轮廓线和内轮廓线平行，并且该中线上每一点处的曲率均实质上相同。根据本公开实施例的ESD保护单元，由于其所述第一部分可以看作由宽度基本上处处一致的波浪带围成且整体弯曲程度处处一致，因而在该第一部分中沿所述中线的法线方向制作的PN结耐压性能提高，并且PN结的面积增大，有助于提升ESD保护单元的电流处理能力。

Description

静电放电保护单元及半导体器件
技术领域
本公开的实施例涉及半导体器件，尤其涉及具有静电保护单元的半导体器件及其中的静电放电保护单元。
背景技术
在大多数实际应用中，对半导体器件提供静电放电(ESD)保护是必要的。由ESD引起的高压大电流可能瞬间超出半导体器件允许的承受范围，从而对半导体器件造成严重损害。因此，为了防止ESD对诸如金属氧化物半导体场效应晶体管(MOSFET)、结型场效应晶体管(JFET)、双扩散金属氧化物半导体场效应晶体管(DMOS)等半导体器件造成例如栅氧化层击穿等损害，可以在这些半导体器件的栅极和源极之间耦接ESD保护单元。这样，在因静电放电(ESD)产生的电压高于一定值(例如，该值可以设定为低于这些半导体器件的栅氧化层的击穿电压值)时，可以使该ESD保护单元导通，从而为ESD的能量释放提供通路。
当今，为了降低产品尺寸及生产成本，通常希望将ESD保护模块集成于半导体器件中。
图1示出了一种常用的可集成于半导体器件中的ESD保护单元50的平面俯视示意图。ESD保护单元50一般通过对多晶硅层51进行P型和N型掺杂而形成交替排布的P型掺杂区511和N型掺杂区512而形成。相邻的P型掺杂区511和N型掺杂区512之间构成PN结，从而ESD保护单元50包括串联的PN二极管组。该串联的PN二极管组50通常被耦接于半导体器件(例如：MOSFET、JFET、DMOS等)的栅极金属和源极金属之间以为半导体器件的栅氧化层提供ESD保护。
ESD保护单元50的形状(包括多晶硅层51及各P型掺杂区511和N型掺杂区512的形状)对ESD保护单元50的性能有较大影响。仍参考图1，ESD保护单元50通常制作成具有圆角的闭合方形。由于该闭合方形的圆角处501的曲率较大，与该闭合方形的边上502的曲率不同，因此在该ESD保护单元50通电时，电场分布不均匀。在曲率相对较大的部分(例如圆角处501)的电场强度相对较强，相对于曲率相对较小的部分(例如边上502)更易被击穿，限制了ESD保护单元50的耐击穿电压。另外P型掺杂区511和N型掺杂区512之间构成的PN结的面积也是影响ESD保护单元性能的一个重要因素。在ESD保护单元50的厚度(即，多晶硅层51及各P型掺杂区511和N型掺杂区512的厚度)一定的情况下，PN结的面积取决于各个P型掺杂区511和N型掺杂区512之间构成的PN结的周长，在图1中则体现为ESD保护模块50的闭合方形轮廓线的周长。增大ESD保护模块50的形状的周长则可以增大每个PN结的面积，减小每个PN结的电阻，从而改善ESD保护模块50的电流导通能力和电流均匀性，从而为该半导体器件10提供更好的ESD保护。
发明内容
针对现有技术中的一个或多个问题，本公开的实施例提供一种包可以集成于半导体器件中的ESD保护单元及包含该ESD保护单元的半导体器件。
在本公开的一个方面，提出了一种静电放电保护单元，包括：构图的半导体层，该构图的半导体层包括环状的第一部分，所述环状的第一部分具有外轮廓线和内轮廓线，该外轮廓线和该内轮廓线均为波浪线并且实质上相互平行；其中，该外轮廓线和该内轮廓线之间的中线也是波浪线，实质上与所述外轮廓线和所述内轮廓线平行，并且该中线上每一点处的曲率均实质上相同。根据本公开的实施例，所述第一部分具有沿所述中线的法线方向交替排布于所述外轮廓线和所述内轮廓线之间的多个第一导电类型掺杂区和第二导电类型掺杂区，所述第二导电类型与所述第一导电类型相反，并且每个第一导电类型掺杂区的宽度实质上处处均匀一致，每个第二导电类型掺杂区的宽度也实质上处处均匀一致。
根据本公开的实施例，所述中线由交替的凹形弧线和凸形弧线构成，该凹形弧线向所述环状的第一部分的内侧隆起，该凸形弧线向所述环状的第一部分的外侧隆起，该凹形弧线的半径和该凸形弧线的半径实质上相等。
根据本公开的实施例，所述第一部分由交替的凹形弧段和凸形弧段构成，该凹形弧段向所述环状的第一部分的内侧隆起，该凸形弧段向所述环状的第一部分的外侧隆起，该凹形弧段的内径与该凸形弧段的内径实质上相等，该凹形弧段的外径和该凸形弧段的外径实质上相等。
根据本公开的实施例，所述多个第一导电类型掺杂区和第二导电类型掺杂区包括第一导电类型的中间掺杂区和由该中间掺杂区开始向该中间掺杂区的两侧对称交替排布的多个第二导电类型掺杂区和第一导电类型掺杂区，其中所述中间掺杂区沿所述中线形成。
根据本公开的实施例，所述环状的第一部分整体上大致呈方形环状；该方形环状的所述中线，在该方形环状拐角处的弧线的弧度比在该方形环状的边上的弧线的弧度大π/2；并且该方形环状的所述中线，在该方形环状的边上的凹形弧线和凸形弧线的弧度实质上相等。
根据本公开的实施例，所述环状的第一部分整体上大致呈圆形环状，该圆形环状的所述中线的凹形弧线的弧度和其凸形弧线的弧度相差一个固定的角度。
根据本公开的实施例，所述构图的半导体层可以进一步包括饼状的第二部分，该第二部分的轮廓线与所述第一部分的内轮廓线重合，并且该第二部分的掺杂类型与所述多个第一导电类型掺杂区和第二导电类型掺杂区中的位于所述第一部分最内侧的掺杂区的掺杂类型相反。
在本公开的一个方面，提出了一种半导体器件，包括：衬底；晶体管，形成于衬底中，具有漏区、栅区和源区；静电放电保护单元，形成于衬底上方，包括构图的半导体层；以及静电放电隔离层，形成于衬底表面上，将所述静电放电保护单元与衬底隔离；其中，所述构图的半导体层包括环状的第一部分，该环状的第一部分具有外轮廓线和内轮廓线，该外轮廓线和该内轮廓线均为波浪线并且实质上相互平行；所述外轮廓线和所述内轮廓线之间的中线也是波浪线，与所述外轮廓线和所述内轮廓线实质上平行，并且该中线上每一点处的曲率均实质上相同；以及，所述第一部分具有沿所述中线的法线方向交替排布于所述外轮廓线和所述内轮廓线之间的多个第一导电类型掺杂区和第二导电类型掺杂区，所述第二导电类型与所述第一导电类型相反，并且每个第一导电类型掺杂区的宽度实质上处处均匀一致，每个第二导电类型掺杂区的宽度也实质上处处均匀一致。
根据本公开的实施例，所述静电放电保护单元耦接于所述晶体管的栅区和源区之间。
根据本公开的实施例，所述半导体器件可以进一步包括：层间介电层，覆盖所述衬底和所述静电放电保护单元；栅极金属，形成于所述层间介电层上，通过层间介电层中的第一通孔耦接所述栅区；源极金属，形成于所述层间介电层上，与所述栅极金属之间具有隔离间隙，通过层间介电层中的第二通孔耦接所述源区；其中，所述静电放电保护单元通过层间介电层中的第三通孔耦接所述源极金属，并通过层间介电层中的第四通孔耦接所述栅极金属。
根据本公开的实施例，所述栅极金属可以具有焊盘部分和走线部分；所述构图的半导体层和静电放电隔离层可以环绕所述焊盘部分形成所述环状；所述静电放电保护单元中位于所述第一部分最外环的第一导电类型掺杂区通过层间介电层中的第三通孔耦接所述源极金属；所述静电放电保护单元中位于所述第一部分最内环的第一导电类型掺杂区通过层间介电层中的第四通孔耦接所述焊盘部分。
根据本公开的实施例，所述构图的半导体层可以进一步包括饼状的第二部分，该第二部分的轮廓线与所述第一部分的内轮廓线重合，并且该第二部分的掺杂类型与所述多个第一导电类型掺杂区和第二导电类型掺杂区中的位于所述第一部分最内侧的掺杂区的掺杂类型相反。在这种情况下，根据本公开的实施例，所述第二部分可以几乎布满整个所述焊盘部分的下方，并且可以通过层间介电层中的第四通孔耦接所述焊盘部分，而不再是所述第一部分最内环的第一导电类型掺杂区与所述焊盘部分耦接。
附图说明
下面的附图有助于更好地理解接下来对本公开不同实施例的描述。这些附图并非按照实际的特征、尺寸及比例绘制，而是示意性地示出了本公开一些实施方式的主要特征。这些附图和实施方式以非限制性、非穷举性的方式提供了本公开的一些实施例。为简明起见，不同附图中相同或类似的组件或结构采用相同或相似的附图标记示意。
图1示出了一种常用的可集成于半导体器件中的ESD保护单元50的平面俯视示意图；
图2示出了根据本公开一个实施例的半导体器件100的纵向剖面示意图；
图3示出了根据本公开一个实施例的对应于图2中所示半导体器件100的平面俯视示意图；
图4示出了根据本公开一个实施例的ESD保护单元110的平面放大示意图；
图5示出了根据本公开另一实施例的ESD保护单元110的平面放大示意图；
图6示出了根据本公开另一实施例的半导体器件200的纵向剖面示意图；
图7示出了根据本公开另一实施例的对应于图6所示半导体器件200中ESD保护单元110的平面放大示意图。
具体实施方式
下面将参照附图详细说明本公开的一些实施例。但是应该理解，这些描述只是示例性的，并非要限制本公开的范围。此外，在以下说明中省略了对公知结构和技术的描述，以避免不必要的混淆本公开的概念。
在接下来的说明中，一些具体的细节，例如实施例中的具体电路结构、器件结构、工艺步骤以及这些电路、器件和工艺的具体参数，都用于对本公开的实施例提供更好的理解。本技术领域的技术人员可以理解，即使在缺少一些细节或者与其他方法、元件、材料等结合的情况下，本公开的实施例也可以被实现。
在本公开的说明书及权利要求书中，若采用了诸如“左、右、内、外、前、后、上、下、顶、之上、底、之下”等一类的词，均只是为了便于描述，而不表示组件/结构的必然或永久的相对位置。本领域的技术人员应该理解这类词在合适的情况下是可以互换的，例如，以使得本公开的实施例可以在不同于本说明书描绘的方向下仍可以运作。在本公开的上下文中，将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。此外，“耦接”一词意味着以直接或者间接的电气的或者非电气的方式连接。“一个/这个/那个”并不用于特指单数，而可能涵盖复数形式。“在……内”可能涵盖“在……内/上”。在本公开的说明书中，若采用了诸如“根据本公开的一个实施例”、“在一个实施例中”等用语并不用于特指在同一个实施例中，当然也可能是同一个实施例中。若采用了诸如“在另外的实施例中”、“根据本公开的不同实施例”、“根据本公开另外的实施例”等用语，也并不用于特指提及的特征只能包含在特定的不同的实施例中。词语“基本上”、“大致”、“实质上”是指考虑了设计容限和/或制造公差等导致的偏差。例如，“基本上平行”可以是指完全平行，或者可以并非完全平行，而是可以包括设计容限和/或制造公差等导致的偏差。本领域的技术人员应该理解，在本公开说明书的一个或者多个实施例中公开的各具体特征、结构或者参数、步骤等可以以任何合适的方式组合。除非特别指出，“或”可以涵盖“和/或”的意思。若“晶体管”的实施例可以包括“场效应晶体管”或者“双极结型晶体管”，则“栅极/栅区”、“源极/源区”、“漏极/漏区”分别可以包括“基极/基区”、“发射极/发射区”、“集电极/集电区”，反之亦然。本领域技术人员应该理解以上对各用词的说明仅仅提供一些示例性的用法，并不用于限定这些词。
在本说明书中，用“+”和“-”来描述掺杂区的相对浓度，但这并不用于限制掺杂区的浓度范围，也不对掺杂区进行其他方面的限定。例如，下文中描述为N+或N-的掺杂区，亦可以称为N型掺杂区，描述为P+或P-的掺杂区，亦可以称为P型掺杂区。
图2示出了根据本公开一个实施例的半导体器件100的纵向剖面示意图。图3示出了根据本公开一个实施例的对应于图2中所示半导体器件100的平面俯视示意图。需要说明的是，图3示意出了半导体器件100的整个晶片的平面俯视图(主要示意出了晶片的金属层和ESD保护模块的半导体层)，图2仅为整个晶片中器件单元的部分剖面示意图，例如可以认为图2中的纵向剖面示意图对应于图3中AA’剖面线所示的部分。下面结合图2和图3对根据本公开实施例的半导体器件100进行说明。
根据本公开的一个实施例，半导体器件100包括晶体管101(例如，图2中示意为MOSFET 101)和静电放电(ESD)保护模块102(例如，图2中示意为多个交替排布的P型和N+型掺杂区)。在如图2的示例性实施例中，该半导体器件100具有衬底103，该衬底103具有第一导电类型(例如，图2中示意为N型)，并可能包括具有较重掺杂浓度(例如，图2中示意为N+掺杂)的基底部分1031和具有较轻掺杂浓度(例如，图2中示意为N-掺杂)的外延层部分1032。然而，本公开不限于此。衬底103可以包括硅(Si)等半导体材料，锗硅(SiGe)等化合物半导体材料，或者绝缘体上硅(SOI)等其他形式的衬底。
根据本公开的一个实施例，晶体管101(图2中示意为MOSFET)可以包括漏区(103)、栅区105和源区106。在图2示出的示例性实施例中，晶体管101被配置为垂直型晶体管，衬底103的基底部分1031可以用作晶体管101(例如MOSFET)的漏区，源区106横向相邻于栅区105并形成于栅区105的两侧，具有所述第一导电类型，并且具有相对较重的掺杂浓度(例如，图2中示意为N+掺杂)。
根据本公开的一个实施例，晶体管101(例如MOSFET)还可以进一步包括形成于衬底103中的体区104，具有与所述第一导电类型相反的第二导电类型(例如：图2中示意为P型)。本领域的普通技术人员应该可以理解，体区104可以通过在衬底103(衬底103的外延层部分1032)中注入具有所述第二导电类型的离子形成，体区104通常具有相对较轻的掺杂浓度。
在图2示出的示例性实施例中，栅区105可以为槽型栅区，可以包括在栅沟槽1053中形成的栅导体层1051和栅介质层1052，所述栅介质层布满栅沟槽1053的侧壁和底面，将栅导体层1051与衬底103和体区104隔离开。在本公开图2的示例中，槽型栅区105纵向从衬底103的上表面S1穿过体区104延伸至外延层1032中。纵向可以认为是垂直于衬底103的上表面S1的方向上。
根据本公开实施例的半导体器件100进一步包括耦接所述栅区105的栅极金属107和耦接所述源区106的源极金属108分别作为半导体器件100的栅电极和源电极。在图2和图3示意的实施例中，源极金属108和栅极金属107之间具有隔离间隙，其中栅极金属107具有焊盘部分1071和走线部分1072(参见图3示意的俯视平面图)。在图3示意的示例性实施例中，栅极金属107环绕该源极金属108形成，将源极金属108包围。在另外的实施例中，栅极金属107并不一定完全将源极金属108包围。在图3示意的实施例中，源极金属108具有相对较大的面积，以便为半导体器件100提供良好的源电极处理漏源电流能力(晶体管101导通时)和良好的散热性。
根据本公开的一个示例性实施例，晶体管101的栅区105可以通过槽型栅连接部205与所述栅极金属107耦接。与槽型栅区105类似，槽型栅连接部205可以包括在连接沟槽2053中形成的导体层2051和介质层2052，介质层2052布满连接沟槽2053的侧壁和底面，将导体层2051与周围的衬底103和体区104隔离开。槽型栅连接部205与槽型栅区105在衬底103中相互连接，槽型栅连接部205一般比槽型栅区105宽，以易于通过层间通孔(例如，图2中示意的通孔1121)与栅极金属107接触。连接沟槽2053中填充的导体层2051可以与栅沟槽1053中填充的栅导体层1051材料相同，例如均为掺杂的多晶硅，也可以为与栅导体层1051不同的其它导体的材料。连接沟槽2053中填充的介电层2052可以与栅沟槽1053中填充的栅介电层1052材料相同，例如均为硅氧化物，也可以为栅介电层1052不同的介电材料。本领域的普通技术人员应该理解，图2中对于栅区105以及栅连接部205等有关栅结构的表示均是示意性的，图1和图2的剖面和平面对应关系也是示意性的，并不用于对本公开进行精确具体的限定。事实上，槽型栅区105以及槽型栅连接部205的结构和排布方式以及它们间的相互连接关系并不限于图2所示以及以上基于图2所描述的。
根据本公开的一个示例性实施例，静电放电(ESD)保护模块102形成于所述衬底103的上表面S1上方，耦接于所述栅极金属107和所述源极金属108之间。
根据本公开的一个示例性实施例，静电放电(ESD)保护模块102位于所述栅极金属107的焊盘部分1071至所述源极金属108邻近所述焊盘部分1071的部分区域下方。ESD保护模块102至少有一部分延伸至所述焊盘部分1071下方，并且至少有另一部分延伸至源极金属108下方(参见图2示意的纵向剖面图)，例如，在与衬底103的上表面S1平行的平面上(方向上)，ESD保护模块102基本环绕所述焊盘部分1071形成，呈闭合形状(参见图3示意的俯视平面图)，与所述焊盘部分1071和所述源极金属108有交迭区域，从而可以通过位于交迭区域的通孔如1123、1124而彼此电耦接在一起。
根据本公开的一个示例性实施例，ESD保护模块102可以包括ESD隔离层109和覆盖该ESD隔离层109的ESD保护单元110。该ESD隔离层109将所述ESD保护单元110与衬底103隔开，从而将ESD保护单元110与晶体管101隔离。根据本公开的一个实施例，ESD隔离层109的形状与所述ESD保护单元110的形状一致。根据本公开的一个示例性实施例，ESD保护单元110包括构图的半导体层(例如多晶硅层)，该构图的半导体层被掺杂使其具有多个交替排布的第一导电类型掺杂区1101(图2中示意为N+掺杂区，用深灰色填充块表示)和第二导电类型掺杂区1102(图2中示意为P掺杂区，用浅灰色填充块表示)，从而形成多个串联耦接的PN二极管，相邻的第一导电类型掺杂区1101和第二导电类型掺杂区1102之间形成PN结。根据本公开的不同实施例，ESD保护单元110也可以包括与器件制造工艺相兼容的其它半导体材料层。因此，这里的“多晶硅”意味着涵盖了硅及除硅以外的其它类似硅的半导体材料及其组合物。
图4示出了根据本公开一个实施例的ESD保护单元110在与S1平行的平面上的平面俯视示意图。在如图4的示例性实施例中，ESD保护单元110的半导体层(例如多晶硅层)被构图为包括呈闭合环状的第一部分401(图4中的有填充部分)。该第一部分401具有外轮廓线4021和内轮廓线4022，该外轮廓线4021包络该第一部分401的外侧边缘，该内轮廓线4022包络该第一部分401的内侧边缘，该外轮廓线4021和该内轮廓线4022均为波浪线并且大致相互平行，那么由该外轮廓线4021和该内轮廓线4022所确定的该闭合环状的第一部分401的宽度W基本上处处一致。该第一部分401的位于所述外轮廓线4021和所述内轮廓线4022之间的中线4023(图4中用虚线示意出)也是波浪线，大致与所述外轮廓线4021和所述内轮廓线4022平行。这里将波浪线4023称为中线，意味着该中线4023到所述外轮廓线4021的间距和到所述内轮廓线4022的间距基本上相等。
根据本公开的一个实施例，所述中线4023上每一点处的曲率均基本上相同，例如表示为k。所述第一部分401具有沿所述中线4023的法线方向交替排布于所述外轮廓线4021和所述内轮廓线4022之间的多个第一导电类型掺杂区1101(图2和图4中均示意为N+掺杂区，用深灰色填充表示)和第二导电类型掺杂区1102(图2和图4中均示意为P掺杂区，用浅灰色填充表示)，所述第二导电类型与所述第一导电类型相反。每个第一导电类型掺杂区1101的宽度基本上处处均匀一致，每个第二导电类型掺杂区1102的宽度也基本上处处均匀一致，也就是说，每个第一导电类型掺杂区1101的轮廓线和每个第二导电类型掺杂区1102的轮廓线均大致与所述外轮廓线4021、内轮廓线4022和中线4023平行。应该注意，第一部分401的宽度W可以根据实际应用需求选取合适的值，每个第一导电类型掺杂区1101的宽度和每个第二导电类型掺杂区1102的宽度也可以根据实际应用需求合适选取。这里所提及的“法线”即指几何意义上的法线，例如，外轮廓线4021的法线指在该外轮廓线4021上任一点，垂直于该点的切线的直线；内轮廓线4022的法线指在该内轮廓线4022上任一点，垂直于该点的切线的直线。图4中示意出了外轮廓线4021和内轮廓线4022的一条法线403，该法线403与外轮廓线4021和内轮廓线4022的交点分别为P1和P2，该法线403垂直于外轮廓线4021在点P1处的切线L1，也垂直于内轮廓线4022在点P2处的切线L2。
在参考图4所公开的示例性实施例中，由于第一部分401的中线4023上每一点处的曲率(k)均基本上相同，使该第一部分401整体的弯曲程度在各处大致相同，在该第一部分401中形成的各第一导电类型掺杂区1101和第二导电类型掺杂区1102的弯曲程度也大致相同。那么，在该ESD保护单元110通电时，电场分布大致均匀，从而相邻的第一导电类型掺杂区1101和第二导电类型掺杂区1102之间形成的结(PN结)不容易被击穿，很大地改善了ESD保护单元110的耐击穿性能。在另一方面，由于第一部分401的内轮廓线4021和外轮廓线4022是大致平行的波浪线，那么轮廓线与该内轮廓线4021和外轮廓线4022大致平行的各第一导电类型掺杂区1101和第二导电类型掺杂区1102之间构成的PN结的面积增大，使每个PN结的电阻减小，从而改善ESD保护单元110的电流导通能力和电流均匀性。这是因为，在ESD保护单元110的厚度一定的情况下，轮廓线是波浪线的各第一导电类型掺杂区1101和第二导电类型掺杂区1102之间构成的PN结的周长增大，因而使每个PN结的面积增大。
继续参考图4，根据本公开的一个示例性实施例，所述中线4023由交替的凹形弧线404和凸形弧线405构成，所述凹形弧线向所述环状的第一部分401的内侧隆起，所述凸形弧线405向所述环状的第一部分401的外侧隆起，所述凹形弧线404的半径和所述凸形弧线405的半径基本上相等，例如均表示为r。这样有助于实现凹形弧线404和凸形弧线405的圆滑连接，从而形成曲率基本上处处一致的波浪形中线4023。
继续图4示出的示例性实施例，第一部分401的外轮廓线4021和内轮廓线4022也分别由交替的凹形弧线和凸形弧线构成，使所述第一部分401整体上由交替的凹形弧段406和凸形弧段407构成，所述凹形弧段406向所述环状的第一部分401的内侧隆起，所述凸形弧段407向所述环状的第一部分401的外侧隆起，所述凹形弧段406的内径与所述凸形弧段407的内径基本上相等(例如均表示为r1)，所述凹形弧段406的外径和所述凸形弧段407的外径基本上相等(例如均表示为r2)。这样凹形弧段406和凸形弧段407平滑连接，使环状第一部分401可以看作由宽度基本上处处一致(例如标示为W)的波浪带围成，其整体弯曲程度处处一致，从而提升ESD保护单元110的耐击穿性能。应当注意，凹形弧段406的内径指以该凹形弧段406为观察单位，其拱形最内侧的弧线的半径(事实上为所述第一部分401的外轮廓线4021上的一段弧线的半径)，其外径则指以该凹形弧段406为观察单位，其拱形最外侧的弧线的半径(事实上为所述第一部分401的内轮廓线4022上的一段弧线的半径)。同理，凸形弧段407的内径指以该凸形弧段407为观察单位，其拱形最内侧的弧线的半径(事实上为所述第一部分401的内轮廓线4022上的一段弧线的半径)，其外径则指以该凸形弧段407为观察单位，其拱形最外侧的弧线的半径(事实上为所述第一部分401的外轮廓线4021上的一段弧线的半径)。
仍参考图4，根据本公开的一个示例性实施例，第一部分401中的多个第一导电类型掺杂区1101和第二导电类型掺杂区1102包括沿中线4023形成的第一导电类型的中间掺杂区1101，和由该中间掺杂区1101开始向该中间掺杂区1101的两侧对称交替排布的多个第二导电类型掺杂区1102和第一导电类型掺杂区1101。图4仅给出了一种示意性的多个第一导电类型掺杂区1101和第二导电类型掺杂区1102的排布方式，当然这些第一导电类型掺杂区1101和第二导电类型掺杂区1102还可以有其它排布方式。
根据本公开的一个示例性实施例，仍参考图4的示意，所述第一部分401可以大致为方形的环状。在该方形环状的边上(该方形环状的四条边中的任意一条边上)的部分(例如，图4中示意的虚线框408框出的部分)，所述中线4023的凹形弧线404和凸形弧线405的弧度相等，例如均表示为α。在该方形环状的拐角处(该方形环状的四个拐角中的任意一个拐角处)的部分(例如，图4中示意的虚线框409框出的部分)，所述中线4023的弧线(图4中示意为凸形弧线405)的弧度比在该方形环状的边上的弧线(边上的凹形弧线404和凸形弧线405)的弧度大π/2，例如表示为α+π/2。
这里需要指出的是，以上表述“所述第一部分401可以大致为方形的环状”是指忽略其凹凸起伏，第一部分401在整体上所呈现的形状大致为方形。换言之，第一部分401可以认为是将方形的直线边替换为上述形式的凹凸弧段而形成的。在以下的说明中，涉及第一部分的形状的描述同样如此，即是指第一部分整体上所呈现的形状(忽略其凹凸起伏)。
根据本公开的一个示例性实施例，参考图5的示意，所述第一部分401可以大致为圆形的环状。对于该圆形环状的第一部分401，仍由波浪形的外轮廓线4021和内轮廓线4022围成，该外轮廓线4021和内轮廓线4022之间的中线4023上的凹形弧线404和凸形弧线405的半径基本上相等，均标示为r。该中线4023上的凹形弧线404的弧度(图5中示意为α)和凸形弧线405的弧度(图5中示意为α+β)相差一个固定的角度β。例如，在一个示例性实施例中，凹形弧线404的弧度α＝2π/3，凸形弧线405的弧度α+β＝2π/3+π/6，即β＝π/6。
本领域的技术人员应该理解，图4和图5仅提供了两种环状的第一部分401的可能形状，并不用于对本公开进行限定。根据实际应用需求，第一部分401还可以具有其他形状的环状，例如椭圆形环状、多边形环状等。
根据本公开的一个示例性实施例，参考图2，所述栅极金属107可以通过层间通孔1124耦接至所述ESD保护单元110最内环的第一导电类型掺杂区1101(例如，图2中示意为栅极金属107的焊盘部分1071通过层间通孔1124耦接至所述ESD保护单元110最内环的第一导电类型掺杂区1101)，所述源极金属108可以通过层间通孔1123耦接所述ESD保护单元110中最外环的第一导电类型掺杂区1101。在参考图2至4所描述的各实施例中，前述的ESD保护单元110最内环的第一导电类型掺杂区1101，即指所述多个第一导电类型掺杂区1101和第二导电类型掺杂区1102中距离所述第一部分401的内轮廓线4022最近的第一导电类型掺杂区1101；前述的ESD保护单元110最外环的第一导电类型掺杂区1101，即指所述多个第一导电类型掺杂区1101和第二导电类型掺杂区1102中距离所述第一部分401的外轮廓线4021最近的第一导电类型掺杂区1101。这样ESD保护模块102耦接于晶体管(例如MOSFET)101的栅极金属107(或栅区105)和源极金属108(或源区106)之间，由于ESD保护模块102包括形成于ESD保护单元110中的多个串联耦接的PN二极管(由交替排布的掺杂区1101和1102组成)，因而可以在因静电放电(ESD)产生的电压高于ESD保护阈值时，使该多个串联耦接的PN二极管导通(即ESD保护模块102导通)，从而保护晶体管(例如MOSFET)101的栅介质层1052不受损害。根据本公开的一个示例性实施例，所述ESD保护阈值可以设定为低于晶体管(例如MOSFET)101的栅介质层1052的击穿电压值。根据本公开的实施例，可以通过改变ESD保护单元110中交替排布的多个第一导电类型掺杂区1101和第二导电类型掺杂区1102的数目对所述ESD保护阈值进行设置。因此，这里的“多个”并不用于特指多于一个，而是可以包括一个。
根据本公开的一个示例性实施例，半导体器件100还可以进一步包括层间介电层(ILD)111，位于金属层(例如源极金属108和栅极金属107)和衬底103及ESD保护模块102之间，覆盖ESD保护单元110以及半导体衬底103，用于防止源极金属108与栅区105之间的短接以及栅极金属107与源区106之间的短接。根据本公开的一个实施例，晶体管101的栅区105可以通过形成于层间介电层111中的第一通孔1121耦接至栅极金属107，源区106可以通过形成于层间介电层111中的第二通孔1122耦接至源极金属108。根据本公开的一个实施例，ESD保护单元110中最外环的第一导电类型掺杂区1101可以通过形成于层间介电层111中的第三通孔1123耦接所述源极金属108；ESD保护单元110中最内环的第一导电类型掺杂区1101可以通过形成于层间介电层111中的第四通孔1124耦接所述栅极金属107(例如图2中示意为耦接至栅极金属107的焊盘部分1071)。本领域的普通技术人员应该理解，这里所提及的第一通孔1121、第二通孔1122、第三通孔1123和第四通孔1124并不用于特指只有“一个”，而是可以涵盖“多个”的意思。这里所提及的“第一”、“第二”、“第三”、“第四”也仅表示对不同通孔的区分，并不用于表示先后顺序，也不用作其他限定。
图6示出了根据本公开另一实施例的半导体器件200的纵向剖面示意图。图7示出了根据本公开另一实施例的对应于图6所示半导体器件200中ESD保护单元110在与S1平行的平面上的平面俯视示意图。为了简明且便于理解，图6和图7示意的实施例中那些功能上与在图2至图5示意的实施例中相同或类似的组件或结构沿用了相同的附图标记。参考图6和图7所示，ESD保护单元110可以包括呈闭合环状的第一部分401，并且可以进一步包括呈实心饼状的第二部分601。这样，ESD保护单元110的所述半导体层被构图为还进一步包括该饼状的第二部分601，该第二部分601的轮廓线与所述第一部分401的内轮廓线4022重合，即，该第二部分601刚好填满所述第一部分401的内轮廓线4022围成的闭合空缺。并且，该第二部分601的掺杂类型与所述多个第一导电类型掺杂区1101和第二导电类型掺杂区1102中的位于所述第一部分401最内侧的掺杂区的掺杂类型相反。例如，参考图6和图7的示意，所述第一部分401最内侧为一个第二导电类型掺杂区1102(示意为P掺杂区)，那么第二部分601具有第一导电类型的掺杂，整个第二部分601为一个第一导电类型掺杂区(示意为N+掺杂区)。在这种情况下，所述半导体器件200中的ESD隔离层109也相应地改变构图，其形状与所述ESD保护单元110的形状一致，即，在制造过程中对该ESD隔离层的构图和对所述ESD保护单元110的所述半导体层的构图一致。
根据本公开的一个示例性实施例，参考图6，在所述ESD保护单元110还包括所述第二部分601的情况下，所述第一部分401仍可以环绕所述栅极金属107的焊盘部分1071形成所述环状；所述第二部分601则可以布满所述焊盘部分1071的下方；所述第一部分401中最外环的第一导电类型掺杂区1101通过层间介电层中的第三通孔1123耦接所述源极金属；所述第二部分601通过层间介电层中的第四通孔1124(而不再是所述第一部分401中最内环的第一导电类型掺杂区)耦接所述焊盘部分1071。由于所述第二部分601布满焊盘部分1071的下方，具有相对较大的面积，可以降低ESD保护单元110的导通电阻，有利于ESD保护单元110在进行ESD保护泄流时的均流性。
以上基于图2至图7对根据本公开各实施例的半导体器件100和200进行了说明，虽然在上述说明中，半导体器件100和200示例性地包括垂直型沟槽栅MOSFET 101，与ESD保护模块102集成。然而上述对本公开各实施例的示例性说明并不用于对本公开进行限定，根据本公开的变形实施例及实施方式，半导体件100和200还可能包括其它类型的半导体晶体管101，例如双扩散金属氧化物半导体场效应晶体管(DMOS)、双极型结型晶体管(BJT)等代替前述各实施例中的MOSFET 101与所述ESD保护模块102集成。而且，半导体晶体管101不仅仅局限于以上说明的垂直型沟槽栅晶体管，也可以是横向晶体管以及平面栅晶体管。
根据本公开各实施例及其变形实施方式的半导体器件的有益效果不应该被认为仅仅局限于以上对各实施例的描述中所提及的。根据本公开各实施例的提及及其它未提及的有益效果可以通过阅读本公开的详细说明及研究各实施例的附图被更好地理解。
虽然本说明书中以集成有N沟道垂直型沟槽栅MOSFET和ESD保护模块的半导体器件为例对根据本公开各实施例的集成有半导体晶体管和ESD保护模块的半导体器件进行了示意与描述，但这并不意味着对本公开的限定，本领域的普通技术人员应该理解这里给出的结构及原理同样适用于该半导体器件中集成的半导体晶体管为P沟道MOSFET、N沟道/P沟道DMOS、BJT等晶体管器件及其它类型的半导体材料及半导体器件的情形。
因此，上述本公开的说明书和实施方式仅仅以示例性的方式对本公开实施例的半导体器件进行了说明，并不用于限定本公开的范围。对于公开的实施例进行变化和修改都是可能的，其他可行的选择性实施例和对实施例中元件的等同变化可以被本技术领域的普通技术人员所了解。本公开所公开的实施例的其他变化和修改并不超出本公开的精神和保护范围。

Claims (11)

1.一种静电放电保护单元，包括：
构图的半导体层，该构图的半导体层包括环状的第一部分，所述环状的第一部分具有外轮廓线和内轮廓线，该外轮廓线和该内轮廓线均为波浪线并且实质上相互平行；其中，
所述外轮廓线和所述内轮廓线之间的中线也是波浪线，实质上与所述外轮廓线和所述内轮廓线平行，并且该中线上每一点处的曲率均实质上相同；以及，
所述第一部分具有沿所述中线的法线方向交替排布于所述外轮廓线和所述内轮廓线之间的多个第一导电类型掺杂区和第二导电类型掺杂区，所述第二导电类型与所述第一导电类型相反，并且每个第一导电类型掺杂区的宽度实质上处处均匀一致，每个第二导电类型掺杂区的宽度也实质上处处均匀一致；
其中，所述中线由交替的凹形弧线和凸形弧线构成，所述凹形弧线向所述环状的第一部分的内侧隆起，所述凸形弧线向所述环状的第一部分的外侧隆起，所述凹形弧线的半径和所述凸形弧线的半径实质上相等；
所述第一部分由交替的凹形弧段和凸形弧段构成，所述凹形弧段向所述环状的第一部分的内侧隆起，所述凸形弧段向所述环状的第一部分的外侧隆起，所述凹形弧段的内径与所述凸形弧段的内径实质上相等，所述凹形弧段的外径和所述凸形弧段的外径实质上相等。
2.如权利要求1所述的静电放电保护单元，其中所述多个第一导电类型掺杂区和第二导电类型掺杂区包括第一导电类型的中间掺杂区和由该中间掺杂区开始向该中间掺杂区的两侧对称交替排布的多个第二导电类型掺杂区和第一导电类型掺杂区，其中所述中间掺杂区沿所述中线形成。
3.如权利要求1所述的静电放电保护单元，其中所述环状为方形环状；该方形环状的所述中线，在该方形环状拐角处的弧线的弧度比在该方形环状的边上的弧线的弧度大π/2；并且该方形环状的所述中线，在该方形环状的边上的凹形弧线和凸形弧线的弧度实质上相等。
4.如权利要求1所述的静电放电保护单元，其中所述环状为圆形环状，所述中线的凹形弧线的弧度和所述中线的凸形弧线的弧度相差一个固定的角度。
5.如权利要求1所述的静电放电保护单元，其中所述半导体层进一步包括饼状的第二部分，该第二部分的轮廓线与所述第一部分的内轮廓线重合，并且该第二部分的掺杂类型与所述多个第一导电类型掺杂区和第二导电类型掺杂区中的位于所述第一部分最内侧的掺杂区的掺杂类型相反。
6.一种半导体器件，包括：
衬底；
晶体管，形成于衬底中，具有漏区、栅区和源区；
静电放电保护单元，形成于衬底上方，包括构图的半导体层；以及
静电放电隔离层，形成于衬底表面上，将所述静电放电保护单元与衬底隔离；其中，
所述构图的半导体层包括环状的第一部分，该环状的第一部分具有外轮廓线和内轮廓线，该外轮廓线和该内轮廓线均为波浪线并且实质上相互平行；
所述外轮廓线和所述内轮廓线之间的中线也是波浪线，与所述外轮廓线和所述内轮廓线实质上平行，并且该中线上每一点处的曲率均实质上相同；以及，
所述第一部分具有沿所述中线的法线方向交替排布于所述外轮廓线和所述内轮廓线之间的多个第一导电类型掺杂区和第二导电类型掺杂区，所述第二导电类型与所述第一导电类型相反，并且每个第一导电类型掺杂区的宽度实质上处处均匀一致，每个第二导电类型掺杂区的宽度也实质上处处均匀一致；
其中，所述中线由交替的凹形弧线和凸形弧线构成，所述凹形弧线向所述环状的第一部分的内侧隆起，所述凸形弧线向所述环状的第一部分的外侧隆起，所述凹形弧线的半径和所述凸形弧线的半径实质上相等；
所述第一部分由交替的凹形弧段和凸形弧段构成，所述凹形弧段向所述环状的第一部分的内侧隆起，所述凸形弧段向所述环状的第一部分的外侧隆起，所述凹形弧段的内径与所述凸形弧段的内径实质上相等，所述凹形弧段的外径和所述凸形弧段的外径实质上相等。
7.如权利要求6所述的半导体器件，其中所述静电放电保护单元耦接于所述晶体管的栅区和源区之间。
8.如权利要求6所述的半导体器件，进一步包括：
层间介电层，覆盖所述衬底和所述静电放电保护单元；
栅极金属，形成于所述层间介电层上，通过层间介电层中的第一通孔耦接所述栅区；
源极金属，形成于所述层间介电层上，与所述栅极金属之间具有隔离间隙，通过层间介电层中的第二通孔耦接所述源区；其中，
所述静电放电保护单元通过层间介电层中的第三通孔耦接所述源极金属，并通过层间介电层中的第四通孔耦接所述栅极金属。
9.如权利要求8所述的半导体器件，其中，所述栅极金属具有焊盘部分和走线部分；所述构图的半导体层和静电放电隔离层环绕所述焊盘部分形成所述环状；所述静电放电保护单元中位于所述第一部分最外环的第一导电类型掺杂区通过层间介电层中的第三通孔耦接所述源极金属；所述静电放电保护单元中位于所述第一部分最内环的第一导电类型掺杂区通过层间介电层中的第四通孔耦接所述焊盘部分。
10.如权利要求6所述的半导体器件，其中，所述半导体层进一步包括饼状的第二部分，该第二部分的轮廓线与所述第一部分的内轮廓线重合，并且该第二部分的掺杂类型与所述多个第一导电类型掺杂区和第二导电类型掺杂区中的位于所述第一部分最内侧的掺杂区的掺杂类型相反。
11.如权利要求10所述的半导体器件，进一步包括：
层间介电层，覆盖所述衬底和所述静电放电保护单元；
栅极金属，形成于所述层间介电层上，具有焊盘部分和走线部分，并通过层间介电层中的第一通孔耦接所述栅区；
源极金属，形成于所述层间介电层上，与所述栅极金属之间具有隔离间隙，通过层间介电层中的第二通孔耦接所述源区；其中，
所述第一部分环绕所述焊盘部分形成所述环状；
所述第二部分布满所述焊盘部分下方；
所述第一部分最外环的第一导电类型掺杂区通过层间介电层中的第三通孔耦接所述源极金属；所述第二部分通过层间介电层中的第四通孔耦接所述焊盘部分。
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