CN1918710A - 小表面有源半导体元件 - Google Patents

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Abstract

本发明涉及一种半导体元件，其有源连接相对于半导体芯片的表面以垂直方向延伸基本上达到其整个厚度。所述连接与可连接的区域一起由基本上穿过整个可接触区域的导电指状件(32、34)保持。

Description

小表面有源半导体元件
技术领域
本发明涉及一种新型半导体元件。本发明尤其应用于预计用于处理高压的功率元件和保护元件，虽然在同一芯片上可以提供若干个这些元件，和/或这些元件可能与设置在同一芯片上的逻辑电路相关联，这些元件一般被称为分立元件。
技术领域
图1A和1B举例示出了常规垂直功率二极管的透视图和截面图。该二极管由包括重掺杂N型区1(N+)和涂有P型层3的轻掺杂N型区2的衬底形成。上表面涂有阳极金属化部件4，而下表面涂有阴极金属化部件5。附图标记6指定绝缘层。
图2是垂直功率闸流晶体管的截面图。该闸流晶体管包括有轻掺杂N型衬底10。上表面侧上形成含有N型阴极区12的P型阱11。下表面侧上形成有P型阳极层13。还提供有阳极金属化部件MA、阴极金属化部件MK以及栅极金属化部件MG。为了防止阳极金属化部件对衬底10短路，或者将该闸流晶体管与邻近元件分离开来，通常提供有外围P型绝缘壁15。
附带地应注意，在本说明书中，术语“二极管”是指预计用作功率、保护或雪崩二极管的PN或肖特基二极管。二极管是具有两个端子的双极元件，这两个端子预计与分立或集成的介质或电子电路的元件相连，该介质或电子电路根据情况，传导正向电流并阻塞反向电流(整流二极管)，或相反，在跨接的电压超出给定阈值时传导反向电流(保护二极管)。在图2的闸流晶体管中，P型绝缘壁15和N型衬底1之间的分隔表面绝不是设计用于导电的，而是或者使得元件外围完全处于后表面电势，或者使阱1与包含另一元件的相邻阱绝缘。该隔离表面并不与预计用于连接电气或电子电路的元件的端子相关联。这种隔离表面并不形成与电路的连接端子相连的二极管(有时是导电的，有时是阻塞的)。
垂直元件的缺点是它们的通态电阻。事实上，各个层和区的厚度是根据期望的二极管特性而优化的。特别是，N型层2(二极管)或10(闸流晶体管)的厚度对于该元件必须足够高以具有期望的击穿电压，但是还必须尽量小以限制元件的通态电阻。在二极管的情况下，N+层1在二极管操作中不具备有源功能。其仅用于保证与金属化部件的欧姆接触，并用于降低与以下事实相联系的二极管的通态电阻：在现有技术中硅晶片具有300至500μm的厚度，在大部分情况下远大于N层2的期望厚度(例如，厚度为60μm以保持600V)。在闸流晶体管的情况下，层10的厚度也受硅晶片的厚度的要求，而且使用各种装置，经常是很复杂的各种装置，来降低厚度。
垂直元件的另一缺点是有源结的表面面积对这些元件所占据的半导体芯片表面面积相联系，这些结是水平的(在与主二极管表面平行的平面内)。
此外，预计用于处理高压的这些元件为在半导体或肖特基结的外围保证适当的击穿电压以及使整个元件绝缘和保证其得到保护(绝缘壁)造成许多问题。
PNN+二极管和闸流晶体管已经被描述仅作为垂直元件的实例，上面指出的问题通常涉及垂直功率或高压元件，例如肖特基二极管、双向元件、或MOS型压控元件。
图3A和3B是常规多单元垂直MOS功率元件的结构实例的部分截面图和顶视图。
该晶体管是由在其后表面侧包括重掺杂N型层22(N+)的轻掺杂N型层或衬底21形成的。与图中所示的相反的是，N+层可能比N衬底厚得多。在衬底21的上表面侧上形成有包括更为重掺杂的中心部分23和更为轻掺杂的外围部分24的P阱。基本上在P阱的中心处形成有重掺杂的N型环25。N阱25外部的P阱的部分26之上加上了由薄绝缘层28绝缘的导电栅极27。栅极27的上表面和侧表面由绝缘层29绝缘，并且该组件涂有源极金属化部件MS。该元件的下表面涂有漏极金属化部件MD。所有栅极27都与一个公共的栅极端子(未示出)相连。
图3B是没有栅极和源极金属化部件MS的结构的顶视图。其中相同元件是用与图3A中相同的附图标记指定的。
为简化该图，每个单元已经根据正方形图案示出。其它形状也是可能的而且当前也可以使用。当源极相对于漏极是负的，而且栅极被适当偏置时，电流通过沟道区以图3A和3B中所示的箭头I方向，在该结构的一部分中从漏极流向源极。类似的电流也从每个单元中流出。这些电流基本上是垂直流动的，从而MOS晶体管被说成是垂直的。
垂直MOS功率晶体管的缺点是它们的通态电阻。事实上，现实考虑使得很难根据期望的晶体管特性优化各个层和区的厚度。特别是，N型层21的高度对于该元件必须足够高以具有期望的击穿电压，但是还必须尽可能小以限制元件的通态电阻。N+层22被用于在后表面上进行欧姆漏极接触。其厚度可以降至几微米，但这将导致太薄的硅晶片厚度(小于100μm)，这与当前的生产工具不相容。因此非常厚的N+层22(厚度为几百微米)被使用。该层于是引入了附加的串联电阻，降低了晶体管的通态性能。
垂直MOS元件的另一缺点是沟道宽度(P阱24的周长)尤其取决于晶体管所占据的半导体芯片的表面，而且无法增大超出某些极限。
上面已经将MOS晶体管描述成仅作为垂直MOS型元件的一个例子。上面指出的一个问题通常涉及MOS功率或垂直高功率元件，例如，肖特基MOS型，或MOS的绝缘栅双极晶体管(IGBT)和其它压控累积(浓缩)或耗尽元件。
发明内容
本发明旨在提供新型的二极管，尤其是提供新型的半导体功率或高压元件，使得能避免至少一些上述的垂直元件的缺点，尤其是相对于形成有该元件的芯片的表面面积增大有源结表面面积，降低了通态压降，简化各个元件的外围结构。
为了实现这些目的，本发明提供了一种半导体元件，其中有源结垂直于半导体芯片的表面基本上在其整个厚度上延伸。
根据本发明的一个实施例，与各个待连接区的接触是通过基本上穿过整个要接触的区域的导电指状件提供的。
根据本发明的一个实施例，导电指状件是金属指状件。
根据本发明的一个实施例，半导体元件是多单元型，而且这些结是由垂直于主衬底表面的若干柱体形成的。
根据本发明的一个实施例，有源结沿垂直于半导体芯片主表面的至少一个柱体基本上在半导体芯片的整个厚度上延伸，所述柱体具有波浪形闭合曲线形状的截面。
根据本发明的一个实施例，所述波浪形曲线是sierpinksi曲线型曲线。
根据本发明的一个实施例，与各个待连接区的接触是采用垂直于半导体芯片的主表面并基本上穿过整个要接触的区域的导电指状件获得的。
根据本发明的一个实施例，与最外面的半导体层连结的至少一个导电指状件构成了围绕所述最外面的半导体层的柱体或柱体部分。
本发明的具体实施例被公开，其中半导体元件是二极管、双极型晶体管、闸流晶体管、功率MOS晶体管、IGBT晶体管以及这些元件的组件。
附图说明
在下面结合附图对具体实施例的非限制性说明中详细讨论了本发明的前述目的、特征和优点。
前述的图1A和1B是常规垂直二极管结构的简化透视图和截面图；
前述的图2是常规垂直闸流晶体管结构的简化截面图；
前述的图3A和3B是常规垂直MOS晶体管结构的简化截面图和顶视图；
图4是根据本发明的二极管的一个实施例的简化透视图；
图5是根据本发明的二极管的一个实施例的简化透视图；
图6A是根据本发明的二极管的另一个实施例的简化透视图；
图6B是根据本发明的二极管单元的一个实施例的简化顶视图；
图6C是根据本发明的一种可选二极管的简化顶视图；
图7是根据本发明的二极管单元海(sea)的简化顶视图；
图8A和8B分别是根据本发明的二极管的简化截面图和电路图；
图9A和9B分别是根据本发明的二极管组件的简化截面图和电路图；
图10A和10B分别是根据本发明的另一二极管组件的简化截面图和电路图；
图11A和9B分别是根据本发明的另一二极管组件的简化截面图和电路图；
图12A和12B分别是根据本发明的另一二极管组件的简化截面图和电路图；
图13A和13B是根据本发明的双极型晶体管的简化透视图和截面图；
图14A和14B是根据本发明的闸流晶体管的简化透视图和截面图；
图15A是根据本发明的MOS晶体管的一个实施例的简化截面图；
图15B是根据本发明的MOS晶体管的一个实施例的简化顶视图；
图15C是根据本发明的MOS晶体管的另一个实施例的简化顶视图；
图16A和16B分别是根据本发明与两个IGBT晶体管平行和相对的组件的电路图和简化截面图；以及
图17A和17B分别是根据本发明的MOS晶体管和快速二极管的组件的电路图和简化截面图。
具体实施方式
在半导体表示领域通常不按比例绘图。特别是在这些图中，横向尺寸相对于纵向尺寸被大为夸大。事实上，硅晶片当前具有300至500μm的厚度，而且对于本发明的实施可以选择更大的厚度，但是也可以根据1至10μm数量级或更大，例如在某些技术中为5至50μm数量级的尺寸来定义图案和通孔。
图4是根据本发明其中形成有二极管单元的组件的半导体元件的一部分的简化透视图。该元件的主表面对应于半导体晶片的上下表面，而厚度被指定为e的垂直表面对应于半导体晶片的厚度。
每个二极管单元的结是横跨半导体晶片的厚度垂直形成的。
在图4中，该结构是由轻掺杂N型硅晶片31形成的。对于每个单元，在沟槽中垂直形成的板状金属化部件32沿半导体晶片的整个高度或大部分高度延伸。P型区33与N型晶片31的一部分相邻，而板状金属化部件34在与N型晶片31的所述部分相邻的沟槽中垂直延伸。因此，二极管结是N和P型区31和33之间的一个垂直结。在N区和金属化部件32之间提供一个非常薄的N+型层(未示出)以确保欧姆接触，而不需要像常规二极管的情形中那样提供厚的N+区是非常有用的。因此，二极管中的通态压降得以降低。
图5示出了根据本发明的多单元二极管的一种当前优选的替代技术，应理解，在某些情况下可以使用单个二极管单元。该结构再次在N型衬底31中形成，其厚度被指定为e。这些金属化部件，而不是对应于在平行沟槽中形成的板的金属化部件，是由圆柱指状件形成的。形成这种结构的一种方式是首先从晶片表面形成开口32，该开口32优选横跨衬底的整个高度e延伸。从这些开口形成P型扩散33，之后用金属填充这些开口以形成通孔32。相对于开口32成五点排列的第二开口34也优选横跨整个衬底高度延伸。短的N+扩散(未示出)是由填充有金属以形成通孔34的第二开口形成的。所有的通孔32都互连，而且所有的通孔34都通过阳极和阴极金属化部件(未示出)、保证必要绝缘的绝缘层(未示出)互连。在例如分别形成在上下结构表面上的这些金属化部件之间获得带有垂直结的二极管，其具有低通态电阻和比用带有水平结的常规二极管能获得的密度大得多的密度。这种结构还具有避免由常规结构所引起的在二极管外围处的击穿电压问题的优点。
应指出，可以不提供简单的导电指状件34，而是可以在所有有用的N型区域31的周围出现金属。该结构于是可以被看作包括含有同心柱状元件的开口的导电(金属)板，该柱状元件包括中心通孔32，该中心通孔32用P型半导体柱体33围绕，该P型半导体柱体33又用N型半导体柱体31围绕，N型半导体柱体31又可能用N+半导体柱体围绕。
图6A是作为图5公开实施例的替代的、本发明一个当前优选实施例的透视简图。在此优选的可选实施例中，每个柱体的截面的轮廓对应于分形曲线，尤其对应于下文所称的Sierpinski型曲线，以下将简化和归纳为一种“波浪形曲线”。这使得对于给定的芯片表面面积能够增大结表面面积。
图6B是图6A的图案的放大顶视图。
图6C示出了进一步增大结表面面积的稍经修正的分形Sierpinski曲线。
图7是其中已经形成有大量垂直柱体的硅晶片的顶视图，该垂直柱体具有波浪形曲线形状的截面，如图6B中的形成二极管单元海(sea)的那些柱体。通过选择根据4个基本图案(方块A1)，根据9个基本图案(方块A2)，或者根据16个基本图案和更多基本图案(方块A3)来切割晶片可以形成不同功率二极管(能够传导较大或较小电流)。根据矩形轮廓的切割也可以进行选择。这具有以下优点：通过提供相同结构的硅晶片，可以根据切割获得不同功率的二极管，从而可以减少储备和生产线。
还应指出，分形曲线能够实现阳极-阴极表面面积的良好平衡。此外，它们的形状系数使得能够在相比带圆形截面的柱体情形下短得多的时间内蚀刻柱体。
上述说明基本上是针对二极管结构，而且其制造步骤的顺序可以修正。
下面将使用术语“通孔”或“指状件”来指定图4的板状元件和图5和图6的指状元件。
图8A示出了诸如图4-6所示的结构的更为详细的截面图。与图4-6中相同的元件用相同的附图标记指定。附图标记36和37指定绝缘层。在上部衬底表面上的绝缘层36覆盖了所有N区，而在下部衬底表面上的绝缘层37覆盖了所有P区。上表面金属化部件M1与所有通孔32接触，而所有通孔32又与P型区33接触，下表面金属化部件M2与所有通孔34接触，而所有通孔34又与N+区35接触，它们自身又与N衬底31的各部分接触。
在图8A的例子中，上层通孔已经被示出为基本上为穿透通孔，而下层通孔已经被示出为不穿透通孔。然而，根据所选的制造技术也可以选择其它选项。
图8B示出了在金属化部件M1和M2之间的图8A的结构的等效图。根据本发明的一个优点，平行的二极管单元的组件的结表面面积可能远大于包含这些二极管单元的芯片的表面面积，而且可以使用比通常更厚的半导体晶片。这种类型的制造技术的另一优点是可能在同一晶片上形成根据本发明的若干元件，每个这些元件都很容易用以任何已知方式形成的绝缘壁围绕，如果有用的话。
图9A和9B示出了在N型半导体衬底40中形成的串连的两个二极管或二极管单元D1和D2(串联组件)的简化截面图和等效图。在图9A中，左手边的二极管包括两个几乎穿透的导电指状件41和42，它们都是从上表面出发的。指状件41用P区43围绕，而指状件42用N+区44围绕。右手边的二极管包括从上表面出发的导电指状件45，其用P区46围绕，以及包括从下表面出发的导电指状件47，其用N+区48围绕。形成绝缘层使得上部金属化部件M1与指状件41接触，绝缘金属化部件M3连接导电指状件42和45，以及下表面金属化部件M2与导电指状件47接触。
如图10A中的部分截面图所示，以及以图10B中的示意图的形式，通过组装诸如图9A和9B的二极管D1和D2的两对二极管以及通过提供绝缘壁，可以形成整流桥。在图10A中，左手边的二极管与图9A的左手边的二极管相同，而且其元件也是用相同的附图标记指定。图9A和10A之间的基本差别是金属化部件的布置。如前所述，上部表面金属化部件M1接触指状件41，而下部表面金属化部件M2接触指状件47。然而此刻，使导电指状件41和45短路的金属化部件M3并未锁定在绝缘层中，而是可以从上表面接近。此外，整个结构都是用由绝缘材料制成的壁49围绕的。
通过形成与图10A中的结构相同的两个结构，以及通过为这两个结构将金属化部件M1、金属化部件M2和金属化部件M3连接在一起以分离端子，可以获得诸如图10B所示的整流桥组件。
图11A和图11B示出了形成双向雪崩二极管的二极管的组合。这种二极管是在N型半导体衬底50中形成的。从上表面伸出的导电指状件51用P型区52围绕，而从下表面伸出的导电指状件53用P型区54围绕。上表面金属化部件M1与指状件51接触，而下表面金属化部件M2与指状件53接触。
图12A和图12B分别是反平行的两个二极管的组件的截面图和电路图。这两个二极管形成在N型衬底60中。左手边的二极管包括用P区62围绕并与上部金属化部件M1连结的导电指状件61。用N+区64围绕的导电指状件63与下部金属化部件M2连结。相反，右手边的二极管包括用N+型区围绕并与上部金属化部件M1连结的导电指状件65，而导电指状件67用N+区68围绕并与下部金属化部件M2连结。这两个二极管通过绝缘壁69分离。
在各个附图中，指状件被示意为穿透的或者非穿透的指状件。这取决于具体实施方式和所选择的制造技术。在穿透的指状件情形中，它们的不与触点连接的一端是被隔离的。
图13A和13B示出了双极型晶体管的根据本发明的实现的部分透视图和截面图。双极型晶体管形成在N型衬底70中，并包括围绕中心导电指状件72的重掺杂N型发射极区71，该中心导电指状件72横跨所有或基本上所有的衬底厚度延伸。P型基极区73是在对应于衬底70的发射极和集电极区之间围绕发射极布置的。如图13B更好地显示的，从下表面出发的导电指状件74用N+区75围绕并被用作集电极触点。上表面侧上的中间金属化部件M3与接触基极区73的导电指状件76连结。如图13A所示，导电指状件76彼此间隔以作为允许基极的适当操作的栅格。然而，在图5-6类型的实现中，指状件74实际上可形成完全围绕所示的晶体管单元的导电柱体。
图14A和14B分别以透视图和截面图示意了闸流晶体管结构。该结构是在N型半导体衬底80中形成的。在中心区中，导电指状件81用对应于闸流晶体管阴极的重掺杂N型区82以及用P层83围绕。这些区都可以通过从穿透或基本穿透的开口，P掺杂剂，然后是N掺杂剂连续扩散而形成的，或者通过同时扩散具有完全不同的扩散率的掺杂剂而形成。指状件81与阴极金属化部件MK相连。导电指状件84穿过P型区83并形成与栅极金属化部件MG连结的栅极触点。在下表面侧，在元件外围处形成有用P型区86围绕的导电指状件85，该P型区86形成闸流晶体管阳极并通过指状件85与阳极金属化部件MA相连。应指出，如同常规的闸流晶体管一样，局部的栅极-阴极短路可以借助仅部分穿入到N区82和P区84之间的衬底的导电指状件87形成。不带附图标记的绝缘区预计用于分离各个金属化部件以及使适当区域绝缘。该整个结构都可以用绝缘壁围绕。
通过平行和相对地组装上述类型的两个闸流晶体管可以形成三端双向可控硅开关。
图15A是其中形成有根据本发明的MOS晶体管单元的组件的半导体晶片的一部分的简化截面图。该元件的主表面对应于半导体晶片的上下表面，而高度被指定为e的垂直尺寸对应于半导体晶片的厚度。
图15B和15C是在半导体衬底中形成的结构的顶视图的两个简化实例，它们都对应于图15A的截面图。
根据本发明的基本单元包括横跨整个晶片厚度，或横跨该厚度的主要部分而延伸的导电指状件111。导电指状件111的边界为重掺杂N型区112(N+)，N型区112自身的边界为P型中间区113，然后是轻掺杂N型区114，和用作与导电指状件116的欧姆接触恢复的重掺杂N型区115。由于导电指状件111、区112、113、114和115以及导电指状件116都是基本上在衬底的整个厚度上延伸，这些元件之间的结或界限都基本上是垂直的。导电指状件111对应于源极金属化部件，区112对应于源极区域，中间区113对应于其中能够形成沟道的区域，区114对应于漏极区域，区115对应于漏极接触恢复层，而指状件116对应于漏极金属化部件。
图15B是在一个实施例中的本发明的顶视图，在该实施例中，导电指状件被制成为在半导体衬底中制造的沟槽中延伸的垂直导电板的形式。
根据本发明的MOS晶体管栅极的实施例可以在图15中更好地示出。该栅极是借助用在中间区113中垂直延伸的绝缘层122围绕的间隔开的导电指状件121而形成的。当在栅极指状件121和源极指状件111之间施加正电压时，一个沟道形成在包含在两个栅极指状件之间的中间区113的垂直区域中，使得MOS晶体管在其源极和其漏极之间变成导电的，而且由箭头A指示的电流可能水平地从漏极流向源极。上面已经描述了累积型MOS晶体管；在耗尽型MOS晶体管的情况下，中间区113，至少在栅绝缘体附近，将被轻微地掺杂N型，而且在栅极指状件121和源极指状件111之间施加电压将使MOS晶体管在其源极和其漏极之间不导电。
穿过所有或部分衬底厚度并能够在中间阱113和源极区112之间建立短路的导电指状件123已经在图15B中示出，其形成了通过图3A的源极金属化部件MS在N+环25和P阱23的中心部位之间建立的短路的等同特征。
图15C以顶视图示意了根据本发明其中每个MOS晶体管单元都呈现闭合轮廓的元件的另一个实施例。中心源极指状件111用N+型环状区112围绕，N+型环状区112自身用P型中间环状区113、N型环状区114和N型重掺杂环状区115(N+)围绕。在图15C中，该结构已经被示出为全部用导电环116围绕。实际上，这种环可以由彼此靠近的导电指状件顺续形成。为简化图示，在图15C中没有示出导电指状件123。
在图15A、15B和15C中没有示出漏极、栅极和源极金属化部件。应理解，所有栅极指状件121都与同一金属化部件相连，所有源极指状件111都与同一金属化部件相连，而且所有漏极指状件116都与同一金属化部件相连。优选的，如同在常规元件中一样，漏极和源极金属化部件都是在半导体芯片的两个相对表面上形成的。根据本发明的一个优点，栅极金属化部件可以被选择和仅在漏极侧或源极侧上形成，这样就简化了根据本发明的元件的单片组件。
本领域的技术人员很容易想到根据本发明的元件的形成，本领域的技术人员可以利用常规技术以通孔或沟槽形式形成开口，从由此形成的开口中掺杂，然后用例如金属(例如铜)的导体填充这些开口，这种填充之前可以形成或不形成绝缘层。应理解，虽然在本发明中使用了术语通孔或指状件，但这些术语还包含了诸如图15B中的沟槽状结构或者诸如图15C中的金属化部件116的环状结构。
上述说明基本上针对MOS晶体管结构，而且制造步骤的顺序可以修正。
如前所述，本发明不仅应用于MOS晶体管，而且一般应用于任何MOS功率或高压元件，例如肖特基-MOS型，或MOS的绝缘栅双极型晶体管(IGBT)和其它累积型或耗尽型压控元件。尤其是，通过用重掺杂P型层替代重掺杂N型层115可以简单地从图15的MOS晶体管结构改变到IGBT结构。
根据本发明的一个优点，每个表面面积单位的沟道宽度比在诸如图3的垂直扩散MOS晶体管(VDMOS)中获得的沟道宽度要大得多，而且该单元组件的漏极的总表面面积可比包含这些单元的芯片的表面面积大。
本发明的另一个优点是可能在同一半导体层中形成根据本发明的若干元件，每个这些元件很容易用以任何选定方式形成的绝缘壁围绕。每个组件的例子将在图16和17中给出。
图16A示出了根据本发明包含两个主端子T1和T2和两个控制端子G1和G2的两个IGBT晶体管的反平行组件。在以下的说明中，IGBT晶体管的主端子将被称为源极和漏极，以简化与上述的MOS晶体管的相似之处。
图16B示出了形成这种组件的一个简化实例，其中图15A中的相同元件用相同的附图标记指定。该图的左手边部分示出了包含源极指状件111-1的IGBT晶体管，该源极指状件111-1由N+区112-1和与在该图中看不见的栅极指状件交叉的中间区113-1围绕。N型区114-1在区113-1和围绕漏极指状件116-1的P+型区132-1之间延伸。该组件通过绝缘壁131与相对该壁对称布置并包含由P+区132-2围绕的漏极指状件116-2的结构相分离，而且通过轻掺杂N型区114-2与其中可能形成沟道并且有(未示出的)漏极指状件从中穿过的中间区113-2相分离。中间区113-2与重掺杂N型区112-2接触，重掺杂N型区112-2又与源极指状件111-2接触。虽然已经示出了单个单元，但应理解的是，每个结构都可以由前述的单元组件形成。位于绝缘壁左侧的各单元的源极指状件都与上部金属化部件T1以及设置在绝缘壁右侧的单元的漏极指状件116-2连结。位于绝缘壁左侧的各单元的漏极指状件151-1与下部金属化部件T2以及位于绝缘壁右侧的单元的源极指状件111-2相连。仅用符号表示了连接G1和G2，应指出，它们很容易在该元件的同一表面上形成。
与组装常规垂直IGBT晶体管的单片结构相比，本结构具有以下优点：两个IGBT晶体管完全对称而且晶体管的特性也完全对称。
根据本发明的结构，还使得诸如上述的联结MOS元件也能够形成有垂直结(垂直于主衬底表面)。
图17A示出了包括MOS晶体管、TMOS以及二极管D的这种联结的一个例子，二极管的阳极与MOS晶体管的漏极相连。该电路形成了当前实际使用的元件，并且很难与常规技术集成。
图17B示出了这种结构的一个实施例，在图17B中的左手部分与图16B的右手部分完全相同，除了围绕漏极区的P型区用N+型区替代以形成MOS晶体管以外。MOS晶体管包括源极指状件111，源极区112，中间区113，漏极区114，以及用重掺杂N型区115围绕的漏极指状件116。该组件通过绝缘壁132与包含阴极指状件140的二极管结构分离，该阴极指状件140由重掺杂N型区141围绕，该组件还通过轻掺杂N型区142与由P型区144围绕的阳极指状件143分离。该MOS晶体管的源极指状件与第一主金属化部件M1相连。栅极指状件(未示出)与控制金属化部件G1相连。二极管的阴极指状件140与金属化部件M2相连。MOS晶体管单元的漏极指状件以及二极管单元的阳极指状件143与金属化部件M3相连。在所示的例子中，金属化部件M3位于后表面侧，而金属化部件M1、M2和G1位于前表面侧。
上面所示的各个结构都可能具有各种变更和修正。本领域的技术人员应注意，对某些实施例所述的变更可应用于其它实施例。
通过与图4-7所示的平行二极管单元组件相同的方式，闸流晶体管或多单元晶体管都可以通过重复一种模式形成。每个单元都可以由如图4的并行沟槽形成，或者具有如图5-6的柱状几何结构。具有非圆形截面(例如多边形)的柱体自然也可以被选择。类似的，许多元件的联结也可以在通过绝缘壁隔离或不隔离的相同衬底中简单地形成。
另一方面，本领域的技术人员很容易想到许多具体实施方式，而且根据技术发展这些具体实施方式也是可能的，在沟槽中形成的导电指状件或板的形成只是利用垂直结形成上述结构的可能方案的例子。
应指出，由于用根据本发明的垂直结元件获得了相比常规水平结元件更大的元件密度，在这些元件导通时每单位表面面积会产生更多热量(虽然由于可能对反向电压强度层的厚度优化而导致通态压降较小)。然而，该热量最好借助穿透的导电指状件来抽取。实际上，金属指状件具有比等效硅容积大2至3.5倍的导热率。这些指状件可能占据一个大的表面面积，尤其是，外围“指状件”可能占据元件的基本单元之间的整个空闲的表面面积。
还应指出，在本说明书和所附权利要求书中，单词‘结’用于表示不同导电类型的半导体之间的接触，或者半导体及金属或金属合金型材料之间的肖特基接触。

Claims (19)

1、一种半导体元件，其中有源结垂直于半导体芯片的表面基本上在其整个厚度上延伸。
2、根据权利要求1的半导体元件，其中与待连接区的接触是通过基本上穿过整个要接触的区的导电指状件提供的。
3、根据权利要求2的半导体元件，其中导电指状件是金属指状件。
4、根据权利要求1的半导体元件，该半导体元件是多单元类型，其中结是由垂直于主衬底表面的若干柱体形成的。
5、根据权利要求5的半导体元件，其中有源结沿垂直于半导体芯片的主表面的至少一个柱体、基本上在半导体芯片的整个厚度上延伸，所述柱体具有波浪形闭合曲线形状的截面。
6、根据权利要求1的半导体元件，其中所述波浪形曲线是Sierpinksi曲线型曲线。
7、根据权利要求1-6任何一项的半导体元件，其中与待连接区的接触是通过垂直于半导体芯片主表面并基本上穿过整个要接触的区的导电指状件而获得的。
8、根据权利要求7的半导体元件，其中所述与最外部的半导体层连结的至少一个导电指状件形成围绕所述最外部的半导体层的柱体或多个柱体部分。
9、根据权利要求1-8任何一项的半导体元件，形成二极管，该二极管包括由第一导电型的区(33)和由第二导电型的区(31)围绕的在衬底的整个厚度上延伸的中心导电指状件(32)，在第二导电型的区的外围处通过至少一个外围导电指状件实现接触，该中心导电指状件与在整个衬底表面上延伸的第一金属化部件相连，所述至少一个外围导电指状件与在衬底另一表面上的金属化部件相连。
10、根据权利要求1的半导体元件，形成一个二极管，该二极管包括交替的并且在衬底的整个厚度上延伸的第一导电型的区(33)和第二导电型的区(31)，第一导电型的区被与在整个衬底表面上延伸的金属化部件相连的导电指状件(32)横跨，以及第二导电型的区被与在衬底另一表面上的金属化部件相连的导电指状件(34)横跨。
11、根据权利要求10的半导体元件，形成在N型半导体衬底上，其中穿入N型区的导电指状件由重掺杂N型区(35)围绕。
12、根据权利要求1的半导体元件，形成双极型晶体管，该双极型晶体管包括交替的第一导电型的区(71)，第二导电型的区(73)和第一导电型的区(70)，这些区中的每个都在衬底的整个厚度上延伸而且与至少一个导电指状件接触，这些导电指状件(72、76、74)中的每个分别与发射极金属化部件(M1)、基极金属化部件(M3)和集电极金属化部件(M2)相连。
13、根据权利要求1的半导体元件，形成闸流晶体管，该闸流晶体管顺序包括第一导电型的第一区(82)，第二导电型的第二区(83)，第一导电型的第三区(80)，和第二导电型的第四区(86)，这些区中的每个均在整个衬底厚度上延伸，导电指状件(81)在整个第一区中延伸，至少一个导电指状件(84)在整个第二区中延伸，至少一个导电指状件(85)在整个第二区中延伸。
14、根据权利要求13的半导体元件，其中第一导电型是N型，而第二导电型是P型，第一区为阴极区，而第四区为阳极区，其中局部金属化部件(87)在栅极区和阴极区之间垂直延伸以形成局部的栅极-阴极短路。
15、根据权利要求1-8任何一项的半导体元件，形成一功率MOS晶体管，其交替包括第一导电型的源极区(112)，中间区(113)和第一导电型的漏极区(114、115)，这些区中的每个均在整个衬底厚度上延伸，源极和漏极区均由基本上穿过衬底的导电指状件或板(111、116)接触，被绝缘并间隔开的导电指状件(121)从上到下穿过中间区域(113)，绝缘指状件(121)之间的水平距离使得在向这些绝缘指状件施加适当电压时中间区能被反型。
16、根据权利要求1-8任何一项的半导体元件，形成一IGBT晶体管，其交替包括第一导电型的源极区(112)，中间区(113)，第一导电型的漏极区(114)和第二导电型的附加区(132)，这些区中的每个均在整个衬底厚度上延伸，源极区和附加区均由基本上穿过衬底的导电指状件或板(111、116)接触，被绝缘并间隔开的导电指状件(121)完全穿过中间区域(113)，绝缘指状件(121)之间的水平距离使得在向这些绝缘指状件施加适当电压时中间区能被反型。
17、根据权利要求15或16的半导体元件，形成一功率MOS或IGBT晶体管，其中每个导电指状件分别与源极金属化部件(M1)，栅极金属化部件(M3)和漏极金属化部件(M2)相连。
18、根据权利要求15或16的半导体元件，形成功率MOS或IGBT晶体管，其中局部金属化部件(123)在源极区和中间区之间垂直延伸以形成局部短路。
19、根据权利要求15或16的半导体元件，形成功率MOS或IGBT晶体管，其中被绝缘并间隔开的导电指状件(121)由穿过芯片的整个厚度的导电指状件形成，该导电指状件具有被氧化的壁并被填充掺杂的多晶硅。
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