CN105097894B - 半导体器件 - Google Patents

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Abstract

本发明提供一种半导体器件，抑制IE型沟槽栅IGBT的伴随单元收缩产生的栅极电容的增加，防止开关损失的劣化。单元形成区域由线状有源单元区域(LCa)、线状空穴集电极单元区域(LCc)以及它们之间的线状无源单元区域(LCi)构成。而且，使夹持线状空穴集电极单元区域(LCc)的两侧而形成并与发射极电极(EE)电连接的第三及第四线状沟槽栅电极(TG3、TG4)的上表面，比夹持线状有源单元区域(LCa)的两侧而形成并与栅电极电连接的第一及第二线状沟槽栅电极(TG1、TG2)的上表面低。

Description

半导体器件
技术领域
本发明涉及一种半导体器件，例如能够适宜利用于在与沟槽栅正交的方向上同时存在有源单元和无源单元的IE(Injection Enhancement：注入增强)型沟槽栅(TrenchGate)IGBT(Insulated Gate Bipolar Transistor：绝缘栅双极型晶体管)等功率半导体器件。
背景技术
例如在日本特开2013-140885号公报(专利文献1)中公开了一种IE型沟槽栅IGBT，该IE型沟槽栅IGBT的单元形成区域基本包括具有线状有源单元区域的第一线状单位单元区域、具有线状空穴集电极单元(hole collector cell)区域的第二线状单位单元区域以及它们之间的线状无源单元区域。
另外，在日本特开2013-258190号公报(专利文献2)中公开了一种具有有源单元二维间隔拉长构造且未设置本体接触区域(body contact zone)的窄有源单元IE型沟槽栅IGBT。
在先技术文献
专利文献
专利文献1：日本特开2013-140885号公报
专利文献2：日本特开2013-258190号公报
发明内容
发明要解决的课题
例如在上述专利文献1所记载的IE型沟槽栅IGBT中，将线状空穴集电极单元区域两侧的沟槽栅电极与发射极电极连接，由此将有源单元间隔拉长率维持于优选范围，使得在避免栅极电容的增加的同时能够充分发挥IE效果，从而能够实现单元收缩(cellshrink)。
然而，在上述IE型沟槽栅IGBT中，进一步研究单元收缩后，明确了虽然栅极-集电极之间的电容(反馈电容)能够降低，但是栅极-发射极之间的电容(输入电容)无法降低。栅极-集电极之间的电容主要对开关截止(switching off)损失带来影响，栅极-发射极之间的电容主要对开关导通(switching on)损失带来影响。即，存在如下问题：即使进行单元收缩，如果栅极-发射极之间的电容无法降低，则也会产生开关导通损失劣化。
其它课题和新特征根据本说明书的记述和附图得以明确。
用于解决课题的方案
在一实施方式的半导体器件中，IE型沟槽栅IGBT的单元形成区域由线状有源单元区域、线状空穴集电极单元区域以及它们之间的线状无源单元区域构成。而且，使夹持线状空穴集电极单元区域的两侧而形成并与发射极电极电连接的第三及第四线状沟槽栅电极的上表面，比夹持线状有源单元区域的两侧而形成并与栅电极电连接的第一及第二线状沟槽栅电极的上表面低。
发明的效果
根据一实施方式，能够抑制IE型沟槽栅IGBT的伴随单元收缩而产生的栅极电容的增加，防止开关损失的劣化。
附图说明
图1是第一实施方式的形成IE型沟槽栅IGBT的半导体芯片的主要部分俯视图。
图2是将第一实施方式的半导体芯片的活性部的一部分放大表示的主要部分俯视图。
图3是第一实施方式的IE型沟槽栅IGBT的主要部分剖视图(沿着图2示出的A-A线的主要部分剖视图)。
图4是第一实施方式的IE型沟槽栅IGBT的主要部分剖视图(沿着图2示出的B-B线的主要部分剖视图)。
图5是第一实施方式的IE型沟槽栅IGBT的主要部分剖视图(沿着图2示出的C-C线的主要部分剖视图)。
图6是说明作为比较例而示出的本申请发明人所研究的IE型沟槽栅IGBT的构造的概要图。
图7是表示第一实施方式的IE型沟槽栅IGBT的开关特性(导通(turn on)波形)的曲线图。
图8是说明第一实施方式的IE型沟槽栅IGBT的空穴积累效果的曲线图。
图9是表示第一实施方式的IE型沟槽栅IGBT的制造工序的主要部分剖视图。
图10是接着图9后续的IE型沟槽栅IGBT的制造工序中的主要部分剖视图。
图11是接着图10后续的IE型沟槽栅IGBT的制造工序中的主要部分剖视图。
图12是接着图11后续的IE型沟槽栅IGBT的制造工序中的主要部分剖视图。
图13是接着图12后续的IE型沟槽栅IGBT的制造工序中的主要部分剖视图。
图14是接着图13后续的IE型沟槽栅IGBT的制造工序中的主要部分剖视图。
图15是接着图14后续的IE型沟槽栅IGBT的制造工序中的主要部分剖视图。
图16是接着图15后续的IE型沟槽栅IGBT的制造工序中的主要部分剖视图。
图17是接着图16后续的IE型沟槽栅IGBT的制造工序中的主要部分剖视图。
图18是接着图17后续的IE型沟槽栅IGBT的制造工序中的主要部分剖视图。
图19是接着图18后续的IE型沟槽栅IGBT的制造工序中的主要部分剖视图。
图20是接着图19后续的IE型沟槽栅IGBT的制造工序中的主要部分剖视图。
图21是接着图20后续的IE型沟槽栅IGBT的制造工序中的主要部分剖视图。
图22是接着图21后续的IE型沟槽栅IGBT的制造工序中的主要部分剖视图。
图23是接着图22后续的IE型沟槽栅IGBT的制造工序中的主要部分剖视图。
图24是接着图23后续的IE型沟槽栅IGBT的制造工序中的主要部分剖视图。
图25是接着图24后续的IE型沟槽栅IGBT的制造工序中的主要部分剖视图。
图26是接着图25后续的IE型沟槽栅IGBT的制造工序中的主要部分剖视图。
图27是接着图26后续的IE型沟槽栅IGBT的制造工序中的主要部分剖视图。
图28是接着图27后续的IE型沟槽栅IGBT的制造工序中的主要部分剖视图。
图29是第二实施方式的IE型沟槽栅IGBT的主要部分剖视图(沿着图2的A-A线的主要部分剖视图)。
图30是将第三实施方式的半导体芯片的活性部的一部分放大表示的主要部分俯视图。
图31是第三实施方式的IE型沟槽栅IGBT的主要部分剖视图(沿着图30示出的D-D线的主要部分剖视图)。
图32是第四实施方式的IE型沟槽栅IGBT的主要部分剖视图(沿着图2的A-A线的主要部分剖视图)。
图33是第五实施方式的IE型沟槽栅IGBT的第一例的主要部分剖视图(沿着图2的A-A线的主要部分剖视图)。
图34是第五实施方式的IE型沟槽栅IGBT的第二例的主要部分剖视图(沿着图2的A-A线的主要部分剖视图)。
图35是第六实施方式的IE型沟槽栅IGBT的第一例的主要部分剖视图(沿着图2的A-A线的主要部分剖视图)。
图36是第六实施方式的IE型沟槽栅IGBT的第二例的主要部分剖视图(沿着图2的A-A线的主要部分剖视图)。
图37是第七实施方式的IE型沟槽栅IGBT的第一例的主要部分剖视图。
图38是第七实施方式的IE型沟槽栅IGBT的第二例的主要部分剖视图。
图39是第八实施方式的IE型沟槽栅IGBT的第一例的主要部分剖视图。
图40是第八实施方式的IE型沟槽栅IGBT的第二例的主要部分剖视图。
图41是第九实施方式的IE型沟槽栅IGBT的第一例的主要部分剖视图。
图42是第九实施方式的IE型沟槽栅IGBT的第二例的主要部分剖视图。
图43是第九实施方式的IE型沟槽栅IGBT的第三例的主要部分剖视图。
图44是第九实施方式的IE型沟槽栅IGBT的第四例的主要部分剖视图。
附图标记说明
CE：集电极
CR：单元形成区域
CT：接触槽
DPS：多晶硅膜
EE：发射极电极
EP：发射极焊盘
FP：场板
FPF：最终钝化膜
GE：栅电极
GI、GIb、GIe、GIi、GIo、GIu：栅极绝缘膜
GL：栅极布线
GP：栅极焊盘
GR：护环
GTG：栅极布线-沟槽栅电极连接部
HM：硬质掩膜
IL：层间绝缘膜
LC：线状单位单元区域
LC1：第一线状单位单元区域
LC2：第二线状单位单元区域
LCa：线状有源单元区域
LCaa：有源区
LCai：无源区
LCc：线状空穴集电极单元区域
LCh：线状混合单元区域
LCh1：第一线状混合子单元区域
LCh2：第二线状混合子单元区域
LCi：线状无源单元区域
ND：N-型漂移区域
NE：N+型发射极区域
NHB：N型空穴势垒区域
Ns：N型场截止区域
PB：P型本体区域
PBC、PBCp：P+型本体接触区域
PC：P+型集电极区域
PCO：P型连接区域
PF、PFp：P型浮置区域
PLP：P+型锁定防止区域
PR：P型区域
R1、R2、R3、R4：抗蚀膜
Sa：表面
Sb：背面
SC：半导体芯片
SS：半导体衬底
T1：第一沟槽
T2：第二沟槽
T3：第三沟槽
T4：第四沟槽
TDG1：第一线状虚设沟槽栅电极
TDG2：第二线状虚设沟槽栅电极
TDG3：第三线状虚设沟槽栅电极
TDG4：第四线状虚设沟槽栅电极
TE：第二线状沟槽栅电极
TG：第一线状沟槽栅电极
TG1：第一线状沟槽栅电极
TG2：第二线状沟槽栅电极
TG3：第三线状沟槽栅电极
TG4：第四线状沟槽栅电极
TGc：连结沟槽栅电极(发射极连接部)
TGE、TGG：沟槽栅电极
TGp：端部沟槽栅电极
TGx：连接用栅极引出焊盘(发射极连接部)
TGw：栅极引出部
TGz：端部连结沟槽栅电极
TR：沟槽
具体实施方式
在以下实施方式中，为了方便起见，在需要时分割为多个部分或者实施方式而进行说明，但是除了特别明示的情况以外，它们之间并非是毫无关系的，一方是另一方的一部分或者全部的变形例、详细、补充说明等。
另外，在以下实施方式中，在提及要素的数等(包括个数、数值、量、范围等)的情况下，除了特别明示的情况和原理上明确限定为特定数的情况等以外，并不限定于该特定数，也可以是特定数以上或者特定数以下。
另外，在以下实施方式中，除了特别明示的情况和原理上明确是必须的情况等以外，其构成要素(也包括要素步骤等)当然不一定是必须的。
另外，在言及“由A构成”、“由A形成”、“具有A”、“包括A”时，除了特别明确只有该要素的情况等以外，当然并不排除除此以外的要素。同样地，在以下实施方式中，在提及构成要素等的形状、位置关系等时，除了特别明示的情况和原理上明确不成立的情况等以外，实质上包括与其形状等近似或者类似的要素等。关于这一点，上述数值和范围内也是同样的。
另外，在以下实施方式所使用的附图中，也存在为了容易理解附图而在俯视图中也标注剖面线的情况。另外，在以下的用于说明实施方式的全部附图中，原则上对具有相同功能的部分标注相同的附图标记，并省略其反复说明。以下，根据附图详细说明本实施方式。
作为公开了IE型沟槽栅IGBT的在先技术，例如存在日本特开2013-140885号公报(专利文献1)和日本特开2013-258190号公报(专利文献2)。在日本特开2013-140885号公报(专利文献1)中公开了(1)单元区域及其周边的平面构造、(2)窄有源单元型单位单元及交替排列方式以及(3)有源单元二维间隔拉长构造，因此原则上不反复与这些重复的部分。
(第一实施方式)
《IE型沟槽栅IGBT的构造》
使用图1～图5说明该第一实施方式的包括IE型沟槽栅IGBT的半导体器件。图1是该第一实施方式的形成IE型沟槽栅IGBT的半导体芯片的主要部分俯视图。图2是将该第一实施方式的半导体芯片的活性部的一部分的放大表示的主要部分俯视图。图3～图5是该第一实施方式的IE型沟槽栅IGBT的主要部分剖视图，图3是沿着图2示出的A-A线的主要部分剖视图，图4是沿着图2示出的B-B线的主要部分剖视图，图5是沿着图2示出的C-C线的主要部分剖视图。该第一实施方式的IE型沟槽栅IGBT例如具有600V左右的耐压。
如图1所示，在半导体芯片SC的外周部的上表面设置有环状的护环GR，在其内侧设置有与环状的浮置场环(floating field ring)等相连接的数个(单个或者多个)环状的场板FP。护环GR和场板FP例如由以铝为主要构成要素的金属膜构成。
在环状的场板FP的内侧即半导体芯片SC的活性部的主要部分，设置有单元形成区域CR，在半导体芯片SC的活性部的上表面，直到半导体芯片SC的外周部附近为止设置有发射极电极EE。发射极电极EE例如由以铝为主要构成要素的金属膜构成。发射极电极EE的中央部成为用于连接接合线(bonding wire)等的发射极焊盘EP。
在发射极电极EE与场板FP之间配置有栅极布线GL，栅极布线GL与栅电极GE相连接。栅极布线GL和栅电极GE例如由以铝为主要构成要素的金属膜构成。栅电极GE的中央部成为用于连接接合线等的栅极焊盘GP。
如图2所示，在单元形成区域CR内，在第一方向(x方向)上周期性地排列有线状单位单元区域LC。各线状单位单元区域LC由第一线状单位单元区域LC1和第二线状单位单元区域LC2构成，在该第一实施方式中，第一线状单位单元区域LC1的宽度W1与第二线状单位单元区域LC2的宽度W2相同或者实质上相同。
各第一线状单位单元区域LC1由中央的线状有源单元区域LCa以及包围该中央的线状有源单元区域LCa的一对半宽的线状无源单元区域LCi构成。在线状有源单元区域LCa与线状无源单元区域LCi之间存在与栅电极(上述图1示出的栅电极GE)电连接的第一线状沟槽栅电极TG1或者第二线状沟槽栅电极TG2。
另一方面，各第二线状单位单元区域LC2由中央的线状空穴集电极单元区域LCc以及包围该中央的线状空穴集电极单元区域LCc的一对半宽的线状无源单元区域LCi构成。在线状空穴集电极单元区域LCc与线状无源单元区域LCi之间存在与发射极电极EE电连接的第三线状沟槽栅电极TG3或者第四线状沟槽栅电极TG4。
线状有源单元区域LCa的宽度Wa和线状空穴集电极单元区域LCc的宽度Wc形成得比线状无源单元区域LCi的宽度Wi窄，该第一实施方式的IE型沟槽栅IGBT为所谓“窄有源单元型单位单元”。
另外，将线状有源单元区域LCa或者线状空穴集电极单元区域LCc、与线状无源单元区域LCi交替地排列，构成线状单位单元区域LC，该第一实施方式的IE型沟槽栅IGBT为所谓“交替排列方式”。
在线状有源单元区域LCa和线状空穴集电极单元区域LCc内，分别沿着与第一方向(x方向)正交的第二方向(y方向、长边方向)，在其中央部设置有接触槽CT，该接触槽CT的下端部到达形成于半导体衬底上的P+型本体接触区域PBC。
在线状有源单元区域LCa内，在第二方向(y方向、长边方向)上周期性地交替设置有形成有N+型发射极区域NE的区域、即有源区LCaa以及未形成N+型发射极区域NE的区域(P型本体区域PB)、即无源区LCai。
在线状空穴集电极单元区域LCc内，在第二方向(y方向、长边方向)上周期性地设置有连结沟槽栅电极(发射极连接部)TGc，该连结沟槽栅电极(发射极连接部)TGc将第三线状沟槽栅电极TG3与第四线状沟槽栅电极TG4相互连接。而且，在连结沟槽栅电极(发射极连接部)TGc与接触槽CT(P+型本体接触区域PBC)的交叉部处，第三线状沟槽栅电极TG3和第四线状沟槽栅电极TG4相互连接，并与发射极电极EE电连接。
此外，在该第一实施方式中，线状空穴集电极单元区域LCc的宽度Wc与线状有源单元区域LCa的宽度Wa相同或者实质上相同，但是这并非是必须的。但是，通过设为相同或者实质上相同，具有空穴分布变得均匀这种优点。
在线状无源单元区域LCi内设置有P型浮置区域PF。在该第一实施方式中，P型浮置区域PF的深度与形成有第一、第二、第三以及第四线状沟槽栅电极TG1、TG2、TG3以及TG4的沟槽的下端部相比更深，形成覆盖其下端部的构造。这种构造并非是必须的，但是通过设为这种结构，具有如下优点：即使将线状无源单元区域LCi的第一方向(x方向)的宽度Wi设为大于线状有源单元区域LCa的第一方向(x方向)的宽度Wa，也能够容易地维持耐压。此外，在该第一实施方式中，将线状有源单元区域LCa的第一方向(x方向)的宽度Wa设为比线状无源单元区域LCi的第一方向(x方向)的宽度Wi窄，但是这并非是必须的，然而通过设为这种结构，能够提高IE效果。
在单元形成区域CR的周边外部以将其包围的方式存在设置有例如P型浮置区域PFp的部分，该P型浮置区域PFp通过接触槽CT(P+型本体接触区域PBCp)与发射极电极EE电连接。
另外，在单元形成区域CR的周边外部配置有例如栅极布线GL，第一线状沟槽栅电极TG1和第二线状沟槽栅电极TG2从单元形成区域CR内朝向该栅极布线GL延伸。而且，第一线状沟槽栅电极TG1和第二线状沟槽栅电极TG2所延伸的部分(即，栅极引出部TGw)的端部连结沟槽栅电极TGz经由栅极布线-沟槽栅电极连接部GTG而与栅极布线GL电连接。此外，线状无源单元区域LCi与单元形成区域CR的周边外部之间通过端部沟槽栅电极TGp划分。
接着，使用图3说明沿着图2的A-A线的截面构造。
如图3所示，N-型漂移区域ND占据半导体衬底SS的主要部分，在半导体衬底SS的背面(第二主面、下表面)Sb侧，从接近N-型漂移区域ND一侧起设置有N型场截止区域Ns和P+型集电极区域PC。并且，在半导体衬底SS的背面Sb设置有与P+型集电极区域PC电连接的集电极CE。
另一方面，在半导体衬底SS的表面(第一主面、上表面)Sa侧的大致整面(单元形成区域CR的大致整面)上设置有P型本体区域PB。
在线状有源单元区域LCa与线状无源单元区域LCi的边界部中的半导体衬底SS的表面Sa侧设置有第一沟槽T1和第二沟槽T2，在各沟槽的内部隔着栅极绝缘膜GI设置有第一线状沟槽栅电极TG1和第二线状沟槽栅电极TG2。
第一线状沟槽栅电极TG1和第二线状沟槽栅电极TG2与栅电极(上述图1示出的栅电极GE)电连接。另外，第一线状沟槽栅电极TG1被埋入到形成于半导体衬底SS上的第一沟槽T1的从下端部至上部的范围。同样地，第二线状沟槽栅电极TG2被埋入到形成于半导体衬底SS上的第二沟槽T2的从下端部至上部的范围。
另一方面，在线状空穴集电极单元区域LCc与线状无源单元区域LCi的边界部中的半导体衬底SS的表面Sa侧设置有第三沟槽T3和第四沟槽T4，在各沟槽的内部隔着栅极绝缘膜GI而设置有第三线状沟槽栅电极TG3和第四线状沟槽栅电极TG4。
第三线状沟槽栅电极TG3和第四线状沟槽栅电极TG4与发射极电极EE电连接。另外，第三线状沟槽栅电极TG3被埋入到形成于半导体衬底SS上的第三沟槽T3的底部，其上表面位于比第一线状沟槽栅电极TG1的上表面和第二线状沟槽栅电极TG2的上表面低的位置，并且，位于比P型本体区域PB的底面低的位置。同样地，第四线状沟槽栅电极TG4被埋入到形成于半导体衬底SS上的第四沟槽T4的底部，其上表面位于比第一线状沟槽栅电极TG1的上表面和第二线状沟槽栅电极TG2的上表面低的位置，并且，位于比P型本体区域PB的底面低的位置。
在线状有源单元区域LCa中，在半导体衬底SS的表面Sa侧设置有N+型发射极区域NE，在接触槽CT的下端部处设置有P+型本体接触区域PBC。在该P+型本体接触区域PBC之下设置有P+型锁定防止区域PLP，在P+型锁定防止区域PLP之下设置有N型空穴势垒区域NHB。此外，线状空穴集电极单元区域LCc中的杂质掺杂构造除了未设置N+型发射极区域NE以外与线状有源单元区域LCa相同。
在线状无源单元区域LCi内，在半导体衬底SS的表面Sa侧在P型本体区域PB之下设置有例如比第一、第二、第三以及第四沟槽T1、T2、T3以及T4深的P型浮置区域PF。
如上所述，在该第一实施方式中，在线状空穴集电极单元区域LCc内，也与线状有源单元区域LCa同样地，设置有N型空穴势垒区域NHB和P+型锁定防止区域PLP等，但是这并非是必须的。但是，通过设置这些区域，能够保持整体的空穴流动的平衡。
在半导体衬底SS的表面Sa上的大致整面上形成有由例如氧化硅等构成的层间绝缘膜IL。在层间绝缘膜IL上设置有例如由以铝为主要构成要素的金属膜构成的发射极电极EE，该发射极电极EE经由接触槽CT而与N+型发射极区域NE和P+型本体接触区域PBC相连接。
在发射极电极EE上还形成有由例如聚酰亚胺类的有机绝缘膜等构成的最终钝化膜FPF。
接着，使用图4说明沿着图2的B-B线的截面构造。
如图4所示，在该截面中，在线状有源单元区域LCa内也没有设置N+型发射极区域NE，因此在附图中，线状有源单元区域LCa与线状空穴集电极单元区域LCc相同。其它部分的构造与在上述图3中说明的构造相同。当然，与上述图3同样地，第一线状沟槽栅电极TG1和第二线状沟槽栅电极TG2与栅电极(上述图1示出的栅电极GE)电连接，第三线状沟槽栅电极TG3和第四线状沟槽栅电极TG4与发射极电极EE电连接这一点不同。
接着，使用图5说明沿着图2的C-C线的截面构造。
如图5所示，除了线状空穴集电极单元区域LCc以外的构造与在上述图4中说明的构造相同。线状空穴集电极单元区域LCc的部分成为大致仅由连结沟槽栅电极TGc(发射极连接部)占有的构造。
此外，在该第一实施方式中，具体地说明了具有“窄有源单元型单位单元”的IE型沟槽栅IGBT，但是并不限定于此，当然也能够应用于具有“非窄有源单元型单位单元”的IE型沟槽栅IGBT。
另外，在该第一实施方式中，具体地说明了具有“交替排列方式”的IE型沟槽栅IGBT，但是并不限定于此，当然也能够应用于具有“非交替排列方式”的IE型沟槽栅IGBT。
在此，为了更具体地例示IE型沟槽栅IGBT的构造，示出IE型沟槽栅IGBT的各部分(参照图1～图5)的主要尺寸的一例。
线状有源单元区域LCa的宽度Wa为1.3μm左右，线状无源单元区域LCi的宽度Wi为3.3μm左右。在此，期望线状有源单元区域LCa的宽度Wa比线状无源单元区域LCi的宽度Wi窄，Wi/Wa的值特别优选为例如在2～3的范围内。
另外，接触槽CT的宽度为0.3μm左右。第一、第二、第三以及第四沟槽T1、T2、T3以及T4的宽度为0.7μm左右(特别优选为0.8μm以下)，它们的深度为3μm左右。从半导体衬底SS的表面Sa起的N+型发射极区域NE的深度为0.25μm左右，P型本体区域PB(沟道区域)的深度为0.8μm左右，P+型锁定防止区域PLP的深度为1.4μm左右，P型浮置区域PF的深度为4.5μm左右。从半导体衬底SS的背面Sb起的N型场截止区域Ns的深度为2.0μm左右，P+型集电极区域PC的深度为0.5μm左右。
另外，半导体衬底SS的厚度为70μm左右(在此，表示耐压600V左右的示例)。此外，半导体衬底SS的厚度强烈依赖于所要求的耐压。因而，在耐压1200V时，例如为120μm左右，在耐压400V时，例如为40μm左右。
此外，在以下示例中，对应的部分的尺寸与在此示出的部分的尺寸大致相同，因此不重复说明。
《IE型沟槽栅IGBT的效果》
1.IE型沟槽栅IGBT的栅极电容
作为进一步提高IE型沟槽栅IGBT的导通电压性能的方法，使单元收缩而加强IE效果是有效的。但是，当单纯地使单元收缩时，由于随着沟槽密度增加而引起的栅极电容的增大，招致开关损失的恶化。因此，本申请发明人研究了能够降低栅极电容的各种IE型沟槽栅IGBT的构造。
首先，在说明该第一实施方式的IE型沟槽栅IGBT的效果之前，作为比较例，使用图6简单地说明在该第一实施方式之前本申请发明人所研究的IE型沟槽栅IGBT的构造。图6是说明作为比较例而示出的本申请发明人所研究的IE型沟槽栅IGBT的构造的概要图。
在比较例的IE型沟槽栅IGBT中，与该第一实施方式同样地，构成为将线状有源单元区域LCa例如每隔一个地替换为线状空穴集电极单元区域LCc(即，以FET(Field EffectTransistor：场效应晶体管)部分不会作为FET而动作的方式去除了N+型发射极区域NE(FET的源极)的虚拟线状有源单元区域)。
而且，在形成于线状有源单元区域LCa两侧的沟槽TR内，从沟槽TR的下端部至上部为止埋入沟槽栅电极TGG，将该沟槽栅电极TGG与栅电极(上述图1示出的栅电极GE)电连接。另外，在形成于线状空穴集电极单元区域LCc两侧的沟槽TR内，从沟槽TR的下端部至上部为止埋入沟槽栅电极TGE，将该沟槽栅电极TGE与发射极电极电连接。
另外，在该比较例的IE型沟槽栅IGBT中，形成有寄生PMOS晶体管。即，形成有如下寄生PMOS晶体管，其将P型浮置区域PF设为源极“S”、将N-漂移区域ND和N型空穴势垒区域NHB设为沟道“CH”、将P+型锁定防止区域PLP和P+型本体接触区域PBC设为漏极“D”、将形成于线状空穴集电极单元区域LCc两侧的沟槽栅电极TGE设为栅极“E”。此外，将形成于线状空穴集电极单元区域LCc两侧的沟槽栅电极TGE记载为栅极“E”，将形成于线状有源单元区域LCa两侧的沟槽栅电极TGG设为栅极“G”，对两者进行区分。
因而，在该比较例的IE型沟槽栅IGBT中，当将空穴注入到P型浮置区域PF时，寄生PMOS晶体管的源极“S”的电位升高，在寄生PMOS晶体管的栅极“E”与源极“S”之间产生负的电位差。其结果，寄生PMOS晶体管导通，注入到P型浮置区域PF的空穴被向寄生MOSFET的漏极“D”排出。
这样，在比较例的IE型沟槽栅IGBT中，注入到P型浮置区域PF的空穴从P型浮置区域PF排出，由此在开关动作时的过渡状态下，具有难以在P型浮置区域PF内残留并积累过剩的空穴这种特征。由此，能够抑制过渡状态下的P型浮置区域PF的无法控制的电位变动，因此低噪声性能优异。
然而，在比较例的IE型沟槽栅IGBT中，进一步研究了单元收缩，结果是，明确了虽然栅极-集电极之间的电容(反馈电容)能够降低，但是栅极-发射极之间的电容(输入电容)无法降低。栅极-集电极之间的电容主要对开关截止损失带来影响，栅极-发射极之间电容主要对开关导通损失带来影响。即，即使进一步进行单元收缩，在栅极-发射极之间的电容无法降低的情况下，也会产生开关导通损失的劣化。
因此，在该第一实施方式中，如上述图3和上述图4所示，对在形成于线状空穴集电极单元区域LCc两侧的第三沟槽T3及第四沟槽T4各自的内部形成的第三线状沟槽栅电极TG3以及第四线状沟槽栅电极TG4的从下端部起的高度进行了调整。
即，将第三线状沟槽栅电极TG3的上表面设为低于第一线状沟槽栅电极TG1的上表面和第二线状沟槽栅电极TG2的上表面，并且，设为低于P型本体区域PB的底面。同样地，将第四线状沟槽栅电极TG4的上表面设为低于第一线状沟槽栅电极TG1的上表面和第二线状沟槽栅电极TG2的上表面，并且，设为低于P型本体区域PB的底面。
由此，能够减小第三线状沟槽栅电极TG3和第四线状沟槽栅电极TG4对输入电容作出贡献的面积，因此能够降低输入电容。但是，从第三沟槽的下端部至第三线状沟槽栅电极TG3的上表面为止的高度以及从第四沟槽的下端部至第四线状沟槽栅电极TG4的上表面为止的高度需要是能够提供使寄生PMOS晶体管导通的发射极电位的高度。即，如果为了使输入电容尽可能小而对第三线状沟槽栅电极TG3和第四线状沟槽栅电极TG4全部进行蚀刻而导致不存在寄生PMOS晶体管本身，则得不到由存在上述寄生PMOS晶体管而实现的优点。
图7是表示该第一实施方式的IE型沟槽栅IGBT的开关特性(导通波形)的曲线图。
如图7所示，该第一实施方式的IE型沟槽栅IGBT与比较例的IE型沟槽栅IGBT相比，输入电容变小，栅极电压的上升提前。由此，可知该第一实施方式的IE型沟槽栅IGBT与比较例的IE型沟槽栅IGBT相比能够改善开关损失。
此外，IE型沟槽栅IGBT的反馈电容与比较例的IE型沟槽栅IGBT的反馈电容没有差异，得到同等的截止(turn off)波形。
2.IE型沟槽栅IGBT的导通电压
并且，在该第一实施方式的IE型沟槽栅IGBT中，与比较例的IE型沟槽栅IGBT相比，能够降低导通电压。
图8是说明该第一实施方式的IE型沟槽栅IGBT的空穴积累效果的曲线图。(A)表示该第一实施方式的IE型沟槽栅IGBT的空穴浓度分布，(B)表示比较例的IE型沟槽栅IGBT的空穴浓度分布，(C)表示仅形成有线状有源单元区域的IE型沟槽栅IGBT的空穴浓度分布。
如图8所示，在该第一实施方式的IE型沟槽栅IGBT(A)中，半导体衬底的表面侧的空穴积累效果高于比较例的IE型沟槽栅IGBT(B)。由此，认为导通电压降低。
作为其理由，考虑是由于在该第一实施方式的IE型沟槽栅IGBT中，将第三线状沟槽栅电极TG3的上表面和第四线状沟槽栅电极TG4的上表面设为比P型本体区域PB的底面低的位置。即，在寄生PMOS晶体管中，栅极“E”与漏极“D”形成偏置(offset)构造，因此寄生PMOS晶体管的驱动能力得到抑制，能够抑制空穴的过度排除。
3.关于有源单元间隔拉长率
在该第一实施方式中，将有源单元间隔拉长率定义为，使单元形成区域的主要部分中的不构成空穴流出路径的各种单元区域(空穴非流出单元部)的宽度除以构成空穴流出路径的各种单元区域(空穴流出单元部)的宽度而得到的值。
因而，例如在上述图2的示例中，空穴流出单元部为线状有源单元区域LCa和线状空穴集电极单元区域LCc，空穴非流出单元部为线状无源单元区域LCi。在此，线状有源单元区域LCa的宽度Wa与线状空穴集电极单元区域LCc的宽度Wc相等，因此有源单元间隔拉长率＝Wi/Wa。
在有源单元间隔拉长率比1附近低的区域内，IE效果较弱，因此导通电压变高。另一方面，在有源单元间隔拉长率比5附近高的区域内，空穴排出电阻变大，因此尽管导通电压变化不大，但开关损失也急剧增加。因此，在该第一实施方式中，作为有源单元间隔拉长率，设定为1.5～4(更优选2～3)的范围。
在该第一实施方式中，例如线状有源单元区域LCa的宽度Wa(线状空穴集电极单元区域LCc的宽度Wc)为1.3μm左右，线状无源单元区域LCi的宽度Wi为3.3μm左右，有源单元间隔拉长率Wi/Wa成为大约2.5。
这样，根据该第一实施方式，构成为将线状有源单元区域LCa例如每隔一个地替换为线状空穴集电极单元区域LCc(即，以FET部分不会作为FET而动作的方式去除了N+型发射极区域NE(FET的源极)的虚拟线状有源单元区域)。并且，将形成于线状空穴集电极单元区域LCc两侧的第三线状沟槽栅电极TG3和第四线状沟槽栅电极TG4与发射极电极EE电连接，将它们的上表面设定于比形成于线状有源单元区域LCa两侧的第一线状沟槽栅电极TG1和第二线状沟槽栅电极TG2的上表面以及P型本体区域PB的底面低的位置。
由此，即使进行单元收缩，也能够避免由栅极电容(特别是，栅极-发射极之间的电容(输入电容))的增加引起的开关导通损失的恶化，并且由于存在漏极偏置构造的寄生PMOS晶体管而也能够维持低噪声性能。
《IE型沟槽栅IGBT的制造方法》
使用图9～图28说明该第一实施方式的IE型沟槽栅IGBT的制造方法。图9～图28是表示该第一实施方式的IE型沟槽栅IGBT的制造工序的主要部分剖视图。以下，以单元形成区域为中心进行说明，关于周边部等，根据需要参照上述图1。另外，以下，具体地说明包括线状有源单元区域LCa和线状无源单元区域LCi的第一线状单位单元区域LC1以及包括线状空穴集电极单元区域LCc和线状无源单元区域LCi的第二线状单位单元区域LC2。
首先，如图9所示，准备由N-型单晶硅(例如磷浓度2×1014/cm3左右)构成的半导体衬底(在该阶段中称为晶圆的平面大致圆形状的半导体的薄板)SS。半导体衬底SS例如为的晶圆(也可以是等各种直径的晶圆)。另外，晶圆的厚度例如为800μm左右(优选范围为450μm～1000μm左右)。在此，例如最优选为基于FZ法(Floating Zone：浮区法)的晶圆，但是也可以是基于CZ法(Czochralski：提拉法)的晶圆。
接着，在半导体衬底SS的表面Sa上的整面上通过涂敷等形成N型空穴势垒区域导入用的抗蚀膜R1，通过通常的光刻形成图案。将形成图案后的抗蚀膜R1作为掩膜，例如通过离子注入，将N型杂质导入到半导体衬底SS的表面Sa，由此形成N型空穴势垒区域NHB。作为此时的离子注入条件，例如作为优选的条件而能够例示离子种类：磷、剂量：6×1012/cm2左右、注入能量：80KeV左右。之后，通过灰化等，去除不需要的抗蚀膜R1。
接着，如图10所示，在半导体衬底SS的表面Sa上的整面上通过涂敷等形成P型浮置区域导入用的抗蚀膜R2，通过通常的光刻形成图案。将形成图案后的抗蚀膜R2作为掩膜，例如通过离子注入，将P型杂质导入到半导体衬底SS的表面Sa，由此形成P型浮置区域PF。作为此时的离子注入条件，例如作为优选的条件而能够例示离子种类：硼、剂量：3.5×1013/cm2左右、注入能量：75KeV左右。之后，通过灰化等，去除不需要的抗蚀膜R2。此外，在导入P型浮置区域PF时，例如还同时导入单元周边接合区域和浮置场环。
接着，如图11所示，在半导体衬底SS的表面Sa上的整面上，例如通过CVD(ChemicalVapor Deposition：化学气相沉积)等，成膜例如由氧化硅构成的硬质掩膜HM。硬质掩膜HM的厚度例如为450nm左右。
接着，如图12所示，在半导体衬底SS的表面Sa上的整面上通过涂敷等形成硬质掩膜加工用的抗蚀膜R3，通过通常的光刻形成图案。将形成图案后的抗蚀膜R3作为掩膜，例如通过干法蚀刻，使硬质掩膜HM形成图案。
之后，如图13所示，通过灰化等去除不需要的抗蚀膜R3。
接着，如图14所示，使用形成图案后的硬质掩膜HM，例如通过各向异性干法蚀刻，形成第一、第二、第三以及第四沟槽T1、T2、T3以及T4。作为该各向异性干法蚀刻的气体系，作为优选的例子例如能够例示Cl2/O2系气体。
之后，如图15所示，例如通过使用了氟酸类的蚀刻液等的湿法蚀刻，去除不需要的硬质掩膜HM。
接着，如图16所示，实行针对P型浮置区域PF和N型空穴势垒区域NHB的延长扩散(例如1200℃、30分钟左右)。由此，P型浮置区域PF的深度形成为比供第一、第二、第三以及第四线状沟槽栅电极TG1、TG2、TG3以及TG4形成的第一、第二、第三以及第四沟槽T1、T2、T3以及T4的下端部深，并覆盖其下端部。半导体衬底SS中未形成P型浮置区域PF和N型空穴势垒区域NHB的区域成为N-型漂移区域ND。
接着，例如通过热氧化等，在半导体衬底SS的表面Sa上以及第一、第二、第三以及第四沟槽T1、T2、T3以及T4的内壁的整面上形成栅极绝缘膜GI。栅极绝缘膜GI的厚度例如为0.12μm左右。
接着，如图17所示，在半导体衬底SS的表面Sa上以及第一、第二、第三以及第四沟槽T1、T2、T3以及T4的内部，例如通过CVD等，成膜磷掺杂多晶硅(Doped Poly-Silicon)膜DPS。多晶硅膜DPS的厚度例如为0.6μm左右。
接着，如图18所示，例如通过干法蚀刻等，对多晶硅膜DPS进行回蚀。由此，在第一沟槽T1的内部形成第一线状沟槽栅电极TG1，在第二沟槽T2的内部形成第二线状沟槽栅电极TG2，在第三沟槽T3的内部形成第三线状沟槽栅电极TG3以及在第四沟槽T4的内部形成第四线状沟槽栅电极TG4。作为该回蚀的气体系，例如作为优选的例子能够例示SF6等。
接着，如图19所示，在半导体衬底SS的表面Sa上的整面上通过涂敷等形成多晶硅膜加工用的抗蚀膜R4，并以覆盖第一线状单位单元区域LC1的方式，通过通常的光刻形成图案。将形成图案后的抗蚀膜R4作为掩膜，例如通过干法蚀刻等，对第三线状沟槽栅电极TG3和第四线状沟槽栅电极TG4进行回蚀，在第三沟槽T3和第四沟槽T4各自的底部处保留第三线状沟槽栅电极TG3和第四线状沟槽栅电极TG4。由此，第三线状沟槽栅电极TG3和第四线状沟槽栅电极TG4各自的上表面的位置变得比第一线状沟槽栅电极TG1和第二线状沟槽栅电极TG2各自的上表面的位置低。
接着，如图20所示，通过灰化等去除不需要的抗蚀膜R4。接着，通过干法蚀刻等，去除第一、第二、第三以及第四沟槽T1、T2、T3以及T4的内部以外的栅极绝缘膜GI。
接着，如图21所示，例如通过热氧化或者CVD，在半导体衬底SS的表面Sa上的整面上形成后续的离子注入用的较薄的氧化硅膜(例如与栅极绝缘膜GI相同程度)。接着，在半导体衬底SS的表面Sa上通过通常的光刻来形成P型本体区域导入用的抗蚀膜(图示省略)。将该P型本体区域导入用的抗蚀膜作为掩膜，例如通过离子注入，将P型杂质导入到单元形成区域CR的整面以及其它需要的部分，由此形成P型本体区域PB。作为此时的离子注入条件，例如作为优选的条件能够例示离子种类：硼、剂量：3×1013/cm2左右、注入能量：75KeV左右。之后，通过灰化等，去除不需要的P型本体区域导入用的抗蚀膜。
并且，在半导体衬底SS的表面Sa上通过通常的光刻来形成N+型发射极区域导入用的抗蚀膜(图示省略)。将该N+型发射极区域导入用的抗蚀膜作为掩膜，例如通过离子注入，将N型杂质导入到线状有源单元区域LCa的P型本体区域PB的上部表面的整面，由此形成N+型发射极区域NE。作为此时的离子注入条件，例如作为优选的条件能够例示离子种类：砷、剂量：5×1015/cm2左右、注入能量：80KeV左右。之后，通过灰化等，去除不需要的N+型发射极区域导入用的抗蚀膜。
接着，如图22所示，在半导体衬底SS的表面Sa上的整面上，例如通过CVD等，作为层间绝缘膜IL而成膜例如PSG(Phosphsilicate Glass)膜。层间绝缘膜IL的厚度例如为0.6μm左右。作为该层间绝缘膜IL的材料，除了PSG膜以外，作为优选例子还能够例示BPSG(Borophosphsilicate Glass)膜、NSG(Non-doped Silicate Glass)膜、SOG(Spin-On-Glass)膜或者它们的复合膜等。
接着，如图23所示，在层间绝缘膜IL上通过通常的光刻，形成接触槽形成用的抗蚀膜(图示省略)。接着，例如通过各向异性干法蚀刻等来形成接触槽CT。作为该各向异性干法蚀刻的气体系，例如作为优选的例子能够例示Ar/CHF3/CF4系气体等。
接着，如图24所示，通过灰化等，去除不需要的抗蚀膜。接着，例如通过各向异性干法蚀刻，使接触槽CT(或者接触孔)向半导体衬底SS内延长。作为该各向异性干法蚀刻的气体系，例如作为优选的例子能够例示Cl2/O2系气体。
接着，如图25所示，例如通过接触槽CT，将P型杂质进行离子注入，由此形成P+型本体接触区域PBC。在此，作为离子注入条件，例如作为优选的条件能够例示离子种类：BF2、剂量：5×1015/cm2左右、注入能量：80KeV左右。
同样地，例如通过接触槽CT，将P型杂质进行离子注入，由此形成P+型锁定防止区域PLP。在此，作为离子注入条件，例如作为优选的条件能够例示离子种类：硼、剂量：5×1015/cm2左右、注入能量：80KeV左右。
接着，如图26所示，形成发射极电极EE。具体地说，例如通过以下过程来执行。首先，例如通过溅射，在半导体衬底SS的表面Sa上的整面上形成TiW膜作为势垒金属膜。TiW膜的厚度例如为0.2μm左右。TiW膜中的钛的大多部分通过后续的热处理移动至硅界面而形成硅化物，有助于接触特性的改善，但是这些过程较繁杂，因此在附图中未显示。
接着，例如在氮气环境中实行600℃左右、10分钟左右的硅化物退火之后，在势垒金属膜上的整面上，以将接触槽CT埋入的方式，例如通过溅射来形成铝系金属膜(例如添加有几％的硅、其余为铝)。铝系金属膜的厚度例如为5μm左右。
接着，通过通常的光刻，形成发射极电极形成用的抗蚀膜(图示省略)。接着，例如通过干法蚀刻，使由铝系金属膜和势垒金属膜构成的发射极电极EE形成图案。作为该干法蚀刻的气体系，例如作为优选的例子能够例示Cl2/BCl3系气体等。之后，通过灰化等，去除不需要的发射极电极形成用的抗蚀膜。
并且，在发射极电极EE上形成例如由以聚酰亚胺为主要成分的有机膜等构成的最终钝化膜FPF。最终钝化膜FPF的厚度例如为2.5μm左右。接着，通过通常的光刻，形成开口部形成用的抗蚀膜(图示省略)。接着，例如通过干法蚀刻来使最终钝化膜FPF形成图案，将上述图1示出的发射极焊盘EP等打开开口。之后，通过灰化等来去除不需要的开口部形成用的抗蚀膜。
接着，如图27所示，对半导体衬底SS的背面Sb实施晶背研磨处理，根据需要将例如800μm左右的厚度薄膜化为例如30μm～200μm左右。例如当将耐压设为600V左右时，最终厚度为70μm左右。另外，根据需要，还实施用于去除背面Sb的损伤的化学蚀刻等。
接着，如图28所示，在半导体衬底SS的背面Sb的整面上，例如通过离子注入来导入N型杂质，由此形成N型场截止区域Ns。在此，作为离子注入条件，例如作为优选的例子能够例示离子种类：磷、剂量：7×1012/cm2左右、注入能量：350KeV左右。之后，根据需要，为了使杂质活化而对半导体衬底SS的背面Sb实施激光退火等。
接着，在半导体衬底SS的背面Sb的整面上，例如通过离子注入来导入N型杂质，由此形成P+型集电极区域PC。在此，作为离子注入条件，例如作为优选条件能够例示离子种类：硼、剂量：1×1013/cm2左右、注入能量：40KeV左右。之后，根据需要，为了使杂质活化而对半导体衬底SS的背面Sb实施激光退火等。
接着，例如通过溅射，在半导体衬底SS的背面Sb上形成集电极CE。之后，通过切割等，分割为半导体衬底SS的芯片区域，根据需要，密封至封装，由此完成包含IE型沟槽栅IGBT的半导体器件。
(第二实施方式)
使用图29说明该第二实施方式的IE型沟槽栅IGBT。图29是该第二实施方式的IE型沟槽栅IGBT的主要部分剖视图(沿着上述图2的A-A线的主要部分剖视图)。在此说明的IE型沟槽栅IGBT的第三线状沟槽栅电极TG3和第四线状沟槽栅电极TG4的构造与上述第一实施方式的IE型沟槽栅IGBT不同。因而，在以下说明中，原则上仅说明与上述第一实施方式的IE型沟槽栅IGBT不同的部分。
在上述第一实施方式的IE型沟槽栅IGBT中，与发射极电极EE电连接的第三线状沟槽栅电极TG3和第四线状沟槽栅电极TG4各自的上表面位于比与栅电极GE电连接的第一线状沟槽栅电极TG1和第二线状沟槽栅电极TG2各自的上表面低的位置。
并且，在上述第一实施方式的IE型沟槽栅IGBT中，与发射极电极EE电连接的第三线状沟槽栅电极TG3和第四线状沟槽栅电极TG4各自的上表面位于比P型本体区域PB的底面低的位置。即，上述第一实施方式的IE型沟槽栅IGBT成为漏极偏置构造。
在该第二实施方式的IE型沟槽栅IGBT中，如图29所示，与发射极电极EE电连接的第三线状沟槽栅电极TG3和第四线状沟槽栅电极TG4各自的上表面位于比与栅电极GE电连接的第一线状沟槽栅电极TG1和第二线状沟槽栅电极TG2各自的上表面低的位置。
但是，在该第二实施方式的IE型沟槽栅IGBT中，与发射极电极EE电连接的第三线状沟槽栅电极TG3和第四线状沟槽栅电极TG4各自的上表面位于比P型本体区域PB的底面高的位置。即，形成于该第二实施方式的IE型沟槽栅IGBT的寄生PMOS晶体管未成为漏极偏置构造。
这样，通过将与发射极电极EE电连接的第三线状沟槽栅电极TG3和第四线状沟槽栅电极TG4各自的上表面设置于比P型本体区域PB的底面高的位置，寄生PMOS晶体管不成为栅极-漏极偏置构造，因此空穴的排出效果提高。但是，与上述第一实施方式的IE型沟槽栅IGBT相比，该第二实施方式的IE型沟槽栅IGBT的栅极-发射极之间的电容增加，因此IGBT的由MOS构造引起的开关性能延迟。另一方面，依赖于残留载流子的行为等双极性原因的开关性能高速化。另外，空穴排出力较高，因此半导体衬底SS的表面Sa侧上的空穴积累效果减小，导通电压性能变差。
(第三实施方式)
使用图30和图31说明该第三实施方式的IE型沟槽栅IGBT。图30是将该第三实施方式的半导体芯片的活性部的一部分放大表示的主要部分俯视图。图31是将该第三实施方式的半导体芯片的活性部的一部分放大表示的主要部分剖视图(沿着图30示出的D-D线的主要部分剖视图)。在此说明的IE型沟槽栅IGBT的线状有源单元区域LCa、线状无源单元区域LCi以及线状空穴集电极单元区域LCc的构造与上述第一实施方式的IE型沟槽栅IGBT不同。因而，在以下说明中，原则上仅说明与上述第一实施方式的IE型沟槽栅IGBT不同的部分。
如图30所示，该第三实施方式的线状单位单元区域LC由线状混合单元区域LCh以及其两侧的半宽的线状无源单元区域LCi构成，线状混合单元区域LCh的宽度Wh比线状无源单元区域LCi的宽度Wi窄。
线状混合单元区域LCh由相互面对称的第一线状混合子单元区域LCh1以及第二线状混合子单元区域LCh2构成。第一线状混合子单元区域LCh1为使上述图2示出的线状有源单元区域LCa的右半单元以及线状空穴集电极单元区域LCc的左半单元一体化而得到的混合单元。另一方面，第二线状混合子单元区域LCh2为使上述图2示出的线状有源单元区域LCa的左半单元以及线状空穴集电极单元区域LCc的右半单元一体化而得到的混合单元。
即，线状混合单元区域LCh能够通过以使与栅电极(上述图1示出的栅电极GE)电连接的第一线状沟槽栅电极TG1位于中央的方式组合第一线状混合子单元区域LCh1与第二线状混合子单元区域LCh2而得到。因而，在该第三实施方式中，第一线状混合子单元区域LCh1的宽度Wh1与第二线状混合子单元区域LCh2的宽度Wh2相同或者实质上相同。
另外，与发射极电极EE电连接的第二线状沟槽栅电极TG2和第三线状沟槽栅电极TG3夹持线状无源单元区域LCi而分开位于其两侧。因而，除了端部沟槽栅电极TGp以外，还设置与第二线状沟槽栅电极TG2和第三线状沟槽栅电极TG3同一层的由多晶硅膜构成的连接用栅极引出焊盘(发射极连接部)TGx，由此实现相互连接。而且，将第二线状沟槽栅电极TG2及第三线状沟槽栅电极TG3与发射极电极EE电连接的接触槽CT(在该情况下为多个)被连接用栅极引出焊盘(发射极连接部)TGx平面地包于内部。通过设为这种构造，能够进一步提高连接的可靠性。
接着，使用图31说明沿着图30的D-D线的截面构造。
如图31所示，N-型漂移区域ND占据半导体衬底SS的主要部分，在半导体衬底SS的背面Sb侧，从接近N-型漂移区域ND一侧起设置有N型场截止区域Ns和P+型集电极区域PC。并且，在半导体衬底SS的背面Sb设置有与P+型集电极区域PC电连接的集电极CE。
另一方面，在半导体衬底SS的表面Sa侧，在其大致整面(单元形成区域CR的大致整面)上设置有P型本体区域PB。
在第一线状混合子单元区域LCh1与第二线状混合子单元区域LCh2的边界部处的半导体衬底SS的表面Sa侧设置有第一沟槽T1，在该第一沟槽T1的内部隔着栅极绝缘膜GI设置有第一线状沟槽栅电极TG1。
在此，第一线状沟槽栅电极TG1与栅电极(上述图1示出的栅电极GE)电连接。另外，第一线状沟槽栅电极TG1被埋入到形成于半导体衬底SS的第一沟槽T1的从下端部至上部的范围。
另一方面，在线状混合单元区域LCh与线状无源单元区域LCi的边界部处的半导体衬底SS的表面Sa侧设置有第二沟槽T2和第三沟槽T3，在第二沟槽T2和第三沟槽T3各自的内部隔着栅极绝缘膜GI设置有第二线状沟槽栅电极TG2和第三线状沟槽栅电极TG3。
第二线状沟槽栅电极TG2和第三线状沟槽栅电极TG3与发射极电极EE电连接。另外，第二线状沟槽栅电极TG2被埋入到形成于半导体衬底SS的第二沟槽T2的底部，其上表面位于比第一线状沟槽栅电极TG1的上表面低的位置，并且位于比P型本体区域PB的底面低的位置。同样地，第三线状沟槽栅电极TG3被埋入到形成于半导体衬底SS的第三沟槽T3的底部，其上表面位于比第一线状沟槽栅电极TG1的上表面低的位置，并且位于比P型本体区域PB的底面低的位置。
在第一线状混合子单元区域LCh1和第二线状混合子单元区域LCh2中，在半导体衬底SS的表面Sa侧，仅在第一线状沟槽栅电极TG1侧设置有N+型发射极区域NE，在接触槽CT的下端部设置有P+型本体接触区域PBC。在该P+型本体接触区域PBC之下设置有P+型锁定防止区域PLP，在P+型锁定防止区域PLP之下设置有N型空穴势垒区域NHB。
在线状无源单元区域LCi中，在半导体衬底SS的表面Sa侧，在P型本体区域PB之下设置有例如比第一、第二以及第三沟槽T1、T2以及T3深的P型浮置区域PF。
在半导体衬底SS的表面Sa上的大致整面上形成有例如由氧化硅等构成的层间绝缘膜IL。在层间绝缘膜IL上设置有例如由以铝为主要构成要素的金属膜构成的发射极电极EE，该发射极电极EE经由接触槽CT与N+型发射极区域NE和P+型本体接触区域PBC相连接。
在发射极电极EE上还形成有例如由聚酰亚胺类的有机绝缘膜等构成的最终钝化膜FPF。
(第四实施方式)
使用图32说明该第四实施方式的IE型沟槽栅IGBT。图32是该第四实施方式的IE型沟槽栅IGBT的主要部分剖视图(沿着上述图2的A-A线的主要部分剖视图)。在此说明的IE型沟槽栅IGBT的形成于第一、第二、第三以及第四沟槽T1、T2、T3以及T4的内壁上的栅极绝缘膜的构造与上述第一实施方式的IE型沟槽栅IGBT不同。因而，在以下说明中，原则上仅说明与上述第一实施方式的IE型沟槽栅IGBT不同的部分。
在上述第一实施方式的IE型沟槽栅IGBT中，在第一、第二、第三以及第四沟槽T1、T2、T3以及T4的内壁的大致整面上形成有厚度均匀的栅极绝缘膜GI。
在该第四实施方式的IE型沟槽栅IGBT中，如图32所示，将形成于第一沟槽T1和第二沟槽T2的线状无源单元区域LCi侧的内壁上的栅极绝缘膜GIi的厚度设为比形成于线状有源单元区域LCa侧的内壁上的栅极绝缘膜GIo的厚度厚。同样地，将形成于第三沟槽T3和第四沟槽T4的线状无源单元区域LCi侧的内壁上的栅极绝缘膜GIi的厚度设为比形成于线状空穴集电极单元区域LCc侧的内壁上的栅极绝缘膜GIo的厚度厚。换言之，将形成于第一、第二、第三以及第四沟槽T1、T2、T3以及T4的与p型浮置区域PF接触的内壁上的栅极绝缘膜GIi的厚度设为比形成于与N型空穴势垒区域NHB接触的内壁上的栅极绝缘膜GIo的厚度厚。
由此，该第四实施方式的IE型沟槽栅IGBT与上述第一实施方式的IE型沟槽栅IGBT相比，能够进一步降低栅极-发射极之间的电容，因此能够改善开关损失的劣化。
(第五实施方式)
使用图33和图34说明该第五实施方式的IE型沟槽栅IGBT。图33和图34分别为该第五实施方式的IE型沟槽栅IGBT的第一例的主要部分剖视图(沿着上述图2的A-A线的主要部分剖视图)和IE型沟槽栅IGBT的第二例的主要部分剖视图(沿着上述图2的A-A线的主要部分剖视图)。在此说明的IE型沟槽栅IGBT的线状空穴集电极单元区域LCc的构造与上述第一实施方式的IE型沟槽栅IGBT不同。因而，在以下说明中，原则上仅说明与上述第一实施方式的IE型沟槽栅IGBT不同的部分。
如图33所示，在该第五实施方式的IE型沟槽栅IGBT的第一例中，未形成线状空穴集电极单元区域LCc的N型空穴势垒区域NHB。此外，虽未图示，但是也可以形成线状空穴集电极单元区域LCc的N型空穴势垒区域NHB，并将其浓度设为低于线状有源单元区域LCa的N型空穴势垒区域NHB的浓度。
如图34所示，在该第五实施方式的IE型沟槽栅IGBT的第二例中，以位于第三沟槽T3和第四沟槽T4的下端部之下的方式形成P型连接区域PCO，使位于线状空穴集电极单元区域LCc两侧的线状无源单元区域LCi的P型浮置区域PF相连。
由此，寄生PMOS晶体管的空穴排出效果提高，因此该第五实施方式的IE型沟槽栅IGBT与上述第一实施方式的IE型沟槽栅IGBT相比能够降低开关损失。但是，导通电压性能变差。
(第六实施方式)
使用图35和图36说明该第六实施方式的IE型沟槽栅IGBT。图35和图36分别为该第六实施方式的IE型沟槽栅IGBT的第一例的主要部分剖视图(沿着上述图2的A-A线的主要部分剖视图)和IE型沟槽栅IGBT的第二例的主要部分剖视图(沿着上述图2的A-A线的主要部分剖视图)。在此说明的IE型沟槽栅IGBT的第一、第二、第三以及第四线状沟槽栅电极TG1、TG2、TG3以及TG4的构造与上述第一实施方式的IE型沟槽栅IGBT不同。因而，在以下说明中，原则上仅说明与上述第一实施方式的IE型沟槽栅IGBT不同的部分。
如图35所示，在该第六实施方式的IE型沟槽栅IGBT的第一例中，在形成于线状有源单元区域LCa与线状无源单元区域LCi之间的第一沟槽T1和第二沟槽T2各自的内部形成的沟槽栅电极为多级。
即，从第一沟槽T1的下端部到大约一半的深度为止形成有与发射极电极EE电连接的第一线状虚设沟槽栅电极TDG1，在该第一线状虚设沟槽栅电极TDG1之上隔着绝缘膜直到第一沟槽T1的上部为止形成有与栅电极(上述图1示出的栅电极GE)电连接的第一线状沟槽栅电极TG1。同样地，从第二沟槽T2的下端部至大约一半的深度为止形成有与发射极电极EE电连接的第二线状虚设沟槽栅电极TDG2，在该第二线状虚设沟槽栅电极TDG2之上隔着绝缘膜直到第二沟槽T2的上部为止形成有与栅电极(上述图1示出的栅电极GE)电连接的第二线状沟槽栅电极TG2。
另外，在埋入到第一沟槽T1下部的第一线状虚设沟槽栅电极TDG1与第一沟槽T1的内壁之间形成的栅极绝缘膜GIb的厚度，比在埋入到第一沟槽T1上部的第一线状沟槽栅电极TG1与第一沟槽T1的内壁之间形成的栅极绝缘膜GIu的厚度厚。同样地，在埋入到第二沟槽T2下部的第二线状虚设沟槽栅电极TDG2与第二沟槽T2的内壁之间形成的栅极绝缘膜GIb的厚度，比在埋入到第二沟槽T2上部的第二线状沟槽栅电极TG2与第二沟槽T2的内壁之间形成的栅极绝缘膜GIu的厚度厚。
并且，在形成于线状空穴集电极单元区域LCc与线状无源单元区域LCi之间的第三沟槽T3和第四沟槽T4各自的内部形成的沟槽栅电极为多级。
即，从第三沟槽T3的下端部至大约一半的深度为止形成有与发射极电极EE电连接的第三线状虚设沟槽栅电极TDG3，在该第三线状虚设沟槽栅电极TDG3之上隔着绝缘膜直到第三沟槽T3的上部为止形成有与发射极电极EE电连接的第三线状沟槽栅电极TG3。同样地，从第四沟槽T4的下端部至大约一半的深度为止形成有与发射极电极EE电连接的第四线状虚设沟槽栅电极TDG4，在该第四线状虚设沟槽栅电极TDG4之上隔着绝缘膜直到第四沟槽T4的上部为止形成有与发射极电极EE电连接的第四线状沟槽栅电极TG4。
第三线状沟槽栅电极TG3和第四线状沟槽栅电极TG4各自的上表面位于比第一线状沟槽栅电极TG1和第二线状沟槽栅电极TG2各自的上表面低的位置，且位于比P型本体区域PB的底面高的位置。
另外，在埋入到第三沟槽T3下部的第三线状虚设沟槽栅电极TDG3与第三沟槽T3的内壁之间形成的栅极绝缘膜GIb的厚度，比在埋入到第三沟槽T3上部的第三线状沟槽栅电极TG3与第三沟槽T3的内壁之间形成的栅极绝缘膜GIu的厚度厚。同样地，在埋入到第四沟槽T4下部的第四线状虚设沟槽栅电极TDG4与第四沟槽T4的内壁之间形成的栅极绝缘膜GIb的厚度，比在埋入到第四沟槽T4上部的第四线状沟槽栅电极TG4与第四沟槽T4的内壁之间形成的栅极绝缘膜GIu的厚度厚。
由此，与上述第一实施方式的IE型沟槽栅IGBT相比，特别是能够降低栅极-集电极之间的电容(反馈电容)。
如图36所示，在该第六实施方式的IE型沟槽栅IGBT的第二例中，在形成于线状有源单元区域LCa与线状无源单元区域LCi之间的第一沟槽T1和第二沟槽T2各自的内部形成的沟槽栅电极以及栅极绝缘膜等的构造与上述第一例相同。
但是，在形成于线状空穴集电极单元区域LCc与线状无源单元区域LCi之间的第三沟槽T3和第四沟槽T4各自的内部形成的沟槽栅电极以及栅极绝缘膜等的构造与上述第一例不同。即，在第三沟槽T3和第四沟槽T4各自的内部仅形成有第三线状沟槽栅电极TG3和第四线状沟槽栅电极TG4。
第三线状沟槽栅电极TG3和第四线状沟槽栅电极TG4各自的上表面位于比第一线状沟槽栅电极TG1和第二线状沟槽栅电极TG2各自的上表面低的位置，且位于比P型本体区域PB的底面低的位置。
另外，在第三沟槽T3和第四沟槽T4的内壁上形成的栅极绝缘膜GIe的厚度与在第一沟槽T1和第二沟槽T2下部的内壁上形成的栅极绝缘膜GIb的厚度相同或者实质上相同。
这样，根据该第六实施方式，在线状有源单元区域LCa与线状无源单元区域LCi之间，使埋入到第一沟槽T1和第二沟槽T2各自的内部而形成的第一线状沟槽栅电极TG1和第二线状沟槽栅电极TG2的深度变浅，并且，在内壁上形成的栅极绝缘膜GIb、GIe变厚。由此，与上述第一实施方式的IE型沟槽栅IGBT相比，能够降低栅极电容。
另外，如果将该第六实施方式的第一沟槽T1和第二沟槽T2的深度设为与上述第一实施方式的第一沟槽T1和第二沟槽T2的深度相同，则能够将导通电压维持得较低。
(第七实施方式)
使用图37和图38说明该第七实施方式的IE型沟槽栅IGBT。图37和图38分别为该第七实施方式的IE型沟槽栅IGBT的第一例的主要部分剖视图和IE型沟槽栅IGBT的第二例的主要部分剖视图。在此说明的IE型沟槽栅IGBT的线状空穴集电极单元区域LCc的构造与上述第一实施方式的IE型沟槽栅IGBT不同。因而，在以下说明中，原则上仅说明与上述第一实施方式的IE型沟槽栅IGBT不同的部分。
如图37所示，在该第七实施方式的IE型沟槽栅IGBT的第一例中，以使线状空穴集电极单元区域LCc的接触槽CT的宽度Whc与线状空穴集电极单元区域LCc的宽度Wc(参照图2)大致相同的方式，形成线状空穴集电极单元区域LCc的接触槽CT。
具体地说，以使线状空穴集电极单元区域LCc的接触槽CT的宽度Whc大于线状有源单元区域LCa的接触槽CT的宽度Wec的方式(Whc>Wec)，形成线状空穴集电极单元区域LCc的接触槽CT。并且，也可以使线状空穴集电极单元区域LCc的接触槽CT的宽度Whc，比第三沟槽T3与第四沟槽T4的间隔Whe1、第三沟槽T3的宽度Wt3和第四沟槽T4的宽度Wt4的合计宽度Wht小，且比第三沟槽T3与第四沟槽T4的间隔Whe1大((Whe1+Wt3+Wt4)>Whc>Whe1)。
即，线状空穴集电极单元区域LCc的接触槽CT也可以形成于第三沟槽T3上和第四沟槽T4上。但是，设为线状空穴集电极单元区域LCc的接触槽CT不会超出第三沟槽T3和第四沟槽T4而形成于P型浮置区域PF(P型本体区域PB)上。这是为了避免发射极电极EE与P型浮置区域PF电连接而P型浮置区域PF成为发射极电位。
线状有源单元区域LCa的第一沟槽T1侧和第二沟槽T2侧需要在纵向上形成FET，因此需要稳定地高精度地调整P型本体区域PB的杂质浓度。因此，在将线状有源单元区域LCa的接触槽CT打开开口之后通过离子注入而形成的P+型锁定防止区域PLP必须与第一沟槽T1和第二沟槽T2的侧壁确保一定程度的距离。此外，其具体的余量值依赖于制造工艺的加工技术和工厂管理能力，需要考虑线状有源单元区域LCa的接触槽CT的宽度Wec过大或者线状有源单元区域LCa的接触槽CT与第一沟槽T1及第二沟槽T2在光刻技术中对准偏离的情况。
另一方面，线状空穴集电极单元区域LCc的第三沟槽T3侧和第四沟槽T4侧不在纵向上形成FET，因此不存在N+型发射极区域NE，不需要取得P+型锁定防止区域PLP与第三沟槽T3及第四沟槽T4的侧壁之间的余量。
如图38所示，在该第七实施方式的IE型沟槽栅IGBT的第二例中，线状空穴集电极单元区域LCc的第三沟槽T3与第四沟槽T4的间隔Whe2比上述第一例示出的线状空穴集电极单元区域LCc的第三沟槽T3与第四沟槽T4的间隔Whe1小。
即，在线状空穴集电极单元区域LCc中，只要具有用于将注入到P型浮置区域PF的空穴排出的功能即可，因此能够使线状空穴集电极单元区域LCc的第三沟槽T3与第四沟槽T4的间隔Whe2比线状空穴集电极单元区域LCc的第一沟槽T1与第二沟槽T2的间隔We小(Whe2＜We)。
此外，当线状空穴集电极单元区域LCc的第三沟槽T3与第四沟槽T4的间隔Whe2过窄时，不容易排出注入到P型浮置区域PF的空穴。但是，另一方面，具有空穴在N-型漂移区域ND内积累而载流子浓度变高从而导通电压降低这种优点。因而，考虑PMOS晶体管的效果和所期望的导通电压来设定线状空穴集电极单元区域LCc的第三沟槽T3与第四沟槽T4的间隔Whe2。
这样，在第二例中，通过缩小线状空穴集电极单元区域LCc的第三沟槽T3与第四沟槽T4的间隔Whe2，能够缩小形成IE型沟槽栅IGBT的半导体芯片的面积。通过缩小半导体芯片的面积，能够从晶圆获取的半导体芯片数量增加，因此能够谋求制造成本的降低。
另外，也可以不改变线状单位单元区域LC的宽度，而缩小第三沟槽T3与第四沟槽T4的间隔Whe2，并增大第一沟槽T1与第二沟槽T2的间隔We。即，也可以减小第二线状单位单元区域LC2的宽度W2(参照图2)，并增大第一线状单位单元区域LC1的宽度W1(参照图2)。在该情况下，由于线状单位单元区域LC的宽度不变，因此形成IE型沟槽栅IGBT的半导体芯片的面积不变。但是，由于线状有源单元区域LCa中的栅极电容降低，因此能够实现IE型沟槽栅IGBT的开关特性的提高。
另外，也能够根据形成IE型沟槽栅IGBT的半导体芯片的面积与IE型沟槽栅IGBT的性能的协调点来设定第一线状单位单元区域LC1的宽度W1(参照图2)和第二线状单位单元区域LC2的宽度W2(参照图2)。
(第八实施方式)
使用图39和图40说明该第八实施方式的IE型沟槽栅IGBT。图39和图40分别为该第八实施方式的IE型沟槽栅IGBT的第一例的主要部分剖视图和IE型沟槽栅IGBT的第二例的主要部分剖视图。在此说明的IE型沟槽栅IGBT的线状混合单元区域LCh的接触槽CT的构造与上述第三实施方式的IE型沟槽栅IGBT不同。因而，在以下说明中，原则上仅说明与上述第三实施方式的IE型沟槽栅IGBT不同的部分。
如图39所示，在该第八实施方式的IE型沟槽栅IGBT的第一例中，在第一线状混合子单元区域LCh1中，在与第一沟槽T1相反一侧，在未形成N+发射极区域NE的区域形成有接触槽CT，其中，在第一沟槽T1中埋入有与栅电极电连接的第一线状沟槽栅电极TG1。同样地，在第二线状混合子单元区域LCh2中，在与第一沟槽T1相反一侧，在未形成N+发射极区域NE的区域形成有接触槽CT，其中，在第一沟槽T1中埋入有与栅电极电连接的第一线状沟槽栅电极TG1。
第一线状混合子单元区域LCh1的接触槽CT也可以形成于第二沟槽T2上。但是，设为第一线状混合子单元区域LCh1的接触槽CT不会超出第二沟槽T2而形成于P型浮置区域PF(P型本体区域PB)上。同样地，第二线状混合子单元区域LCh2的接触槽CT也可以形成于第三沟槽T3上。但是，设为第二线状混合子单元区域LCh2的接触槽CT不会超出第三沟槽T3而形成于P型浮置区域PF(P型本体区域PB)上。这是为了避免发射极电极EE与P型浮置区域PF电连接而P型浮置区域PF成为发射极电位。
与上述第七实施方式同样地，第一沟槽T1侧需要在纵向上形成FET，因此P+型锁定防止区域PLP与第一沟槽T1的侧壁必须确保一定程度的距离。
另一方面，第二沟槽T2侧和第三沟槽T3侧在纵向上不形成FET，因此不存在N+型发射极区域NE，不需要取得P+型锁定防止区域PLP与第二沟槽T2及第三沟槽T3的侧壁之间的余量。
如图40所示，在该第八实施方式的IE型沟槽栅IGBT的第二例中，第一线状混合子单元区域LCh1的第一沟槽T1与第二沟槽T2的间隔Wm2比上述第一例示出的第一线状混合子单元区域LCh1的第一沟槽T1与第二沟槽T2的间隔Wm1小。同样地，第二线状混合子单元区域LCh2的第一沟槽T1与第三沟槽T3的间隔Wm2比上述第一例示出的第二线状混合子单元区域LCh2的第一沟槽T1与第三沟槽T3的间隔Wm1小。
在该情况下，可以不改变在上述第三实施方式的IE型沟槽栅IGBT中形成的接触槽CT的布局，而使第二沟槽T2和第三沟槽T3分别接近第一沟槽T1侧，使间隔Wm2变窄。
这样，在第二例中，能够得到与上述第七实施方式大致相同的效果。即，通过使第一线状混合子单元区域LCh1的第一沟槽T1与第二沟槽T2的间隔Wm2以及第二线状混合子单元区域LCh2的第一沟槽T1与第三沟槽T3的间隔Wm2变窄，能够缩小形成IE型沟槽栅IGBT的半导体芯片的面积。通过缩小半导体芯片的面积，能够从晶圆获取的半导体芯片数量增加，因此能够谋求制造成本的降低。
另外，也可以不改变线状混合单元区域LCh的宽度而增加第一沟槽T1的侧壁与接触槽CT的侧壁的距离。在该情况下，形成IE型沟槽栅IGBT的半导体芯片的面积不变，但是线状混合单元区域LCh中的栅极电容降低，因此能够实现IE型沟槽栅IGBT的开关特性的提高。
(第九实施方式)
使用图41～图44说明该第九实施方式的IE型沟槽栅IGBT。图41、图42、图43以及图44分别为该第九实施方式的GEEEG类型的IE型沟槽栅IGBT的第一例、第二例、第三例以及第四例的主要部分剖视图。
图41是该第九实施方式的第一例，表示进行了本体接触用蚀刻的IE型沟槽栅IGBT的主要部分剖视图。图42是该第九实施方式的第二例，表示未进行本体接触用蚀刻的IE型沟槽栅IGBT的主要部分剖视图。
如图41和图42所示，形成有与栅电极电连接的多个第一线状沟槽栅电极TG，在彼此相邻的第一线状沟槽栅电极TG之间以相互分离的方式形成有与发射极电极EE电连接的多个第二线状沟槽栅电极TE。第一线状沟槽栅电极TG被埋入到形成于半导体衬底SS的第一沟槽T1的从下端部到上部的范围。另一方面，第二线状沟槽栅电极TE被埋入到形成于半导体衬底SS的第二沟槽T2的底部，其上表面位于比第一线状沟槽栅电极TG的上表面低的位置，并且，位于比P型本体区域PB的底面低的位置。
这样，在GEEEG类型的IE型沟槽栅IGBT中，通过调整形成于第二沟槽T2内部的第二线状沟槽栅电极TE的从下端部起的高度，也能够减小第二线状沟槽栅电极TE对输入电容做出贡献的面积，因此能够降低输入电容。
并且，能够将相邻的第二沟槽T2的间隔Weem设为比第一沟槽T1、和与该第一沟槽T1相邻的第二沟槽T2之间的间隔Wgem窄。通过使相邻的第二沟槽T2的间隔Weem变窄，能够缩小形成IE型沟槽栅IGBT的半导体芯片的面积。通过缩小半导体芯片的面积，能够从晶圆获取的半导体芯片数量增加，因此能够谋求制造成本的降低。
另外，也可以是，减小相邻的第二沟槽T2的间隔Weem，另一方面，增加第一沟槽T1和与该第一沟槽T1相邻的第二沟槽T2之间的间隔Wgem。在该情况下，形成IE型沟槽栅IGBT的半导体芯片的面积不变，但是栅极电容降低，因此能够实现IE型沟槽栅IGBT的开关特性的提高。
图43是该第九实施方式的第三例，表示进行了本体接触用蚀刻的IE型沟槽栅IGBT的主要部分剖视图。图44是该第九实施方式的第四例，是表示未进行本体接触用蚀刻的IE型沟槽栅IGBT的主要部分剖视图。
如图43和图44所示，构成为由P型区域PR覆盖形成有第二线状沟槽栅电极TE的第二沟槽T2的下端部，这一点与上述第一例和上述第二例不同。通过设为这种结构，能够添加使用图6说明的寄生PMOS晶体管动作。
在该第九实施方式中，例示了由P型区域PR覆盖第二沟槽T2的下端部的构造，但是也可以是将P型浮置区域PF形成得较深并通过P型浮置区域PF覆盖第二沟槽T2的下端部的构造。
以上，根据实施方式具体地说明了由本申请发明人完成的发明，但是本发明并不限定于上述实施方式，当然在不脱离其宗旨的范围内能够进行各种变更。
本发明至少包括以下实施方式。
[附记1]
一种半导体器件，具备IE型沟槽IGBT，该半导体器件具备：
(a)半导体衬底，其具有第一主面以及与上述第一主面为相反侧的第二主面；
(b)集电极区域，其形成于上述半导体衬底内，具有第一导电型；
(c)漂移区域，其形成于上述集电极区域上的上述半导体衬底内，具有与上述第一导电型不同的第二导电型；
(d)多个线状单位单元区域，其在上述漂移区域上的上述半导体衬底内沿着第一方向形成；
(e)设置于上述第一主面侧的栅电极；
(f)设置于上述第一主面侧的发射极电极；以及
(g)设置于上述第二主面侧的集电极，
在此，上述线状单位单元区域具有：
(d1)线状混合单元区域，其设置于从上述第一主面到内部的范围；
(d2)第一线状混合子单元区域和第二线状混合子单元区域，其在上述第一方向上对称地设置于上述线状混合单元区域；
(d3)第一沟槽，其以从上述第一主面起具有第一深度的方式形成于上述第一线状混合子单元区域与上述第二线状混合子单元区域的边界处；
(d4)第一线状沟槽栅电极，其与上述栅电极电连接，形成于上述第一沟槽的内部；
(d5)第二沟槽和第三沟槽，其形成为夹持上述线状混合单元区域的上述第一方向上的两侧，从上述第一主面起具有上述第一深度；
(d6)第二线状沟槽栅电极和第三线状沟槽栅电极，其与上述发射极电极电连接，形成于上述第二沟槽和上述第三沟槽各自的内部；
(d7)上述第二导电型的发射极区域，其形成为从上述第一主面起具有第二深度，在上述线状混合单元区域的中央部与上述第一沟槽接触；
(d8)上述第一导电型的本体区域，其从上述第一主面起具有比上述第二深度深的第三深度，形成于上述发射极区域下方；
(d9)线状无源单元区域，其隔着上述第二沟槽和上述第三沟槽设置于上述线状混合单元区域的上述第一方向上的两侧；
(d10)上述第一导电型的浮置区域，其从上述第一主面起具有第四深度且形成于上述线状无源单元区域；
(d11)第一接触槽，其形成为在上述第一线状混合子单元区域的上述第二沟槽侧的区域内俯视观察时与上述第二沟槽重叠，从上述第一主面起具有比第三深度浅的第五深度；以及
(d12)第二接触槽，其形成为在上述第二线状混合子单元区域的上述第三沟槽侧的区域内俯视观察时与上述第三沟槽重叠，具有上述第五深度，
并且，上述第二线状沟槽栅电极和上述第三线状沟槽栅电极的上表面位于比上述第一线状沟槽栅电极的上表面低的位置。
[附记2]
一种半导体器件，具备IE型沟槽IGBT，该半导体器件具备：
(a)半导体衬底，其具有第一主面以及与上述第一主面为相反侧的第二主面；
(b)集电极区域，其形成于上述半导体衬底内，具有第一导电型；
(c)漂移区域，其形成于上述集电极区域上的上述半导体衬底内，具有与上述第一导电型不同的第二导电型；
(d)多个线状单位单元区域，其在上述漂移区域上的上述半导体衬底内沿着第一方向形成；
(e)设置于上述第一主面侧的栅电极；
(f)设置于上述第一主面侧的发射极电极；以及
(g)设置于上述第二主面侧的集电极，
在此，上述线状单位单元区域具有：
(d1)第一沟槽和第二沟槽，其形成为夹持上述线状单位单元区域的上述第一方向上的两侧，从上述第一主面起具有第一深度；
(d2)第一线状沟槽栅电极和第二线状沟槽栅电极，其与上述栅电极电连接，形成于上述第一沟槽和上述第二沟槽各自的内部；
(d3)多个第三沟槽，其在上述第一沟槽与上述第二沟槽之间以相互分离的方式形成，具有上述第一深度；
(d4)多个第三线状沟槽栅电极，其与上述发射极电极电连接，形成于上述多个第三沟槽各自的内部；
(d5)第一发射极区域和第二发射极区域，其形成为从上述第一主面起具有第二深度，分别与上述第一沟槽和上述第二沟槽接触；以及
(d6)上述第一导电型的第一主体区域及第二主体区域，其从上述第一主面起具有比上述第二深度深的第三深度，分别形成于上述第一发射极区域下方和上述第二发射极区域下方，
并且，上述第一线状沟槽栅电极和上述第二线状沟槽栅电极的上表面位于比上述多个第三线状沟槽栅电极的上表面低的位置。

Claims (8)

1.一种半导体器件，具备IE型沟槽IGBT，所述半导体器件包括：
(a)半导体衬底，其具有第一主面以及与所述第一主面为相反侧的第二主面；
(b)集电极区域，其形成于所述半导体衬底内，具有第一导电型；
(c)漂移区域，其形成于所述集电极区域上的所述半导体衬底内，具有与所述第一导电型不同的第二导电型；
(d)多个线状单位单元区域，其在所述漂移区域上的所述半导体衬底内沿着第一方向形成，包括第一线状单位单元区域和第二线状单位单元区域；
(e)设置于所述第一主面侧的栅电极；
(f)设置于所述第一主面侧的发射极电极；以及
(g)设置于所述第二主面侧的集电极，
在此，所述第一线状单位单元区域具有：
(x1)线状有源单元区域，其设置于从所述第一主面到内部的范围；
(x2)第一沟槽和第二沟槽，其形成为夹持所述线状有源单元区域的所述第一方向上的两侧，从所述第一主面起具有第一深度；
(x3)第一线状沟槽栅电极和第二线状沟槽栅电极，其与所述栅电极电连接，形成于所述第一沟槽和所述第二沟槽各自的内部；
(x4)所述第二导电型的发射极区域，其从所述第一主面起具有第二深度，形成于所述线状有源单元区域；
(x5)所述第一导电型的第一本体区域，其从所述第一主面起具有比所述第二深度深的第三深度，形成于所述线状有源单元区域的所述发射极区域下方；
(x6)第一线状无源单元区域，其隔着所述第一沟槽和所述第二沟槽设置于所述线状有源单元区域的所述第一方向上的两侧；以及
(x7)所述第一导电型的第一浮置区域，其从所述第一主面起具有第四深度，形成于所述第一线状无源单元区域，
并且，所述第二线状单位单元区域具有：
(y1)线状空穴集电极单元区域，其设置于从所述第一主面到内部的范围；
(y2)第三沟槽和第四沟槽，其形成为夹持所述线状空穴集电极单元区域的所述第一方向上的两侧，从所述第一主面起具有所述第一深度；
(y3)第三线状沟槽栅电极和第四线状沟槽栅电极，其与所述发射极电极电连接，形成于所述第三沟槽和所述第四沟槽各自的内部；
(y4)所述第一导电型的第二本体区域，其从所述第一主面起具有所述第三深度，形成于所述线状空穴集电极单元区域；
(y5)第二线状无源单元区域，其隔着所述第三沟槽和所述第四沟槽设置于所述线状空穴集电极单元区域的所述第一方向上的两侧；以及
(y6)所述第一导电型的第二浮置区域，其从所述第一主面起具有所述第四深度，形成于所述第二线状无源单元区域，
并且，所述第三线状沟槽栅电极的上表面及所述第四线状沟槽栅电极的上表面位于比所述第一线状沟槽栅电极的上表面和所述第二线状沟槽栅电极的上表面低的位置，
所述第一线状单位单元区域还具有在所述线状有源单元区域内形成于所述第一本体区域下方的所述第二导电型的第一空穴势垒区域，
所述第一空穴势垒区域的杂质浓度比所述漂移区域的杂质浓度高，比所述发射极区域的杂质浓度低，
所述第二线状单位单元区域还具有在所述线状空穴集电极单元区域内形成于所述第二本体区域下方的所述第二导电型的第二空穴势垒区域，
所述第二线状单位单元区域还具有所述第一导电型的连接区域，该连接区域在所述线状空穴集电极单元区域内形成于所述第二空穴势垒区域下方，与设置于所述线状空穴集电极单元区域的所述第一方向上的两侧的所述第二浮置区域相连。
2.根据权利要求1所述的半导体器件，其特征在于，
所述第三线状沟槽栅电极的上表面及所述第四线状沟槽栅电极的上表面位于比所述第二本体区域的所述第三深度低的位置。
3.根据权利要求1所述的半导体器件，其特征在于，
所述第一线状单位单元区域还具有形成于所述第一沟槽的内壁和所述第二沟槽的内壁上的第一栅极绝缘膜，
所述第一栅极绝缘膜的所述第一线状无源单元区域侧的厚度比所述第一栅极绝缘膜的所述线状有源单元区域侧的厚度厚，
所述第二线状单位单元区域还具有形成于所述第三沟槽的内壁和所述第四沟槽的内壁上的第二栅极绝缘膜，
所述第二栅极绝缘膜的所述第二线状无源单元区域侧的厚度比所述第二栅极绝缘膜的所述线状空穴集电极单元区域侧的厚度厚。
4.根据权利要求1所述的半导体器件，其特征在于，
所述第一线状单位单元区域还具有：
第一线状虚设沟槽栅电极，其在所述第一沟槽内隔着第一绝缘膜而形成于所述第一线状沟槽栅电极下方；以及
第二线状虚设沟槽栅电极，其在所述第二沟槽内隔着第二绝缘膜而形成于所述第二线状沟槽栅电极下方。
5.根据权利要求4所述的半导体器件，其特征在于，
在所述第一线状沟槽栅电极与所述第一沟槽的内壁之间形成的第一栅极绝缘膜的厚度比在所述第一线状虚设沟槽栅电极与所述第一沟槽的内壁之间形成的第一虚设绝缘膜的厚度薄，
在所述第二线状沟槽栅电极与所述第二沟槽的内壁之间形成的第二栅极绝缘膜的厚度比在所述第二线状虚设沟槽栅电极与所述第二沟槽的内壁之间形成的第二虚设绝缘膜的厚度薄。
6.根据权利要求4所述的半导体器件，其特征在于，
所述第二线状单位单元区域还具有：
第三线状虚设沟槽栅电极，其在所述第三沟槽内隔着第三绝缘膜而形成于所述第三线状沟槽栅电极下方；以及
第四线状虚设沟槽栅电极，其在所述第四沟槽内隔着第四绝缘膜而形成于所述第四线状沟槽栅电极下方。
7.根据权利要求6所述的半导体器件，其特征在于，
在所述第三线状沟槽栅电极与所述第三沟槽的内壁之间形成的第三栅极绝缘膜的厚度比在所述第三线状虚设沟槽栅电极与所述第三沟槽的内壁之间形成的第三虚设绝缘膜的厚度薄，
在所述第四线状沟槽栅电极与所述第四沟槽的内壁之间形成的第四栅极绝缘膜的厚度比在所述第四线状虚设沟槽栅电极与所述第四沟槽的内壁之间形成的第四虚设绝缘膜的厚度薄。
8.根据权利要求1所述的半导体器件，其特征在于，
所述第一浮置区域的所述第四深度比所述第一沟槽和所述第二沟槽的所述第一深度深。
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