KR20030003089A - 반도체장치 - Google Patents

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Abstract

본 발명은, 드리프트 저항성분을 효과적으로 떨어뜨리는 것에 의해 온저항을 대폭적으로 절감시킬 수 있는 파워 MOSFET 등의 반도체장치를 제공하는 것을 목적으로 한다.
본 발명은, 제1도전형 드레인층(12)과, 이 위의 제1도전형 드리프트층(8), 이 위의 제2도전형 베이스층(10), 이 위의 제1도전형 소스영역(16) 및, 베이스층을 관통하여 상기 드리프트층에 도달하는 트렌치(T)의 내벽면에 형성된 게이트절연막(2)과 게이트전극(4)을 갖춘 트렌치ㆍ게이트를 구비하고, 게이트절연막(2)은 베이스층에 인접한 부분 보다도 드리프트층에 인접한 부분에서 두껍게 형성되고, 드리프트층(8)은 드레인층의 근방에서 상기 트렌치의 깊이 방향을 따라 상기 드레인층에 가까워짐에 따라 상기 제1도전형 불순물농도가 상승하는 농도 구배를 갖춘 반도체장치를 제공한다.

Description

반도체장치{A SEMICONDUCTOR DEVICE}
본 발명은 반도체장치에 관한 것으로, 특히 종형 MOS(Metal-Oxide- Semiconductor) 게이트구조를 갖춘 반도체장치에 관한 것이다.
반도체중에 트렌치(trench: 홈)를 형성하고, 이를 이용해서 형성하는 트렌치ㆍ게이트 구조는 IGBT(Insulated Gate Bipolar Transistor)나 MOSFET(Field Effect Transistor) 등의 반도체소자에 응용되고, 특히 전력용 등의 용도에서 유리한 구조이다. 예컨대, 트렌치ㆍ게이트 구조를 갖춘 MOSFET는 스위칭속도가 빠르고, 전류용량이 크며, 수 10볼트∼100볼트 정도의 내압이 얻어지기 때문에, 휴대형 단말이나 퍼스널 컴퓨터등의 스위칭전원등에 널리 이용되고 있다.
이하, 이와 같은 MOS게이트 파워 반도체장치의 일례로서, n채널형 트렌치 MOSFET를 예로 들어 설명한다.
도 10은 본 발명자가 본 발명에 이르는 과정에서 시험 제작한 n채널형 트렌치 MOSFET의 주요부 단면구조를 나타낸 모식도이다,.
즉, 동도는 파워 MOSFET로서의 반도체 웨이퍼상에 병렬형성된 복수의 소자 단위 중 하나의 소자단위의 반분(하프피치)의 단면구조를 나타낸다.
그 개략구조를 설명하면, n-형 드리프트층(108)과 p형 베이스층(110)이 적층형성된 반도체 웨이퍼에, 트렌치(T)가 형성되고, 이 트렌치(T)의 내벽면에 형성된 게이트절연막(102)을 매개로 게이트전극(104)이 형성되어 있다. n-형 드리프트층(108)의 이면측에는 n+형 드레인영역(112)을 매개로 드레인전극(114)이 형성되어 있다. 한편, p형 베이스층(110)의 위에는 게이트에 인접해서 형성된 n+형 소스영역(116)과, 이에 인접해서 형성된 p+형 영역(118)이 설치되고, 이들을 걸치도록 소스전극(120)이 형성되어 있다.
이와 같은 파워 MOSFET에 있어서, 게이트전극(104)에 소정 전압을 인가하면, p형 베이스층(110) 중의 게이트절연막(102)에 인접한 영역에 반전층이 형성되고, 소스와 드레인 사이에서 온상태가 형성된다.
그러나, 도 10에 예시한 바와 같은 MOSFET에 있어서는 소자를 미세화하여도 온저항을 효과적으로 절감시킬 수 없다는 문제가 있었다.
즉, 도 10에 예시한 바와 같은 MOSFET의 경우, 온(on)시의 소자의 저항, 즉 「온저항」은 주로 「채널 저항성분」과 「드리프트 저항성분」에 의해 결정된다. 「채널 저항성분」이라는 것은 온시에 p형 베이스영역(110)에 형성되는 채널영역의 저항성분이고, 한편 「드리프트 저항성분」이라는 것은 n-형 드리프트층(108)에 있어서 온전류가 받아들이는 저항성분이다.
소자의 온저항을 떨어뜨리기 위해, 당초에는 도 10에 있어서 소자단위의 피치(a)를 축소하는 것에 의해 소자밀도, 즉 채널밀도를 증가시켜 소자의 온저항을 절감시켜 왔다.
그러나, 최근의 반도체 미세가공기술의 급속한 진전에 의해, 채널밀도가 급속히 증대하여, 「채널 저항성분」이 대폭적으로 저하되고 있다. 구체적으로는 소자피치(a)가 0.5㎛를 밑돌때까지 미세화가 진행되고 있다. 즉, 도 10에서는 소자단위의 반분(하프피치)을 나타냈지만, 이 도시한 구조를 좌우로 전개한 실제의 소자에 있어서는 인접하는 2개의 트렌치ㆍ게이트의 사이에 끼워진 p형베이스층(110)의 폭은 소자피치(a)와 거의 동일하고, 0.5㎛를 밑돌때까지 미세화되고 있다.
그리고, 이와 같은 상황에 있어서, 최신의 파워 MOSFET에 있어서 온저항은 상기한 드리프트 저항성분에 의한 것이 저항 전체의 약 2/3를 차지할때까지 되고 있다.
즉, 제조프로세스를 더욱 개량해서 소자피치(a)를 더욱 미세화시킨 것으로 하여도 소자의 온저항의 현저한 저하는 바람직하지 않다는 문제가 발생하고 있다.
예컨대, 소자내압이 30볼트계의 MOSFET인 경우, 소자의 온저항을 20mΩ㎟ 이하로 떨어뜨리는 것은 대단히 곤란하게 되어 있다.
이 문제에 대처하기 위해서는 드리프트층(108)의 층두께(t)를 얇게 하여 「드리프트 저항성분」을 떨어뜨릴 필요가 있다. 이를 위해서 게이트절연막을 두껍게 해서 게이트(소스)ㆍ드레인간에 전압이 인가된 때에 인가전압의 일부를 게이트절연막에 분담시키는 것에 의해 드리프트층의 두께를 얇게하는 방법도 고려된다.
도 11은 이 발상을 기초로 작성한 MOSFET의 단면구조를 나타낸 모식도이다.
즉, 동도에 예시한 MOSFET의 경우, 게이트절연막(102)을 두껍게 형성하는 것에 의해 인가전압을 부담시키고, 이것에 의해 드리프트층(108)의 층두께(t)를 얇게 하고 있다.
그러나, 이와 같이 게이트절연막(102)을 두껍게 형성하면, 임계치전압이 상승하여 버린다. 그 결과로서, 동일의 게이트전압을 인가한 경우의 온저항은 채널저항이 높아지게 되는 만큼 상승하여 소자 전체의 온저항을 효과적으로 절감할 수없다는 문제가 있었다.
이상 설명한 바와 같이 종래의 파워 MOSFET에 있어서는 온저항이 「드리프트 저항성분」에 의해 결정되고 있기 때문에, 소자를 미세화하여도 그 온 저항을 효율 좋게 저하시킬 수 없다는 문제가 있었다.
본 발명은 상기한 점을 감안하여 발명된 것으로, 드리프트 저항성분을 효과적으로 떨어뜨리는 것에 의해 소자를 미세화하면 온저항을 더욱 절감시킬 수 있는 것과 같은 독특한 구조를 갖춘 파워 MOSFET 등의 반도체장치를 제공함에 그 목적이 있다.
도 1은 본 발명의 실시형태에 따른 n채널 트렌치 MOSFET의 주요부 단면구조를 나타낸 모식도,
도 2는 본 발명의 MOSFET의 드리프트층(8)에 있어서 깊이 방향의 불순물농도 구배를 예시한 그래프도,
도 3은 드리프트층(8)의 하단의 불순물농도에 대한 MOSFET의 내압(V)과 온저항(Ron)의 의존성을 나타낸 그래프도,
도 4는 본 발명에 있어서 드리프트층(8)의 불순물농도 분포의 다른 하나의 예를 나타낸 그래프도,
도 5는 도 4에 나타낸 불순물농도 분포를 부여한 경우의 드리프트층(8)의 하단의 불순물농도에 대한 MOSFET의 내압(V)과 온저항(Ron)의 의존성을 나타낸 그래프도,
도 6은 소자내부에 있어서 브레이크다운시의 전계분포의 일례를 나타낸 모식도,
도 7은 본 발명의 MOSFET의 제1변형예를 나타낸 주요부 단면도,
도 8은 본 발명의 MOSFET의 제2변형예를 나타낸 주요부 단면도,
도 9는 본 발명의 MOSFET의 제3변형예를 나타낸 주요부 단면도,
도 10은 본 발명자가 본 발명에 이르는 과정에서 시험 제작한 n채널 트렌치 MOSFET의 주요부 단면구조를 나타낸 모식도,
도 11은 게이트절연막을 두껍게 한 MOSFET의 단면구조를 나타낸 모식도이다.
<부호의 설명>
2 --- 게이트절연막 4 --- 게이트전극
8 --- 드리프트층 10 --- 베이스층
12 --- 드레인층 14 --- 드레인전극
16 --- 소스영역 18 --- p형 영역
20 --- 소스전극 102 --- 게이트절연막
104 --- 게이트전극 108 --- 드리프트층
110 --- 베이스층 112 --- 드레인영역
114 --- 드레인전극 116 --- 소스영역
118 --- p+형 영역 120 --- 소스전극
T --- 트렌치
상기 목적을 달성하기 위한 본 발명에 따른 반도체장치는, 제1도전형 드레인층과, 이 드레인층의 위에 설치된 제1도전형 드리프트층, 이 드리프트층의 위에 설치된 제2도전형 베이스층, 이 베이스층의 위에 설치된 제1도전형 소스영역 및, 상기 베이스층을 관통하여 상기 드리프트층에 도달하는 트렌치의 내벽면에 형성된 게이트절연막 및 이를 매개로 상기 트렌치의 내부에 설치된 게이트전극을 갖춘 트렌치ㆍ게이트를 구비하고, 상기 게이트절연막은 상기 베이스층에 인접한 부분 보다도 상기 드리프트층에 인접한 부분에서 두껍게 형성되고, 상기 드리프트층은 상기 드레인층의 근방에서 상기 트렌치의 깊이 방향을 따라 상기 드레인층에 가까워짐에 따라 상기 제1도전형의 불순물농도가 상승하는 농도 구배를 갖춘 것을 특징으로 한다.
상기 구성에 의하면, 내압을 유지하면서 드리프트 저항성분을 효과적으로 절감할 수 있다.
여기서, 상기 드리프트층의 상기 불순물농도는 상기 베이스층과 인접한 부분에서 1 ×1016내지 9 ×1016㎝-3의 범위내에 있고, 상기 드레인층과 인접한 부분에서 1 ×1017내지 3 ×1017㎝-3의 범위내에 있는 것으로 하면, 내압과 온저항의 균형이 양호한 반도체장치를 형성할 수 있다.
또는, 상기 드리프트층은 상기 트렌치의 깊이 방향을 따라 상기 제1도전형의 불순물농도가 극소로 되는 부분을 갖추는 것으로 하는 것에 의해서도, 내압과 온저항의 균형이 양호한 반도체장치를 형성할 수 있다.
여기서, 상기 드리프트층의 상기 불순물농도는 상기 베이스층과 인접한 부분에서 1 ×1017내지 3 ×1017㎝-3의 범위내에 있고, 상기 극소로 되는 부분에서 1 ×1016내지 9 ×1016㎝-3의 범위내에 있으며, 상기 드레인층과 인접한 부분에서 1 ×1017내지 3 ×1017㎝-3의 범위내에 있는 것을 특징으로 하면, 내압과 온저항의 균형의 점에서 특히 바람직하다.
또한, 인접하는 한쌍의 상기 트렌치ㆍ게이트 사이에 설치된 상기 베이스층의 폭이 0.5㎛ 이하인 것과 같은 메세화를 실시한 경우에, 본 발명은 특히 유효하게 작용한다.
또한, 상기 트렌치ㆍ게이트는 상기 드레인층에 도달하는 것으로 하는 것에의해, 드리프트층의 두께를 얇게 하여 드리프트 저항성분을 현저하게 절감시킬 수 있게 된다.
(실시예)
이하, 예시도면을 참조하여 본 발명에 따른 실시형태를 상세히 설명한다.
도 1은 본 발명의 실시형태에 따른 n채널 트렌치 MOSFET의 주요부 단면구조를 나타낸 모식도이다.
즉, 동도는 파워 MOSFET로서의 반도체 웨이퍼상에 병렬 형성된 복수의 소자단위 중 하나의 소자단위의 반분(하프피치)의 단면구조를 나타낸다.
그 구조를 개략적으로 설명하면, n+형 드레인층(12)과 n형 드리프트층(8) 및 p형 베이스층(10)이 적층 형성된 반도체 웨이퍼에 트렌치(T)가 형성되고, 이 트렌치(T)의 내벽면에 형성된 게이트절연막(2)을 매개로 게이트전극(4)이 형성되어 있다. 즉, 트렌치ㆍ게이트는 웨이퍼의 내면측으로부터 n형 드리프트층(8)을 관통해서 n+형 드레인층(12)에 도달하도록 형성되어 있다.
p형 베이스층(10) 위에는 트렌치ㆍ게이트에 인접해서 형성된 n+형 소스영역(16)과, 이에 인접해서 형성된 p+형 영역(18)이 설치되고, 이들을 걸치도록 소스전극(20)이 형성되어 있다.
한편, n+형 드레인영역(12)의 이면측에는 드레인전극(14)이 형성되어 있다.
여기서, 도 1에 예시한 MOSFET에 있어서는 게이트절연막(2)의 두께가 2단계로 변화하고 있는 점에 하나의 특징이 있다. 즉, 트렌치ㆍ게이트 중, p형 베이스층(10)까지는 게이트절연막(2)은 얇고, 드리프트층(8)과 n+드레인층(12)에 인접하는 부분에 있어서는 게이트절연막(2)은 두껍게 형성되어 있다. 이와 같이, 게이트절연막(2)의 두께에 분포를 설치하는 것에 의해, 소자의 임계치를 상승시키는 것 없이, 게이트절연막(2)에 전압을 분담시켜 드리프트층(8)의 두께를 얇게 하는 것이 가능하다.
즉, 채널이 형성되는 p형 베이스층(10)의 부분(b1)에서는 게이트절연막(2)의 막두께(C1)는 얇게 형성되어 있다. 이와 같이, 베이스층(10)에 인접한 게이트절연막(2)을 얇게 하면, 동일한 전압치가 인가될 때에 절연막이 두꺼운 경우와 비교하여 임계치를 떨어뜨릴 수 있고, 동시에 채널의 반전도가 증가하기 때문에 전류의 유량이 많아지게 되어 온저항을 절감할 수 있게 된다.
그리고, 드리프트층(8) 이하의 부분(b2)에서는 게이트절연막(2)의 막두께(C2)를 두껍게 형성하는 것에 의해 게이트(소스)ㆍ드레인 사이에 인가되는 전압의 일부를 분담시키는 것이 가능한 것으로 된다. 그 결과로서, 드리프트층(8)의 층두께(t)를 얇게 하여 「드리프트 저항성분」을 효과적으로 떨어뜨릴 수 있게 된다. 그 결과로서 소자의 온저항을 떨어뜨리는 것이 가능하게 된다.
이와 같이 하여 드리프트층(8)의 층두께(t)를 얇게 할 수 있기 때문에, 도 1에 예시한 구조의 경우, 트렌치ㆍ게이트가 얇은 드리프트층(8)을 관통해서 드레인층(12)에 까지 관통한 구조로 되어 있다. 단, 후에 본 발명의 변형예로서 소개하는 바와 같이, 트렌치ㆍ게이트는 드리프트층(8)을 반드시 관통할 필요성은 없고, 드리프트층(8)의 도중까지 형성되어 있어도 된다.
본 발명의 MOSFET의 2번째의 특징은, 드리프트층(8)의 불순물농도 구배에 있다. 즉, 본 발명에 있어서는 드리프트층(8)의 불순물농도 구배를 깊이 방향으로 보아서 일정한 것은 아니고, 독특한 분포로 하는 것에 의해 「드리프트 저항성분」을 더욱 효과적으로 떨어뜨릴 수 있게 된다.
도 2는 본 발명의 MOSFET의 드리프트층(8)에 있어서 깊이 방향의 불순물농도 구배를 예시한 그래프도이다. 본 발명에 있어서는, 먼저 동도에 나타낸 바와 같이 드리프트층(8)의 n형 불순물의 농도를 깊이 방향으로 보아서 순차 증가하도록 분포시킨다. 본 발명자의 시험 제작 검토의 결과에 의하면, 동도에 예시한 바와 같이, 드리프트층(8)의 상단(A), 즉 p형 베이스층(10)에 인접한 부분에 있어서 불순물농도는 1 ×1016내지 9 ×1016㎝-3의 범위내에 있는 것이 바람직한 것으로 알려졌다. 상단(A)에 있어서 농도가 그 보다도 높으면, 소자의 내압이 부족하고, 반대로 농도가 그 보다도 낮으면, 온저항이 충분히 떨어지지 않기 때문이다.
더욱이, 소자의 내압과 온저항의 균형을 고려하면, 상단(A)에 있어서 드리프트층(8)의 불순물농도는, 보다 실용적으로는 3 ×1016내지 7 ×1016㎝-3의 범위내에 있는 것이 바람직하고, 더욱 적절하게는 4 ×1016내지 6 ×1016㎝-3의 범위내에 있는 것이 더욱 바람직하다.
다음에, 드리프트층(8)의 불순물농도를 도 2와 같이 변화시킨 경우의 하단(B), 즉 드레인층(12)에 인접한 부분의 불순물농도에 대해 설명한다.
도 3은 드리프트층(8)의 하단의 불순물농도에 대한 MOSFET의 내압(V)과 온저항(Ron)의 의존성을 나타낸 그래프도이다.
즉, 동도의 횡축은 드리프트층(8)의 하단(B)에 있어서 불순물농도를 나타내고, 동도의 좌측 종축은 MOSFET의 내압(V), 우측 종축은 온저항(Ron)을 각각 나타낸다. 또한, 여기서 드리프트층(8)의 상단(A)에 있어서 불순물농도는 5.5 ×1016㎝-3로 고정하였다.
또한 여기서 이용한 소자구조 파라메터로서는 도 1에 나타낸 소자단위의 하프피치 a = 0.4㎛, 드리프트층(8)의 층두께(t) = 1.2㎛, 얇은 게이트절연막의 부분(b1) = 0.5㎛, 두꺼운 게이트절연막의 부분(b2) = 1.5㎛, 얇은 게이트절연막의 막두께(c1) = 0.015㎛, 두꺼운 게이트절연막의 막두께(c2) = 0.15㎛로 하였다.
도 3으로부터 소자의 온저항(Ron)은 하단(B)의 불순물농도를 상승시킴에 따라 저하하는 한편, 소자의 내압(V)은 불순물농도에 대해 극대치를 갖는 것을 알 수 있다. 예컨대, 드리프트층의 불순물농도가 약 2.1 ×1017㎝-3에 있어서 내압은 약 36.3볼트의 피크치를 달성하고, 이 때의 온저항은 약 1.73mΩ㎟이다.
또한, 드리프트층(8) 하단의 불순물농도를 2.3 ×1017㎝-3로 하면, 소자의 내압(V)은 36볼트에서, 온저항(Ron)은 약 1.7mΩ㎟으로 된다. 드리프트층의 불순물농도를 일정하게 한 그때까지의 MOSFET와 비교하면, 상기 구체예의 경우, 온저항을 약 1/10으로 절감할 수 있다.
보다 일반적으로는 드리프트층(8)의 상기 불순물농도는 드레인층(12)과 인접한 부분에 있어서, 1 ×1017내지 3 ×1017㎝-3의 범위내에 있는 것이 바람직하다. 더욱이, 소자의 내압과 온저항과의 균형을 고려하면, 드리프트층(8)의 상기 불순물농도는 드레인층(12)과 인접한 부분에 있어서 1.7 ×1017내지 2.4 ×1017㎝-3의 범위내에 있는 것이 바람직하다. 더욱이, 드레인층(12)과 인접한 부분에 있어서 1.8 ×1017내지 2.3 ×1017㎝-3의 범위내로 하면, 36볼트를 넘는 고내압이 얻어지는 점에서 더욱 바람직하다.
본 발명에 의하면, 이와 같이 드리프트층(8)의 불순물농도를 깊이 방향에서 보아서 순차 증가하는 것과 같은 분포로 하는 것에 의해, 내압을 유지하면서 「드리프트 저항성분」을 효과적으로 떨어뜨리는 것이 가능하게 된다. 즉, 내압을 유지하면서 소자의 온저항을 저하시키는 것이 가능하게 된다.
드리프트층(8)과 드레인층(12)의 불순물농도는 2자리수 정도 다르기 때문에, 그 경계면에서의 전계 집중이 문제로 된다. 본 발명에 의하면, 게이트절연막(2)을 두껍게 하는 것에 의해 임계전계를 상승시키는 것이 가능하지만, 더욱이 드리프트층(8)에 이와 같은 농도 구배를 설치하는 것에 의해 전계가 경계부에만 집중하는 것을 억제하고, 드리프트층의 하단(드레인층에 가까은 부분)으로부터 중앙부를 향해서 전계집중영역을 넓혀 완화시키는 것에 의해 내압이 상승하고, 그 만큼 드리프트층 농도의 향상이 가능한 것에 의해 온저항을 떨어뜨리는 것이 가능하게 된다.
또한, 도 2에 있어서는 드리프트층(8)의 불순물농도가 거의 직선형상으로 변화하는 분포를 예시하였지만, 본 발명은 이에 한정되지 않고, 불순물농도는 곡선형상 또는 계단형상으로 변화하여도 된다. 즉, 드리프트층(8)의 불순물농도가 깊이 방향에서 보아 순차 증가하는 것과 같은 분포에서, 마찬가지의 효과가 얻어지는 한에 있어서는 본 발명의 범위에 포함된다. 따라서, 예컨대 드리프트층(8)의 형성에 있어서 불순물농도가 다른 복수의 층을 순차 형성하여도 된다.
더욱이, 본 발명자는 드리프트층(8)의 불순물농도에도 하나의 연구를 부가하는 것에 의해 내압을 유지하면서 온저항을 더욱 떨어뜨릴 수 있는 것을 알기에 이르렀다.
도 4는 본 발명에 있어서 드리프트층(8)의 불순물농도 분포의 다른 하나의 예를 나타낸 그래프도이다. 즉, 동도의 횡축은 드리프트층(8)의 깊이 방향의 거리를 나타내고, 종축은 드리프트층(8)의 불순물농도를 나타낸다.
도 4에 예시한 불순물농도 분포는 깊이 방향에서 보아 「거의 V자 형상」의 불순물농도 분포를 갖춘다. 즉, 도 2에 예시한 바와 같은 불순물농도 분포에 있어서 상측 즉 p형 베이스층(10)과 접하는 부분에 높은 불순물농도의 영역을 부가한 분포인 것으로 말할 수 있다.
본 발명자는 도 4에 예시한 불순물농도 분포를 갖춘 소자에 대해서도 정량적인 평가를 수행하였다.
도 5는 도 4에 나타낸 불순물농도 분포를 부여한 경우의 드리프트층(8)의 하단의 불순물농도에 대한 MOSFET의 내압(V)과 온저항(Ron)의 의존성의 일례를 나타낸 그래프도이다.
즉, 동도의 횡축은 드리프트층(8)의 하단(B)에 있어서 불순물농도를 나타내고, 동도의 좌측 종축은 MOSFET의 내압(V), 우측 종축은 온저항(Ron)을 각각 나타낸다. 또한, 여기서의 소자구조 파라메터는 도 3에 관해 상기한 것과 마찬가지이다. 또한, 드리프트층의 상단(A)에 있어서 불순물농도는 1.5 ×1017㎝-3로 고정하였다.
도 5로부터 소자의 온저항(Ron)은 하단(B)의 불순물농도를 상승시킴에 따라 저하하는 한편, 소자의 내압(V)은 불순물농도에 대해 극대치를 갖는 것을 알 수 있다. 이들의 경향은 도 3에 예시한 것과 마찬가지지만, 도 3과 비교하면, 내압은 거의 동일 레벨을 유지하면서 온저항(Ron)이 의미있게 떨어지고 있는 것을 알 수 있다.
예컨대, 도 5에 있어서는 드리프트층의 불순물농도가 약 1.9 ×1017㎝-3∼ 2.1 ×1017㎝-3에 있어서 내압은 약 36.3볼트의 피크치를 달성하고 있다. 그리고, 이 때의 온저항은 불순물농도가 약 1.9 ×1017㎝-3인 경우에, 약 1.68볼트이고, 불순물농도가 2.1 ×1017㎝-3에 있어서는 약 1.66볼트까지 저하하고 있다. 즉, 도 3과 비교하면, 내압은 거의 동일하고, 온저항은 약 10파세트 떨어뜨리는 것이 가능하다.
여기서, 다시 도 4로 돌아가서 일반적인 경우에 대해 설명하면, 드리프트층(8)의 상단(A), 즉 p형 베이스층(10)에 인접한 부분에 있어서 불순물농도는 1 ×1017내지 3 ×1017㎝-3의 범위내에 있는 것이 바람직하다. 상단(A)에 있어서 농도가 이 보다도 높으면, 소자의 내압이 부족하고, 반대로 농도가 이 보다 낮으면 온저항이 충분히 떨어지지 않기 때문이다.
더욱이, 소자의 내압과 온저항의 균형을 고려하면, 상단(A)에 있어서 드리프트층(8)의 불순물농도는 보다 실용적으로는 1.4 ×1017내지 2 ×1017㎝-3의 범위내에 있는 것이 바람직하다.
한편, 드리프트층(8)의 불순물농도가 극소로 되는 부분에 있어서는 그 값은 1 ×1016내지 9 ×1016㎝-3의 범위내에 있는 것이 바람직하다.
또한, 드리프트층(8)의 상기 불순물농도는 드레인층(12)과 인접한 부분에 있어서는 1 ×1017내지 3 ×1017㎝-3의 범위내에 있는 것이 바람직하다. 더욱이, 소자의 내압과 온저항의 균형을 고려하면, 드리프트층(8)의 상기 불순물농도는 드레인층(12)과 인접한 부분에 있어서 1.4 ×1017내지 2.6 ×1017㎝-3의 범위내에 있는 것이 바람직하다. 더욱이, 이 부분의 불순물농도를 1.7 ×1017내지 2.2 ×1017㎝-3의 범위내로 하면, 36볼트를 넘는 내압이 얻어지는 점에서 현저한 효과가 얻어진다.
도 6은 소자내부에 있어서 브레이크다운시의 전계분포의 일례를 나타내는 모식도이다. 즉, 동도 a는 드리프트층의 불순물농도 분포가 깊이 방향으로 일정한 경우의 전계분포를 나타내고, 동도 b는 드리프트층의 불순물농도 분포가 도 4에 나타낸 분포를 갖는 소자의 전계분포를 각각 나타낸다.
여기서, 도 6a의 소자의 경우, 본 발명에 따른 동도 b의 소자와 거의 동일한 정도의 온저항으로 하기 때문에, n형 불순물의 농도를 드리프트층 전체에 걸쳐 1.45 ×1017㎝-3로 하였다. 이 평가의 결과, 드리프트층의 불순물농도가 일정한 경우(도 6a)의 내압은 약 34볼트이었던 것에 대해, 본 발명을 기초로 거의 V자형상의 농도분포를 부여한 경우(도 6b)는 내압을 약 36.3볼트까지 높이는 것이 가능하였다. 즉, 드리프트층의 불순물농도를 일정하게 한 경우와 비교하면, 본 발명에 의하면 소자의 온저항을 동일한 정도로 한 경우에 내압을 높게 하는 것이 가능하다.
드리프트층에 도 4에 예시한 바와 같은 거의 V자형상의 농도분포를 설치하면 소자의 특성이 향상하는 이유는 다음과 같다.
즉, 먼저 드리프트층(8)의 하측에 있어서 드레인층(12)으로 향해서 상승하는 농도 구배를 부여하는 것에 의해, 상기한 바와 같이 드리프트층(8)과 드레인층(12) 사이의 전계집중을 완화하여 내압의 향상과 온저항의 절감을 달성시킨다.
더욱이, 채널이 온되어 전류가 흐르는 드리프트층(8)의 상측(베이스층측)에 적절한 고농도영역을 삽입하는 것에 의해, 전계완화와 동시에 온저항의 절감을 실현할 수 있다. 이는 하측의 전계집중영역으로부터 떨어지고, 영향이 적은 상측은농도를 올려도 목적으로 하는 전계완화를 달성시키기 때문이다.
도 6에 나타낸 브레이크다운시의 전계분포를 보아도, 드리프트층의 농도 일정인 경우(도 6a)는 내압이 34.0V 정도에서 그치는 것에 대해, 거의 V자형상의 농도 구배를 설치한 경우(도 6b)는 내압이 36.4V까지 상승하고 있고, 브레이크다운전압이 높은(인가전압이 높은) 것에도 상관없이 드리프트층(8)과 드레인층(12)과 게이트절연막(2)의 교차하는 부분의 전계집중도를 동시에 억제할 수 있는 것을 보아서 취한다.
이와 같이 본 발명에 의하면, 드리프트층의 깊이 방향의 농도분포를 거의 V자형상으로 하는 것에 의해, 내압을 떨어뜨리는 것 없이 소자의 온저항을 효과적으로 떨어뜨릴 수 있게 된다. 이는 소자의 온상태에 있어서 저항성분 중의 「드리프트 저항성분」, 즉 드리프트층(8)에 있어서 저항성분을 효과적으로 떨어뜨리는 것을 의미한다.
그 결과로서, 소자의 온저항에서 차지하는 「채널 저항성분」의 비율이 증가한다. 따라서, 소자피치(도 1에 있어서 폭 a)를 축소하는 것에 의해 채널밀도를 올려 「채널 저항성분」을 떨어뜨리면, 소자의 온저항을 더욱 저하시키는 것이 가능하게 된다. 즉, 소자단위를 미세화하는 것에 의한 온저항의 절감을 달성시키도록 된다.
본 발명의 이러한 효과는 도 1에 예시한 소자단위를 좌우로 전개한 경우에 형성되는 실제의 소자구조에 있어서, 인접하는 트렌치ㆍ게이트 사이에 끼워진 p형 베이스층(10)의 폭이 0.5㎛를 밑도는 정도로 미세화가 진행된 때에 특히 현저하게된다.
즉, 본 발명에 의하면, 이와 같이 소자를 미세화하여 온저항에서 차지하는 「드리프트 저항성분」의 비율이 현저하게 된 때에, 그 「드리프트 저항성분」을 효과적으로 떨어뜨리고, 결과로서 소자의 온저항을 대폭 저하시키는 것이 가능하게 된다.
또한, 도 4에 있어서는 드리프트층(8)의 불순물농도가 거의 연속적인 곡선형상으로 변화하는 분포를 예시하였지만, 본 발명은 이에 한정되지 않고, 불순물농도는 직선형상 또는 계단형상으로 변화하여도 된다. 즉, 드리프트층(8)의 불순물농도가 깊이 방향에서 보아 극소치를 갖는 거의 V자형상의 분포를 갖는 한에 있어서는 본 발명의 범위에 포함된다. 따라서, 예컨대 드리프트층(8)의 형성에 있어서 불순물농도가 다른 복수의 층을 순차형성하여도 된다.
다음에, 본 발명의 MOSFET의 몇몇 변형예를 소개한다.
도 7은 본 발명의 MOSFET의 제1변형예를 나타낸 주요부 단면도이다. 동도에 있어서는 도 1 내지 도 6과 동일한 구성요소에는 동일한 참조부호를 붙이고, 그에 대한 상세한 설명은 생략한다.
본 변형예에 있어서도 드리프트층(8)은 도 2 내지 도 4에 예시한 바와 같은 불순물농도 분포를 갖는다. 더욱이, 본 변형예에 있어서는 트렌치ㆍ게이트가 n형 드리프트층(8)을 관통하지 않고, 드리프트층(8)의 도중에서 종단되고 있다. 소자의 온저항 보다도 내압의 쪽이 보다 우선되는 것과 같은 용도에 있어서는 이와 같은 구조가 적절한 경우도 있다.
도 8은 본 발명의 MOSFET의 제2변형예를 나타내는 주요부 단면도이다. 동도에 있어서도 도 1 내지 도 7에 관해 상기한 구성요소에 동일한 참조부호를 붙이고, 그에 대한 상세한 설명은 생략한다.
본 변형예에 있어서도 드리프트층(8)은 도 2 내지 도 4에 예시한 바와 같은 불순물농도 분포를 갖는다. 더욱이, 본 변형예에 있어서는 게이트절연막(2)의 막두께가 트렌치(T)의 깊이방향을 따라 순차 증가하는 것과 같은 분포를 갖는다. 이와 같이 하여도 소자의 임계치를 상승시키는 것 없이, 드리프트층에 인접한 부분에 있어서는 게이트(소스)ㆍ드레인간에 인가된 전압의 일부를 두꺼운 게이트절연막(2)에 분담시켜 드리프트층(8)의 막두께(t)를 얇게 하여 「드리프트 저항성분」을 저하시키는 것이 가능하다.
또한, 도 8에 나타낸 구체예에 있어서는 트렌치ㆍ게이트가 드리프트층(8)을 관통하고 있지만, 그 대신 도 7에 예시한 바와 같이 트렌치ㆍ게이트가 드리프트층(8)의 도중에서 종단하고 있어도 되는 것은 물론이다.
도 9는 본 발명의 MOSFET의 제3변형예를 나타내는 주요부 단면도이다. 동도에 있어서도 도 1 내지 도 8에 관해 상기한 구성요소에 동일한 참조부호를 붙이고, 그에 대한 상세한 설명은 생략한다.
본 변형예에 있어서도 드리프트층(8)은 도 2 내지 도 4에 예시한 바와 같은 불순물농도 분포를 갖는다. 더욱이, 본 변형예에 있어서는 게이트절연막(2)의 막두께가 트렌치(T)의 깊이 방향을 따라 계단적으로 증가하는 것과 같은 분포를 갖는다. 이와 같이 하여도, 소자의 임계치를 상승시키는 것 없이, 드리프트층에 인접한 부분에 있어서는 게이트(소스)ㆍ드레인 간에 인가된 전압의 일부를 두꺼운 게이트절연막(2)에 분담시켜 드리프트층(8)의 막두께(t)를 얇게 하여 「드리프트 저항성분」을 저하시키는 것이 가능하다.
또한, 도 9에 나타낸 구체예에 있어서는 트렌치ㆍ게이트가 드리프트층(8)의 도중에서 종단하고 있지만, 그 대신 도 1 내지 도 8에 예시한 바와 같이, 트렌치ㆍ게이트가 드리프트층(8)을 관통하여도 되는 것은 물론이다.
이상, 구체예를 참조하면서 본 발명의 실시형태에 대해 설명하였다. 그러나, 본 발명은 이들 구체예에 한정되는 것은 아니다.
예컨대, 각 구체예에 있어서 각 구성요소의 칫수나 형상, 도전형, 불순물농도, 재료등에 대해서는 당업자가 공지의 범위로부터 적절하게 선택하여 본 발명과 마찬가지의 작용, 효과가 얻어지는 것도 본 발명의 범위에 포함된다.
이상 설명한 바와 같이 본 발명에 의하면, 채널부의 게이트절연막은 얇고, 드리프트층에 인접한 게이트절연막은 두껍게 형성하는 것에 의해, 소자의 임계치를 상승시키는 것 없이, 게이트절연막에 전압을 분담시켜 드리프트층의 두께를 얇게 하는 것이 가능하다. 그 결과로서, 드리프트 저항성분을 저하시켜 소자의 온저항을 효과적으로 떨어뜨릴 수 있게 된다.
또한 본 발명에 의하면, 드리프트층의 불순물농도를 깊이 방향에서 보아 순차 증가하는 것과 같은 분포로 하는 것에 의해, 내압을 유지하면서 드리프트 저항성분을 효과적으로 떨어뜨릴 수 있게 된다. 즉, 내압을 유지하면서 소자의 온저항을 저하시키는 것이 가능하다.
또한 본 발명에 의하면, 드리프트층의 깊이 방향의 농도분포를 거의 V자형상으로 하는 것에 의해, 내압을 떨어뜨리는 것 없이, 소자의 온저항 중의 드리프트 저항성분을 효과적으로 떨어뜨릴 수 있게 된다. 그 결과로서, 소자의 온저항에서 차지하는 「채널 저항성분」의 비율이 증가하고, 소자피치를 축소하는 것에 의해 채널 밀도를 상승시켜 「채널 저항성분」을 떨어뜨리면, 소자의 온저항을 더욱 저하시킬 수 있게 된다.
즉, 본 발명에 의하면, 내압을 유지하면서 온저항을 절감한 반도체장치를 제공하는 것이 가능하도록 되어 산업상의 장점이 크다.

Claims (6)

  1. 제1도전형 드레인층과,
    이 드레인층의 위에 설치된 제1도전형 드리프트층,
    이 드리프트층의 위에 설치된 제2도전형 베이스층,
    이 베이스층의 위에 설치된 제1도전형 소스영역 및,
    상기 베이스층을 관통하여 상기 드리프트층에 도달하는 트렌치의 내벽면에 형성된 게이트절연막 및 이를 매개로 상기 트렌치의 내부에 설치된 게이트전극을 갖춘 트렌치ㆍ게이트를 구비하고,
    상기 게이트절연막은 상기 베이스층에 인접한 부분 보다도 상기 드리프트층에 인접한 부분에서 두껍게 형성되고,
    상기 드리프트층은 상기 드레인층의 근방에서 상기 트렌치의 깊이 방향을 따라 상기 드레인층에 가까워짐에 따라 상기 제1도전형 불순물농도가 상승하는 농도 구배를 갖춘 것을 특징으로 하는 반도체장치.
  2. 제1항에 있어서, 상기 드리프트층의 상기 불순물농도가 상기 베이스층과 인접한 부분에서 1 ×1016내지 9 ×1016㎝-3의 범위내에 있고, 상기 드레인층과 인접한 부분에서 1 ×1017내지 3 ×1017㎝-3의 범위내에 있는 것을 특징으로 하는 반도체장치.
  3. 제1항에 있어서, 상기 드리프트층이 상기 트렌치의 깊이 방향을 따라 상기 제1도전형의 불순물농도가 극소로 되는 부분을 갖춘 것을 특징으로 하는 반도체장치.
  4. 제3항에 있어서, 상기 드리프트층의 상기 불순물농도가 상기 베이스층과 인접한 부분에서 1 ×1017내지 3 ×1017㎝-3의 범위내에 있고, 상기 극소로 되는 부분에서 1 ×1016내지 9 ×1016㎝-3의 범위내에 있으며, 상기 드레인층과 인접한 부분에서 1 ×1017내지 3 ×1017㎝-3의 범위내에 있는 것을 특징으로 하는 반도체장치.
  5. 제1항 내지 제4항중 어느 한항에 있어서, 인접하는 한쌍의 상기 트렌치ㆍ게이트 사이에 설치된 상기 베이스층의 폭이 0.5㎛ 이하인 것을 특징으로 하는 반도체장치.
  6. 제1항 내지 제4항중 어느 한항에 있어서, 상기 트렌치ㆍ게이트가 상기 드레인층에 도달하는 것을 특징으로 하는 반도체장치.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101042422B1 (ko) * 2008-01-29 2011-06-16 산요덴키가부시키가이샤 메사형 반도체 장치 및 그 제조 방법
US8362595B2 (en) 2007-12-21 2013-01-29 Sanyo Semiconductor Co., Ltd. Mesa semiconductor device and method of manufacturing the same
US8368181B2 (en) 2007-12-25 2013-02-05 Sanyo Semiconductor Co., Ltd. Mesa semiconductor device and method of manufacturing the same

Families Citing this family (80)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7786533B2 (en) 2001-09-07 2010-08-31 Power Integrations, Inc. High-voltage vertical transistor with edge termination structure
US7221011B2 (en) 2001-09-07 2007-05-22 Power Integrations, Inc. High-voltage vertical transistor with a multi-gradient drain doping profile
US6635544B2 (en) 2001-09-07 2003-10-21 Power Intergrations, Inc. Method of fabricating a high-voltage transistor with a multi-layered extended drain structure
US6573558B2 (en) 2001-09-07 2003-06-03 Power Integrations, Inc. High-voltage vertical transistor with a multi-layered extended drain structure
US6555883B1 (en) * 2001-10-29 2003-04-29 Power Integrations, Inc. Lateral power MOSFET for high switching speeds
JP2004022941A (ja) * 2002-06-19 2004-01-22 Toshiba Corp 半導体装置
JP4122880B2 (ja) * 2002-07-24 2008-07-23 住友電気工業株式会社 縦型接合型電界効果トランジスタ
JP4194890B2 (ja) * 2003-06-24 2008-12-10 株式会社豊田中央研究所 半導体装置とその製造方法
JP3954541B2 (ja) 2003-08-05 2007-08-08 株式会社東芝 半導体装置及びその製造方法
US7279743B2 (en) 2003-12-02 2007-10-09 Vishay-Siliconix Closed cell trench metal-oxide-semiconductor field effect transistor
US7368777B2 (en) * 2003-12-30 2008-05-06 Fairchild Semiconductor Corporation Accumulation device with charge balance structure and method of forming the same
US7183610B2 (en) * 2004-04-30 2007-02-27 Siliconix Incorporated Super trench MOSFET including buried source electrode and method of fabricating the same
US6906380B1 (en) 2004-05-13 2005-06-14 Vishay-Siliconix Drain side gate trench metal-oxide-semiconductor field effect transistor
US8183629B2 (en) * 2004-05-13 2012-05-22 Vishay-Siliconix Stacked trench metal-oxide-semiconductor field effect transistor device
JP2008505480A (ja) * 2004-06-30 2008-02-21 アドバンスト・アナロジック・テクノロジーズ・インコーポレイテッド 深い位置にクランプダイオードを備えたトレンチ型ｍｏｓｆｅｔ
US7465986B2 (en) * 2004-08-27 2008-12-16 International Rectifier Corporation Power semiconductor device including insulated source electrodes inside trenches
KR100582374B1 (ko) * 2004-09-08 2006-05-22 매그나칩 반도체 유한회사 고전압 트랜지스터 및 그 제조 방법
JP4212552B2 (ja) * 2004-12-22 2009-01-21 株式会社東芝 半導体装置
DE102005009000B4 (de) * 2005-02-28 2009-04-02 Infineon Technologies Austria Ag Vertikales Halbleiterbauelement vom Grabenstrukturtyp und Herstellungsverfahren
JP2006303287A (ja) * 2005-04-22 2006-11-02 Toshiba Corp 電力用半導体装置
JP2006344759A (ja) 2005-06-08 2006-12-21 Sharp Corp トレンチ型ｍｏｓｆｅｔ及びその製造方法
JP2006344760A (ja) * 2005-06-08 2006-12-21 Sharp Corp トレンチ型ｍｏｓｆｅｔ及びその製造方法
JP2007043123A (ja) * 2005-07-01 2007-02-15 Toshiba Corp 半導体装置
KR100734266B1 (ko) * 2005-07-15 2007-07-02 삼성전자주식회사 콘택 저항이 개선된 수직 채널 반도체 소자 및 그 제조방법
US8471390B2 (en) 2006-05-12 2013-06-25 Vishay-Siliconix Power MOSFET contact metallization
TWI305669B (en) * 2006-07-14 2009-01-21 Nanya Technology Corp Method for making a raised vertical channel transistor device
JP2008066708A (ja) * 2006-08-09 2008-03-21 Toshiba Corp 半導体装置
US7595523B2 (en) * 2007-02-16 2009-09-29 Power Integrations, Inc. Gate pullback at ends of high-voltage vertical transistor structure
US8653583B2 (en) 2007-02-16 2014-02-18 Power Integrations, Inc. Sensing FET integrated with a high-voltage transistor
US7557406B2 (en) * 2007-02-16 2009-07-07 Power Integrations, Inc. Segmented pillar layout for a high-voltage vertical transistor
US7468536B2 (en) 2007-02-16 2008-12-23 Power Integrations, Inc. Gate metal routing for transistor with checkerboarded layout
US7859037B2 (en) 2007-02-16 2010-12-28 Power Integrations, Inc. Checkerboarded high-voltage vertical transistor layout
DE102007014038B4 (de) * 2007-03-23 2015-02-12 Infineon Technologies Austria Ag Verfahren zur Herstellung eines Halbleiterbauelements
US7615847B2 (en) * 2007-03-23 2009-11-10 Infineon Technologies Austria Ag Method for producing a semiconductor component
JP4620075B2 (ja) * 2007-04-03 2011-01-26 株式会社東芝 電力用半導体素子
US8368126B2 (en) 2007-04-19 2013-02-05 Vishay-Siliconix Trench metal oxide semiconductor with recessed trench material and remote contacts
US7888732B2 (en) * 2008-04-11 2011-02-15 Texas Instruments Incorporated Lateral drain-extended MOSFET having channel along sidewall of drain extension dielectric
US20100123193A1 (en) * 2008-11-14 2010-05-20 Burke Peter A Semiconductor component and method of manufacture
US7897462B2 (en) * 2008-11-14 2011-03-01 Semiconductor Components Industries, L.L.C. Method of manufacturing semiconductor component with gate and shield electrodes in trenches
US8552535B2 (en) * 2008-11-14 2013-10-08 Semiconductor Components Industries, Llc Trench shielding structure for semiconductor device and method
US8362548B2 (en) * 2008-11-14 2013-01-29 Semiconductor Components Industries, Llc Contact structure for semiconductor device having trench shield electrode and method
US7915672B2 (en) * 2008-11-14 2011-03-29 Semiconductor Components Industries, L.L.C. Semiconductor device having trench shield electrode structure
US8415739B2 (en) * 2008-11-14 2013-04-09 Semiconductor Components Industries, Llc Semiconductor component and method of manufacture
US9306056B2 (en) * 2009-10-30 2016-04-05 Vishay-Siliconix Semiconductor device with trench-like feed-throughs
US8604525B2 (en) 2009-11-02 2013-12-10 Vishay-Siliconix Transistor structure with feed-through source-to-substrate contact
US8021947B2 (en) * 2009-12-09 2011-09-20 Semiconductor Components Industries, Llc Method of forming an insulated gate field effect transistor device having a shield electrode structure
US8247296B2 (en) 2009-12-09 2012-08-21 Semiconductor Components Industries, Llc Method of forming an insulated gate field effect transistor device having a shield electrode structure
JP5450493B2 (ja) * 2011-03-25 2014-03-26 株式会社東芝 半導体装置
US8575584B2 (en) 2011-09-03 2013-11-05 Avalanche Technology Inc. Resistive memory device having vertical transistors and method for making the same
JP2013065749A (ja) * 2011-09-20 2013-04-11 Toshiba Corp 半導体装置
US8492226B2 (en) * 2011-09-21 2013-07-23 Globalfoundries Singapore Pte. Ltd. Trench transistor
US9054133B2 (en) 2011-09-21 2015-06-09 Globalfoundries Singapore Pte. Ltd. High voltage trench transistor
US8765609B2 (en) * 2012-07-25 2014-07-01 Power Integrations, Inc. Deposit/etch for tapered oxide
US20150118810A1 (en) * 2013-10-24 2015-04-30 Madhur Bobde Buried field ring field effect transistor (buf-fet) integrated with cells implanted with hole supply path
US10395970B2 (en) 2013-12-05 2019-08-27 Vishay-Siliconix Dual trench structure
US9543396B2 (en) 2013-12-13 2017-01-10 Power Integrations, Inc. Vertical transistor device structure with cylindrically-shaped regions
US10325988B2 (en) 2013-12-13 2019-06-18 Power Integrations, Inc. Vertical transistor device structure with cylindrically-shaped field plates
JP6058170B2 (ja) * 2014-01-28 2017-01-11 三菱電機株式会社 炭化珪素半導体装置
US9455249B2 (en) * 2014-08-13 2016-09-27 Alpha And Omega Semiconductor Incorporated Planar srfet using no additional masks and layout method
US9425304B2 (en) 2014-08-21 2016-08-23 Vishay-Siliconix Transistor structure with improved unclamped inductive switching immunity
JP6203697B2 (ja) * 2014-09-30 2017-09-27 株式会社東芝 半導体装置およびその製造方法
DE112015005397B4 (de) * 2015-01-19 2022-06-09 Hitachi, Ltd. Halbleitervorrichtung, Verfahren zum Herstellen derselben, Leistungsumsetzer, Dreiphasenmotorsystem, Kraftfahrzeug und Eisenbahnfahrzeug
DE102015201045B4 (de) 2015-01-22 2019-09-26 Infineon Technologies Austria Ag Mit einer hohen Gate-Spannung betreibbarer Hochspannungstransistor, Verfahren zum Steuern desselben und Schaltungsanordnung
US10377425B2 (en) * 2015-03-11 2019-08-13 Kubota Corporation Work vehicle
US9299830B1 (en) * 2015-05-07 2016-03-29 Texas Instruments Incorporated Multiple shielding trench gate fet
US9673314B2 (en) * 2015-07-08 2017-06-06 Vishay-Siliconix Semiconductor device with non-uniform trench oxide layer
EP3951887A1 (en) * 2015-09-11 2022-02-09 Nexperia B.V. A semiconductor device and a method of making a semiconductor device
CN105931969A (zh) * 2016-05-31 2016-09-07 上海华虹宏力半导体制造有限公司 终端结构的制造方法
CN107681006A (zh) * 2017-11-01 2018-02-09 苏州凤凰芯电子科技有限公司 一种具有阶梯形氧化层的屏蔽栅mos结构
CN109887989A (zh) * 2017-12-06 2019-06-14 深圳尚阳通科技有限公司 一种屏蔽栅功率器件及制造方法
CN109935517B (zh) * 2017-12-15 2020-11-27 深圳尚阳通科技有限公司 Sgt器件及其制造方法
JP6873937B2 (ja) * 2018-02-20 2021-05-19 株式会社東芝 半導体装置
JP6992781B2 (ja) * 2018-04-02 2022-01-13 株式会社豊田中央研究所 半導体装置
JP7075876B2 (ja) 2018-12-25 2022-05-26 株式会社日立製作所 炭化ケイ素半導体装置、電力変換装置、３相モータシステム、自動車および鉄道車両
CN109920778B (zh) * 2019-03-27 2024-02-06 北京燕东微电子科技有限公司 半导体结构及其测试方法
CN111162009B (zh) * 2020-02-28 2021-08-24 电子科技大学 一种低导通电阻低压分离栅mos器件的制造方法
CN111354642B (zh) * 2020-05-13 2021-09-14 电子科技大学 一种低导通电阻低压槽栅mos器件的制造方法
JP7394038B2 (ja) * 2020-09-11 2023-12-07 株式会社東芝 半導体装置
CN113224166A (zh) * 2021-04-25 2021-08-06 华虹半导体(无锡)有限公司 沟槽型功率mosfet器件及工艺方法
CN114068675A (zh) * 2021-11-16 2022-02-18 大连海事大学 一种双极分裂栅增强型功率晶体管

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4941026A (en) * 1986-12-05 1990-07-10 General Electric Company Semiconductor devices exhibiting minimum on-resistance
US5164325A (en) * 1987-10-08 1992-11-17 Siliconix Incorporated Method of making a vertical current flow field effect transistor
US4914058A (en) * 1987-12-29 1990-04-03 Siliconix Incorporated Grooved DMOS process with varying gate dielectric thickness
US5242845A (en) * 1990-06-13 1993-09-07 Kabushiki Kaisha Toshiba Method of production of vertical MOS transistor
US5674766A (en) * 1994-12-30 1997-10-07 Siliconix Incorporated Method of making a trench MOSFET with multi-resistivity drain to provide low on-resistance by varying dopant concentration in epitaxial layer
JPH08316470A (ja) 1995-05-23 1996-11-29 Fuji Electric Co Ltd 電力用半導体素子
US5637898A (en) * 1995-12-22 1997-06-10 North Carolina State University Vertical field effect transistors having improved breakdown voltage capability and low on-state resistance
JPH09246545A (ja) 1996-03-08 1997-09-19 Fuji Electric Co Ltd 電力用半導体素子
JPH09283535A (ja) 1996-04-18 1997-10-31 Toyota Motor Corp 半導体装置の製造方法
US6621121B2 (en) * 1998-10-26 2003-09-16 Silicon Semiconductor Corporation Vertical MOSFETs having trench-based gate electrodes within deeper trench-based source electrodes
US6191447B1 (en) * 1999-05-28 2001-02-20 Micro-Ohm Corporation Power semiconductor devices that utilize tapered trench-based insulating regions to improve electric field profiles in highly doped drift region mesas and methods of forming same
JP4924781B2 (ja) 1999-10-13 2012-04-25 株式会社豊田中央研究所 縦型半導体装置
KR100766874B1 (ko) * 2000-03-17 2007-10-15 제네럴 세미컨덕터, 인코포레이티드 트렌치 ｄｍｏｓ를 형성하는 방법과, 이러한 ｄｍｏｓ 트랜지스터 셀과, 이러한 트랜지스터 구조
JP2002270840A (ja) * 2001-03-09 2002-09-20 Toshiba Corp パワーｍｏｓｆｅｔ

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8362595B2 (en) 2007-12-21 2013-01-29 Sanyo Semiconductor Co., Ltd. Mesa semiconductor device and method of manufacturing the same
US8368181B2 (en) 2007-12-25 2013-02-05 Sanyo Semiconductor Co., Ltd. Mesa semiconductor device and method of manufacturing the same
KR101042422B1 (ko) * 2008-01-29 2011-06-16 산요덴키가부시키가이샤 메사형 반도체 장치 및 그 제조 방법
US8426949B2 (en) 2008-01-29 2013-04-23 Sanyo Semiconductor Manufacturing Co., Ltd. Mesa type semiconductor device

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