KR101042422B1 - 메사형 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

메사형 반도체 장치 및 그 제조 방법에서, 내압을 향상시킴과 함께 리크 전류를 저감한다. 반도체 기판(1)의 표면에 N-형 반도체층(2)을 형성하고, 그 상층에 P형 반도체층(3)을 형성한다. 그 후, P형 반도체층(3)의 표면으로부터, PN 접합부 JC, N-형 반도체층(2), 반도체 기판(1)의 두께 방향의 도중에 걸쳐서 에칭하고, 반도체 기판(1)에 근접함에 따라서 폭이 커지는 메사 홈(8)을 형성한다. 그 후, 상기 에칭에 의해 생긴 메사 홈(8)의 내벽의 데미지층을, 웨트 에칭에 의해 제거함과 함께, P형 반도체층(3)의 표면에 가까운 영역에서, P형 반도체층(3)의 표면에 근접함에 따라서 폭이 크게 되도록 메사 홈(8)을 가공한다. 그 후, 반도체 기판(1) 및 그에 적층된 각 층으로 이루어지는 적층체를 다이싱한다.
P형 반도체층, N-형 반도체층, 반도체 기판, 메사 홈, 절연막, 개구부

Description

메사형 반도체 장치 및 그 제조 방법{MESA-TYPE SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은, 메사 홈을 가진 메사형 반도체 장치 및 그 제조 방법에 관한 것이다.
종래부터, 메사형 반도체 장치 중 1개로서, 대전력용의 메사형 다이오드가 알려져 있다. 종래예에 의한 메사형 다이오드에 대해 도 9를 참조하면서 설명한다.
N+형의 반도체 기판(101)의 표면에 N-형 반도체층(102)이 형성되어 있다. N-형 반도체층(102)의 표면에는 P형 반도체층(103)이 형성되고, P형 반도체층(103) 상에는 절연막(105)이 형성되어 있다. 또한, P형 반도체층(103)과 전기적으로 접속된 애노드 전극(106)이 형성되어 있다.
또한, P형 반도체층(103)의 표면으로부터 N+형의 반도체 기판(101)에 도달하는 메사 홈(108)이 형성되어 있다. 메사 홈(108)은 N-형 반도체층(102)보다도 깊게 형성되고, 그 저부는 N+형의 반도체 기판(101) 내에 위치하고 있다. 메사 홈(108)의 측벽은 P형 반도체층(103)의 표면으로부터 메사 홈(108)의 저부에 걸쳐 순테이퍼의 형상을 갖고 경사져 있다. 메사형 다이오드는 이 메사 홈(108)에 의해 둘러싸여 메사형의 구조를 갖고 있다.
또한, 메사 홈(108)의 측벽을 덮어 패시베이션막(130)이 형성되어 있고, 반도체 기판(101)의 이면에는 캐소드 전극(107)이 형성되어 있다.
또한, 메사형의 반도체 장치에 대해서는, 예를 들면 특허 문헌 1에 기재되어 있다.
[특허 문헌 1] 일본 특허 공개 제2003-347306 공보
그러나, 본 발명자에 의한 실험에 따르면, 종래예에 의한 메사형 다이오드에서는, 역바이어스 인가 시에서의 내압이 불충분한 것이 판명되었다. 이것은, PN 접합부 JC의 부근의 메사 홈(108)의 측벽이 순테이퍼 형상으로 되어 있기 때문에, PN 접합부 JC에 역바이어스 인가 시의 전계가 집중되기 쉬워지기 때문이라고 생각된다.
이에 대해, 본 발명자는 메사 홈(108)의 측벽을 반도체 기판(101)의 표면에 대해 수직으로 가공함으로써, 내압을 향상시킬 수 있는 것을 발견하였다. 메사 홈(108)의 측벽을 수직으로 형성하기 위해서는, 어스펙트비가 높은 드라이 에칭 방법인 보슈 프로세스를 이용하는 것이 생각된다.
그러나, 보슈 프로세스를 이용하면, 메사 홈(108)의 측벽에 데미지층이 형성되게 된다. 이 데미지층은, 메사형 다이오드에 역바이어스 인가한 경우의 리크 전 류를 발생시키는 원인으로 된다. 이 데미지층은 웨트 에칭을 행함으로써 제거할 수 있지만, 한편 그 웨트 에칭에 의해, 도 9의 종래예와 마찬가지로, PN 접합부 JC 부근의 메사 홈(108)의 측벽이 순테이퍼 형상으로 되어, 내압이 낮아지게 된다.
본 발명의 메사형 반도체 장치의 제조 방법은, 제1 도전형의 반도체 기판을 준비하고, 상기 반도체 기판의 표면에, 상기 반도체 기판보다도 저농도의 제1 도전형의 제1 반도체층을 형성하는 공정과, 상기 제1 반도체층의 표면에 제2 도전형의 제2 반도체층을 형성하는 공정과, 상기 제2 반도체층의 표면으로부터 상기 반도체 기판 내에 도달하고, 상기 제2 반도체층의 표면으로부터 상기 반도체 기판에 근접함에 따라서 그 폭이 커지는 메사 홈을 형성하는 제1 에칭 공정과, 상기 제1 에칭 공정에 의해 생긴 상기 메사 홈의 내벽의 데미지층을 제거하는 제2 에칭 공정을 포함하는 것을 특징으로 한다.
또한, 본 발명의 메사형 반도체 장치는, 제1 도전형의 반도체 기판과, 상기 반도체 기판의 표면에 접합되고, 상기 반도체 기판보다도 저농도의 제1 도전형의 제1 반도체층과, 상기 제1 반도체층의 표면에 접합되고, 상기 제1 반도체층과 함께 PN 접합부를 형성하는 제2 도전형의 제2 반도체층을 구비하고, PN 접합부의 상방에 위치하는 제2 반도체층의 단부는 순테이퍼 형상을 갖고, PN 접합부의 부근에 위치하는 제1 및 제2 반도체층의 단부는 역테이퍼 형상을 갖고 있는 것을 특징으로 한다.
본 발명의 메사형 반도체 장치 및 그 제조 방법에 따르면, 내압을 향상시킴과 함께, 리크 전류를 저감할 수 있다.
본 발명의 실시 형태에 따른 메사형 반도체 장치 및 그 제조 방법에 대해, 메사형 반도체 장치가 메사형 다이오드인 경우를 예로서 설명한다. 도 1 내지 도 4, 도 6 내지 도 8은, 본 실시 형태에 따른 메사형 다이오드 및 그 제조 방법을 도시하는 단면도이다. 또한, 도 5는, 본 발명의 실시 형태에 따른 메사형 다이오드 및 그 제조 방법을 도시하는 평면도이다.
또한, 이하에 설명하는 메사형 다이오드의 제조 방법은, 복수의 메사형 다이오드가 매트릭스 형상으로 배치되는 웨이퍼 형상의 반도체 기판에 대해 행해지는 것이다. 도 1 내지 도 4, 도 6 내지 도 8에서는, 설명의 편의상, 웨이퍼 형상의 반도체 기판에 포함되는 복수의 메사형 다이오드 중, 1개의 메사형 다이오드가 도시되어 있다.
도 1에 도시한 바와 같이, 예를 들면 인 등의 N형 불순물이 고농도로 확산된 N+형의 반도체 기판(1)(예를 들면, 실리콘 단결정 기판)을 준비한다. 이 반도체 기판(1)의 표면에, 반도체층을 에피택셜 성장시킴으로써, 저농도의 N형 반도체층, 즉 N-형 반도체층(2)을 형성한다. 또한, N-형 반도체층(2)은, 상기 이외에도, 반도체 기판(1)의 표면에 불순물이 확산되어 이루어지는 불순물 확산 영역이어도 된다. 그 후, N-형 반도체층(2)의 표면에, 예를 들면 붕소 등의 P형 불순물을 확산함으로써, P형 반도체층(3)을 형성한다. 이에 의해, N-형 반도체층(2)과 P형 반도 체층(3)의 계면에는 PN 접합부 JC가 형성된다. 상기 구성에서, 반도체 기판(1), N-형 반도체층(2), P형 반도체층(3)의 전체의 두께는, 예를 들면 약 200㎛ 정도이다.
다음으로, 도 2에 도시한 바와 같이, P형 반도체층(3)의 표면에, 예를 들면 열 산화법이나 CVD법에 의해, 실리콘 산화막 등의 절연막(5)을 형성한다. 그 후, 마스크를 이용하여 절연막(5)의 일부에 대해 에칭을 행하고, 절연막(5)에 P형 반도체층(3)의 일부를 노출하는 개구부(5A)를 형성한다. 다음으로, 절연막(5)의 개구부(5A)를 통하여 P형 반도체층(3)과 접속하는 애노드 전극(6)을 형성한다. 애노드 전극(6)은 알루미늄 등의 도전 재료로 이루어지고, 스퍼터링법이나 증착법 등에 의해 형성된다. 한편, 반도체 기판(1)의 이면에는 애노드 전극(6)과 마찬가지의 방법에 의해, 알루미늄 등의 도전 재료로 이루어지는 캐소드 전극(7)이 형성된다.
다음으로, 도 3에 도시한 바와 같이, 절연막(5) 상에, 메사 홈(8)을 형성하는 예정의 영역을 개구하는 개구부(9A)를 가진 레지스트층(9)을 형성한다. 그리고, 이 레지스트층(9)을 마스크로 하여, 우선 절연막(5)을 에칭 제거하여, 계속해서 특정한 조건에서 보슈 프로세스를 행하고, P형 반도체층(3), N-형 반도체층(2), 반도체 기판(1)의 두께 방향의 도중에 이르는 영역을 에칭하여, 메사 홈(8)을 형성한다. 이 보슈 프로세스에 따르면, P형 반도체층(3)의 표면으로부터, 반도체 기판(1)에 근접함에 따라서 폭이 커지는 메사 홈(8)이 형성된다.
메사 홈(8)의 저부는 N-형 반도체층(2)보다도 깊게 되어 있고, 반도체 기판(1)에 도달하고 있다. 그 전체의 깊이는 약 100㎛인 것이 바람직하다. 또한, 메사 홈(8)은 메사형 다이오드를 둘러싸도록 형성되고, 그 측벽은 역테이퍼 형상을 갖고 있다. 여기서, 메사 홈(8)의 측벽의, 메사 홈(8)의 저부에 대한 각도 θ1은, 90°보다 크고, 바람직하게는 약 92도이다.
이하, 보슈 프로세스에 의한 메사 홈(8)의 형성에 대해, 도 4를 참조하여 상세하게 설명한다. 보슈 프로세스는, 등방성 드라이 에칭을 행하는 에칭 스텝과, 등방성 드라이 에칭에 의해 형성된 홈의 측벽에 보호막을 형성하는 보호막 형성 스텝을 반복하여 행하는 프로세스이지만, 본 실시 형태에서는 에칭 스텝과 보호막 형성 스텝을 반복하여 행할 때마다, 등방성 드라이 에칭의 에칭 시간을 길게 하고 있다.
우선, 에칭 스텝에서는, 도 4의 (A)에 도시한 바와 같이, 레지스트층(9)을 마스크로 하여, P형 반도체층(3)에 대해 등방성 드라이 에칭을 행하고, P형 반도체층(3)에 홈(11)을 형성한다. 이 등방성 드라이 에칭에서는, P형 반도체층(3)이 실리콘으로 형성되어 있는 경우, 예를 들면 SF6 가스를 함유하는 에칭 가스가 이용된다.
다음의 보호막 형성 스텝에서는, 도 4의 (B)에 도시한 바와 같이, 홈(11) 및 레지스트층(9)을 덮는 보호막(20)을 형성한다. 보호막(20)은, 예를 들면 C4F8 가스를 함유하는 에칭 가스를 이용하여 카본 고분자를 퇴적시키는 CVD법에 의해 형성된다.
다음으로, 도 4의 (C)에 도시한 바와 같이, 다시 에칭 스텝, 즉 등방성 드라 이 에칭을 행한다. 단, 이 때의 등방성 드라이 에칭은 전회보다도 긴 시간 행한다. 이에 의해, 전회의 등방성 드라이 에칭에 의해 형성된 홈(11)의 폭 W1보다도 큰 폭 W2를 갖는 홈(12)이 형성된다. 그 후, 다시 보호막 형성 스텝을 행한다.
이상의 에칭 스텝 및 보호막 형성 스텝을 반복하여 행함으로써, 도 4의 (D)에 도시한 바와 같이, 서서히 폭이 커지는 홈(11, 12, …, 15)이 형성되고, 반도체 기판(1)에 근접하게 됨에 따라서 폭이 커지는 형상, 즉 역테이퍼 형상의 측벽을 갖은 메사 홈(8)이 형성된다. 메사 홈(8)의 측벽의 각도는, 에칭 시간의 설정에 의해 조정할 수 있다.
단, 본 발명자에 의한 실험에 따르면, 상기 보슈 프로세스가 약 50mTorr의 압력 하에서 행해지면, 메사 홈(8)의 측벽의 각도 θ1은 약 90°로 되어, 역테이퍼 형상으로 되지 않는 경우가 있었다. 따라서, 이를 피하기 위해, 본 실시 형태에서는, 상기 보슈 프로세스를 약 50mTorr보다 낮은 압력 하에서 행한다. 예를 들면, 상기 보슈 프로세스를 약 25mTorr의 압력 하에서 행함으로써, 메사 홈(8)의 측벽의 각도 θ1은 약 92°로 되어, 역테이퍼 형상이 얻어진다. 또한, 각종 프로세스 조건이나 장치 능력에 따라서도 상이하지만, 상기 보슈 프로세스에서는 예컨대, 5mTorr의 압력하에서도 가능하다.
또한, 실제의 보슈 프로세스에서는 에칭 스텝과 보호막 형성 스텝은, 도 4에 도시한 것보다도 더욱 많이 반복된다. 또한, 도 4에서는 메사 홈(8)의 측벽의 요철은, 발명의 이해를 쉽게 하기 위해, 실제보다도 과장하여 그려져 있다.
여기서, 메사 홈(8)의 평면적인 배치에 대해 설명하면, 도 5의 (A)에 도시한 바와 같이, 메사 홈(8)은, 각 스크라이브 라인 DL1 상에 따라서 형성하여도 되고, 또한 도 5의 (B)에 도시한 바와 같이, 교차하는 각 스크라이브 라인 DL2에 둘러싸여지는 영역의 내측에서, 메사형 다이오드를 둘러싸 형성하여도 된다.
또한, 전술한 바와 같은 역테이퍼 형상의 측벽을 갖은 메사 홈(8)은, 상기 이외의 프로세스로도 형성할 수 있다. 예를 들면, 전술한 보슈 프로세스에서, 등방성 드라이 에칭의 에칭 시간을 고정하고, 에칭 스텝과 보호막 형성 스텝을 반복하여 행할 때마다, 보호막 형성 스텝의 성막 시간을 짧게 하여도 된다.
혹은, 예를 들면 15mTorr∼50mTorr의 압력 환경을 가진 쳄버 내에서, P형 반도체층(3), N-형 반도체층(2) 및 반도체 기판(1)에 대해 이방성 드라이 에칭을 행함으로써, 상기와 마찬가지의 역테이퍼 형상을 가진 메사 홈(8)을 형성할 수 있다.
전술한 보슈 프로세스에서의 등방성 드라이 에칭, 혹은 저압력 하의 이방성 드라이 에칭을 행하면, 메사 홈(8)의 내벽(즉, 측벽 및 저부)에 데미지층이 형성되게 된다. 따라서, 레지스트층(9)을 마스크로 하여, 메사 홈(8)의 내벽에 대해, 웨트 에칭을 행하고, 데미지층을 제거한다. 이 웨트 에칭의 에천트로서는, 예를 들면 불산계의 약액이 이용된다.
이에 의해, 도 6에 도시한 바와 같이, 메사 홈(8)의 측벽은 PN 접합부 JC의 상방으로부터 P형 반도체층(3)의 표면에 근접함에 따라서 그 폭이 커지는 형상, 즉 순테이퍼 형상으로 가공된다. 이 메사 홈(8)의 측벽 부분의, P형 반도체층(3)의 표면에 평행한 면에 대한 각도 θ2는 90°보다도 작고, 바람직하게는 약 80°이다. 순테이퍼 형상을 가진 메사 홈(8)의 측벽 부분의 하방에서는, 메사 홈(8)의 측벽은 역테이퍼 형상을 갖고 있고, 특히 내압에 영향이 큰 PN 접합부 JC 부근의 메사 홈(8)의 측벽에서 역테이퍼 형상이 유지되도록 상기 웨트 에칭의 에칭 시간이 제어된다.
따라서, 본 실시 형태의 메사형 다이오드에 따르면, 역바이어스 인가 시, 즉 애노드 전극(6)에 대해 캐소드 전극(7)에 높은 전압을 인가하여 PN 접합부 JC에 역바이어스를 인가하였을 때에서의 내압을 높게 할 수 있음과 함께, 데미지층을 제거함으로써, 역바이어스 인가 시에서의 리크 전류를 저감할 수 있다.
다음으로, 도 7에 도시한 바와 같이, 메사 홈(8)의 내벽을 덮고, 또한 메사 홈(8)으로부터 절연막(5)의 일부 상에 연장되는 패시베이션막(30)을 형성한다. 이 패시베이션막(30)에 의해, 메사 홈(8) 내에서, P형 반도체층, N-형 반도체층(2) 및 반도체 기판(1)의 일부가 노출되는 것이 완전하게 방지되어, 보다 확실하게 메사형 다이오드의 리크 전류가 억지된다.
패시베이션막(30)은 높은 절연성을 가짐과 함께, 메사 홈(8) 내에 매립되는 정도의 점성을 갖는 재료로 이루어지는 것이 바람직하고, 예를 들면 폴리이미드계의 수지로 이루어지거나, 혹은 납계 또는 아연계의 글래스 분말과 수지를 함유하는 글래스 페이스트 등으로 된다. 패시베이션막(30)은, 예를 들면 스크린 인쇄법, 디스펜스법, 스핀 도포법, 스프레이 도포법 등에 의해 형성되지만, 전술한 바와 같이 P형 반도체층(3)의 표면에 가까운 영역은 순테이퍼 형상을 갖고 있기 때문에, 패시베이션막(30)의 재료가 메사 홈(8) 내에 원활하게 들어가기 쉽게 되어 있다.
그 때문에, 메사 홈(8) 내에 패시베이션막(30)의 재료를 균일하게 도포할 수 있어, 패시베이션막(30)을 양호한 피복성으로써 형성하는 것이 가능해진다. 이에 의해, 패시베이션막(30)의 피복성에 기인하는 불량, 예를 들면 기계적 응력에 의한 패시베이션막(30)의 크랙 발생, 수분이나 더스트 등의 침입, 국소적인 리크 전류의 발생, 내압열화 등을 방지할 수 있다.
또한, 패시베이션막(30)은 CVD법 등에 의해 형성되는 실리콘 질화막 등의 절연막이어도 된다. 이 경우에도, P형 반도체층(3)의 표면에 가까운 영역은 순테이퍼 형상을 갖고 있기 때문에, 패시베이션막(30)을 양호한 피복성으로써 형성하는 것이 가능하게 된다.
다음으로, 반도체 기판(1) 및 그것에 적층된 각 층으로 이루어지는 적층체를, 스크라이브 라인 DL1, DL2를 따라서 다이싱하고, 복수의 메사형 다이오드로 분리한다. 여기서, 도 5의 (A)의 스크라이브 라인 DL1을 따라서 다이싱을 행하는 경우, 도 8에 도시한 바와 같이 메사 홈(8)의 저부의 대략 중앙을 따라서 반도체 기판(1)을 절단한다. 이 경우, 반도체 기판(1) 및 그것에 적층된 각 층으로 이루어지는 적층체는, 메사 홈(8)을 경계로서 각 메사형 다이오드로 분리된다. 즉, 메사형 다이오드의 측벽은, N-형 반도체층(2), P형 반도체층(3)의 단부로 된다. 따라서, 칩 사이즈가 메사형 다이오드의 활성 영역과 동등하게 되므로, 메사형 다이오드의 미세화를 도모할 수 있다.
한편, 도 5의 (B)의 스크라이브 라인 DL2를 따라서 다이싱을 행하는 경우, 메사 홈(8)을 덮는 패시베이션막(30)에 대해 다이싱 블레이드 등의 접촉에 의한 응력이 가해지지 않기 때문에, 패시베이션막(30)에 크랙 등의 손상이 생기는 것을 억 지할 수 있다. 특히, 패시베이션막(30)이 높은 경도의 글래스 재료를 함유하는 경우에는, 상기 손상의 억지 효과는 크다.
이렇게 하여 완성된 메사형 다이오드에 따르면, 전술한 바와 같이, 역바이어스 인가 시에서의 내압을 높게 할 수 있음과 함께, 데미지층을 제거함으로써, 역바이어스 인가 시에서의 리크 전류를 저감할 수 있다. 그 내압에 대해서는, 약 1200V가 얻어졌다. 이에 대해, 종래예의 순테이퍼 형상의 메사 홈을 가진 메사형 다이오드의 내압은 약 800V이었다. 또한, 수직 형상의 메사 홈을 가진 메사형 다이오드의 내압은 약 1000V이었다.
또한, 본 실시 형태에 따른 메사형 다이오드의 제조 방법에 따르면, 메사 홈(8)은 높은 어스펙트비로써 형성되기 때문에, 메사형 다이오드의 미세화를 도모할 수 있다. 이에 의해, 1매의 웨이퍼 형상의 반도체 기판(1)으로부터 얻어지는 메사형 다이오드의 수를 많게 할 수 있기 때문에, 제조 코스트를 저감할 수 있다.
또한, 본 발명은 상기 실시 형태에 한정되는 일은 없으며, 그 요지를 일탈하지 않는 범위에서 변경이 가능한 것은 물론이다. 예를 들면, 상기 실시 형태에서의, N+형의 반도체 기판(1), N-형 반도체층(2), P형 반도체층(3)에 대해, 각각의 도전형을 반대로 하여도 된다. 또한, 상기 실시 형태에서는 메사형 다이오드를 일례로서 설명하였지만, 본 발명은 다른 메사형 반도체 장치에 대해서도 적용된다. 예를 들면, 본 발명은 메사형 바이폴라 트랜지스터, 메사형 MOSFET, 메사형 IGBT, 메사형 사이리스터 등에도 적용할 수 있다. 예를 들면, 메사형 바이폴라 트랜지스터의 경우에는, P형 반도체층(3)의 표면에 N형 반도체층을 더 형성함으로써 NPN형 의 바이폴라 트랜지스터 구조를 얻을 수 있다.
도 1은 본 발명의 실시 형태에 따른 메사형 다이오드 및 그 제조 방법을 도시하는 단면도.
도 2는 본 발명의 실시 형태에 따른 메사형 다이오드 및 그 제조 방법을 도시하는 단면도.
도 3은 본 발명의 실시 형태에 따른 메사형 다이오드 및 그 제조 방법을 도시하는 단면도.
도 4는 본 발명의 실시 형태에 따른 메사형 다이오드 및 그 제조 방법을 도시하는 단면도.
도 5는 본 발명의 실시 형태에 따른 메사형 다이오드 및 그 제조 방법을 도시하는 평면도.
도 6은 본 발명의 실시 형태에 따른 메사형 다이오드 및 그 제조 방법을 도시하는 단면도.
도 7은 본 발명의 실시 형태에 따른 메사형 다이오드 및 그 제조 방법을 도시하는 단면도.
도 8은 본 발명의 실시 형태에 따른 메사형 다이오드 및 그 제조 방법을 도시하는 단면도.
도 9는 종래예에 의한 메사형 다이오드의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 반도체 기판
2, 102 : N-형 반도체층
3, 103 : P형 반도체층
5, 105 : 절연막
5A, 9A : 개구부
6, 106 : 애노드 전극
7, 107 : 캐소드 전극
8, 108 : 메사 홈
9 : 레지스트층
11∼15 : 홈
20 : 보호층
30, 130 : 패시베이션막
JC : PN 접합부

Claims (10)

  1. 제1 도전형의 반도체 기판을 준비하고,
    상기 반도체 기판의 표면에, 상기 반도체 기판보다도 저농도의 제1 도전형의 제1 반도체층을 형성하는 공정과,
    상기 제1 반도체층의 표면에 제2 도전형의 제2 반도체층을 형성하는 공정과,
    상기 제2 반도체층의 표면으로부터 상기 반도체 기판 내에 도달하고, 상기 제2 반도체층의 표면으로부터 상기 반도체 기판에 근접함에 따라서 그 폭이 커지는 메사 홈을 형성하는 제1 에칭 공정과,
    상기 제1 에칭 공정에 의해 생긴 상기 메사 홈의 내벽의 데미지층을 제거함과 동시에, 상기 메사 홈의 폭이, 상기 제1 반도체층과 상기 제2 반도체층이 접촉하여 이루어지는 PN 접합부의 상방으로부터 제2 반도체층의 표면에 근접함에 따라서 커지도록 행해지는 제2 에칭 공정
    을 포함하는 것을 특징으로 하는 메사형 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 제1 에칭 공정은, 등방성 드라이 에칭을 행하는 제1 스텝과, 상기 제1 스텝에 의해 형성된 홈의 측벽에 보호막을 형성하는 제2 스텝을 교대로 반복하는 공정을 포함하고,
    상기 제1 및 제2 스텝을 반복할 때마다, 상기 제1 스텝의 등방성 드라이 에칭 시간을 길게 하는 것을 특징으로 하는 메사형 반도체 장치의 제조 방법.
  3. 제1항에 있어서,
    상기 제1 에칭 공정은, 50mTorr의 압력하의 등방성 에칭을 이용하여 행해지는 것을 특징으로 하는 메사형 반도체 장치의 제조 방법.
  4. 제1항에 있어서,
    상기 제1 에칭 공정은, 15mTorr ∼ 50mTorr의 압력 하의 이방성 드라이 에칭을 이용하여 행해지는 것을 특징으로 하는 메사형 반도체 장치의 제조 방법.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 제2 에칭 공정은, 웨트 에칭을 이용하여 행해지는 것을 특징으로 하는 메사형 반도체 장치의 제조 방법.
  6. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 메사 홈의 내벽을 피복하는 패시베이션막을 형성하는 공정을 구비하는 것을 특징으로 하는 메사형 반도체 장치의 제조 방법.
  7. 제1 도전형의 반도체 기판과,
    상기 반도체 기판의 표면에 접합되고, 상기 반도체 기판보다도 저농도의 제1 도전형의 제1 반도체층과,
    상기 제1 반도체층의 표면에 접합되고, 상기 제1 반도체층과 함께 PN 접합부를 형성하는 제2 도전형의 제2 반도체층을 구비하고,
    상기 PN 접합부의 상방에 위치하는 제2 반도체층의 단부는 순테이퍼 형상을 갖고, 상기 PN 접합부의 부근에 위치하는 제1 및 제2 반도체층의 단부는 역테이퍼 형상을 갖고 있는 것을 특징으로 하는 메사형 반도체 장치.
  8. 제7항에 있어서,
    상기 제1 반도체층의 단부 및 상기 반도체 기판의 단부로서, 상기 제1 반도체층과의 접합부 부근은, 역테이퍼 형상을 갖고 있는 것을 특징으로 하는 메사형 반도체 장치.
  9. 제7항 또는 제8항에 있어서,
    상기 제1 및 제2 반도체층의 단부를 덮어 패시베이션막이 형성되어 있는 것을 특징으로 하는 메사형 반도체 장치.
  10. 삭제
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