CN101499421B - 台型半导体装置及其制造方法 - Google Patents

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Abstract

在台型半导体装置及其制造方法中，提升耐电压并降低漏电流。于半导体基板(1)的表面形成N-型半导体层(2)，于N-型半导体层(2)的上层形成P型半导体层(3)。接着，从P型半导体层(3)的表面蚀刻PN接合部JC、N-型半导体层(2)、达至半导体基板(1)的厚度方向的中途，而形成越接近半导体基板(1)其宽度越大的台沟(8)。接着，由湿蚀刻去除因前述蚀刻所产生的台沟(8)内壁的损伤层，且在接近P型半导体层(3)的表面的区域中以越接近P型半导体层(3)的表面其宽度越大的方式来加工台沟(8)。之后，切割由半导体基板(1)以及层叠于半导体基板(1)的各层所构成的层叠体。

Description

台型半导体装置及其制造方法
技术领域
本发明是有关一种具有台沟(mesa groove)的台(mesa；平台或梯形台形状的突出台，本文中概称为“台”)型半导体装置及其制造方法。 
背景技术
以往，作为台型半导体装置的一种，已知有大电力用的台型二极管。参照图9说明已知例的台型二极管(mesa type diode)。 
于N+型的半导体基板101的表面形成N-型半导体层102。于N-型半导体层102的表面形成P型半导体层103，于P型半导体层103上形成绝缘膜105。此外，形成与P型半导体层103电性连接的阳极电极106。 
此外，从P型半导体层103的表面形成到达N+型的半导体基板101的台沟(mesa trench)108。台沟108是形成为比N-型半导体层102还深，且台沟108的底部是位于N+型的半导体基板101中。台沟108的侧壁是具有从P型半导体层103的表面至台沟108的底部的顺锥面(taper)形状而倾斜。台型二极管是被该台沟108包围而具有台型的构造。 
此外，形成覆盖台沟108的侧壁的保护(passivation)膜130，且于半导体基板101的背面形成阴极电极107。 
关于台型的半导体装置，是记载于例如专利文献1。 
专利文献1：日本特开2003-347306号公报 
发明内容
(发明所欲解决的课题) 
然而，依据本发明人的实验，得知在已知例的台型二极管中，于施加逆向偏压时的耐压是不足够。其原因可推测为由于PN接合部JC附近的台 沟108的侧壁是形成顺锥面形状，因此于对PN接合部JC施加逆向偏压时电场容易集中之故。 
针对此点，本发明人发现由以垂直于半导体基板101表面的方式将台沟108的侧壁予以加工可提升耐压。为了垂直地形成台沟108的侧壁，可考虑使用属于深宽比(aspect ratio)高的干蚀刻方法的波希法(Boschprocess)。 
然而，当使用波希法时，会于台沟108的侧壁形成损伤层。该损伤层是成为对台型二极管施加逆向偏压时产生漏电流的原因。虽能由进行湿蚀刻来去除该损伤层，但另一方面与图9的已知例相同，该湿蚀刻会使PN接合部JC附近的台沟108的侧壁变成顺锥面形状，而降低耐压。 
(解决课题的手段) 
本发明的台型半导体装置的制造方法包含：准备第一导电型的半导体基板，并于前述半导体基板的表面形成比前述半导体基板的浓度还低的第一导电型的第一半导体层的步骤；于前述第一半导体层的表面形成第二导电型的第二半导体层的步骤；第一蚀刻步骤，是形成台沟，该台沟是从前述第二半导体层的表面到达前述半导体基板中，且随着从前述第二半导体层的表面越接近前述半导体基板其宽度越大；以及第二蚀刻步骤，是去除因前述第一蚀刻步骤所产生的前述台沟的内壁的损伤层。 
本发明的台型半导体装置是具备有：第一导电型的半导体基板；第一导电型的第一半导体层，接合至前述半导体基板的表面，并比前述半导体基板的浓度还低；以及第二导电型的第二半导体层，接合至前述第一半导体层的表面，且与前述第一半导体层一起形成PN接合部；其中，位于PN接合部上方的第二半导体层的端部具有顺锥面形状，位于PN接合部附近的第一及第二半导体层的端部具有逆锥面形状。 
(发明的效果) 
依据本发明的台型半导体装置及其制造方法，能提升耐压并降低漏电流。 
附图说明
为能让审查员能更了解本发明的技术内容，特举较佳具体实施例及附 图说明如下，其中： 
图1是显示本发明的实施形态的台型二极管及其制造方法的剖面图。 
图2是显示本发明的实施形态的台型二极管及其制造方法的剖面图。 
图3是显示本发明的实施形态的台型二极管及其制造方法的剖面图。 
图4(A)至图4(D)是显示本发明的实施形态的台型二极管及其制造方法的剖面图。 
图5(A)及图5(B)是显示本发明的实施形态的台型二极管及其制造方法的平面图。 
图6是显示本发明的实施形态的台型二极管及其制造方法的剖面图。 
图7是显示本发明的实施形态的台型二极管及其制造方法的剖面图。 
图8是显示本发明的实施形态的台型二极管及其制造方法的剖面图。 
图9是已知例的台型二极管的剖面图。 
具体实施方式
在本发明的实施形态的台型半导体装置及其制造方法中，是以台型半导体装置为台型二极管的情形为例来说明。图1至图4以及图6至图8是显示本实施形态的台型二极管及其制造方法的剖面图。图5是显示本发明的实施形态的台型二极管及其制造方法的平面图。 
以下所说明的台型二极管的制造方法是对将多个台型二极管配置成矩阵状的晶片状的半导体基板进行的制造方法。在图1至图4及图6至图8中，为了方便说明，是图标晶片状的半导体基板所包含的多个台型二极管中的一个台型二极管。 
如图1所示，准备高浓度扩散有例如磷等N型杂质的N+型的半导体基板1(例如单晶硅基板)。于该半导体基板1的表面外延成长半导体层，由此形成低浓度的N型半导体层，亦即N-型半导体层2。此外，除了上述说明之外，N-型半导体层2亦可为于半导体基板1的表面扩散有杂质而构成的杂质扩散区域。接着，于N-型半导体层2的表面扩散例如硼等P型杂质，由此形成P型半导体层3。如此，于N-型半导体层2与P型半导体层3的界面形成PN接合部JC。在上述构成中，半导体基板1、N-型半导体层2、以及P型半导体层3的整体厚度是例如约200μm左右。 
接着，如图2所示，由例如热氧化法或CVD(Chemical VaporDeposition；化学气相沉积)法，于P型半导体层3的表面形成氧化硅膜等绝缘膜5。之后，使用屏蔽对绝缘膜5的一部分进行蚀刻，由此于绝缘膜5设置露出P型半导体层3的一部分的开口部5A。接着，形成通过绝缘膜5的开口部5A而与P型半导体层3连接的阳极电极6。阳极电极6是由铝等导电材料所构成，且由溅镀法或蒸镀法等所形成。另一方面，以与形成阳极电极6的相同方法，于半导体基板1的背面形成由铝等导电材料所构成的阴极电极7。 
接着，如图3所示，于绝缘膜5上形成具有开口部9A的阻剂(resist)层9，该开口部9A是将预定形成台沟8的区域予以开口。接着，将阻剂层9作为屏蔽，将绝缘膜5予以蚀刻去除，接着以特定的条件进行波希法，蚀刻P型半导体层3、N-型半导体层2、达至半导体基板1的厚度方向的中途的区域，而形成台沟8。依据该波希法，从P型半导体层3的表面形成越接近半导体基板1其宽度越大的台沟8。 
台沟8的底部是形成比N-型半导体层2还深，达至半导体基板1。该台沟8的整体深度较佳为约100μm。此外，台沟8是以包围台型二极管的方式形成，且台沟的侧壁具有逆锥面形状。在此，台沟8的侧壁相对于台沟8的底部的角度θ1是大于90°，较佳为约92°。 
以下，参照图4，详细说明以波希法来形成台沟8。波希法虽为重复进行等向性干蚀刻的蚀刻步骤、以及于由等向性干蚀刻所形成的沟的侧壁形成保护膜的保护膜形成步骤的工艺，但在本实施形态中，于每次重复进行蚀刻步骤与保护膜形成步骤时，延长等向性干蚀刻的蚀刻时间。 
首先，如图4(A)所示，在蚀刻步骤中，将阻剂层9作为屏蔽，对P型半导体层3进行等向性干蚀刻，于P型半导体层3形成沟11。在该等向性干蚀刻中，在P型半导体层3为以硅所形成的情形中，使用例如含有SF6气体的蚀刻气体。 
接着，如图4(B)所示，在保护膜形成步骤中，形成覆盖沟11与阻剂层9的保护膜20。保护膜20是使用含有例如C4F8气体的蚀刻气体，且由使高分子碳沉积的CVD法所形成。 
接着，如图4(C)所示，再次进行蚀刻步骤，亦即再次进行等向性干蚀 刻。然而，此时的等向性干蚀刻进行的时间是比前次还长。由此，形成具有宽度W2的沟12，该宽度W2是比前次由等向性干蚀刻所形成的沟11的宽度W1还宽。之后，再次进行保护膜形成步骤。 
由重复进行上述的蚀刻步骤与保护膜形成步骤，如图4(D)所示，形成宽度逐渐变大的沟11、12、13、14、15，而形成具有越接近半导体基板1其宽度越大的形状(亦即逆锥面形状)的侧壁的台沟8。台沟8的侧壁角度是能由设定蚀刻时间来进行调整。 
然而，依据本发明人的实验，当上述波希法在约50mTorr(托)的压力下进行时，台沟8的侧壁角度变成约90°，会有变成非为逆锥面形状的情形。因此，为了避免此情形，在本实施形态中，是在比约50mTorr还低的压力下进行上述波希法。例如，在约25mTorr的压力下进行上述波希法，由此台沟8的侧壁角度θ1是变成约92°，而能获得逆锥面形状。此外，虽然会因各种工艺条件或装置能力而情况有所不同，但在上述波希法中，亦可在例如5mTorr的压力下进行。 
在实际的波希法中，蚀刻步骤与保护膜形成步骤是重复的次数比图4所示还多。此外，为了容易理解本发明，图4中的台沟8的侧壁凹凸是描绘地比实际情形的凹凸还夸张。 
接着，说明台沟8的平面配置，如图5(A)所示，台沟8是可沿着各划痕(scribe line)DL1上而形成，亦可如图5(B)所示，在被交叉的各划痕DL2所包围的区域内侧以包围台型二极管的方式形成。 
此外，具有上述逆锥面形状的侧壁的台沟8亦可用上述以外的工艺来形成。例如，在上述的波希法中，亦可固定等向性干蚀刻的蚀刻时间，并在每次重复蚀刻步骤与保护膜形成步骤时，缩短保护膜形成步骤的成膜时间。 
或者，由在例如具有15mTorr至50mTorr的压力环境的室(chamber)内对P型半导体层3、N-型半导体层2、以及半导体基板1进行非等向性干蚀刻，亦能形成具有与上述相同的逆锥面形状的台沟8。 
当在进行上述波希法的等向性干蚀刻、或低压力下的非等向性干蚀刻时，会于台沟8的内壁(亦即侧壁与底部)形成损伤层。因此，将阻剂层9作为屏蔽，对台沟8的内壁进行湿蚀刻，去除损伤层。作为该湿蚀刻的蚀刻剂，是能使用例如氢氟酸系的药液。。 
由此，如图6所示，台沟8的侧壁是被加工成随着从PN接合部JC的上方越接近P型半导体层3的表面其宽度越大的形状，亦即被加工成顺锥面形状。该台沟8的侧壁部分的相对于与P型半导体层3表面平行的面的角度θ2是小于90°，较佳为约80°。在具有顺锥面形状的台沟8的侧壁部分的下方，台沟8的侧壁是具有逆锥面形状，尤其在受耐压影响较大的PN接合部JC附近的台沟8的侧壁是以维持逆锥面形状的方式控制上述湿蚀刻的蚀刻时间。 
因此，依据本实施形态的台型二极管，在施加逆向偏压时，亦即对阴极电极7施加比阳极电极6还高的电压，由此能提高对PN接合部JC施加逆向偏压时的耐压，并能由去除损伤层而降低施加逆向偏压时的漏电流。 
接着，如图7所示，形成覆盖台沟8的内壁且从台沟8延伸至绝缘膜5的一部分上的保护膜30。由该保护膜30，在台沟8内完全地防止P型半导体层、N-型半导体层2、以及半导体基板1的一部分露出，而能更确实地抑制台型二极管的漏电流。 
保护膜30较佳为以具有高绝缘性且具有能填埋至台沟8内的程度粘性的材料所构成，例如由聚酰亚胺(Polyimide)系的树脂所构成，或由含有铅系或锌系的玻璃粉末与树脂的玻璃糊剂等所构成。保护膜30虽由例如网版印刷法、涂布法、旋涂法、或喷雾涂布法等所形成，但如上所述，由于接近P型半导体层3表面的区域是具有顺锥面形状，因此保护膜30的材料容易顺畅地进入至台沟8内。 
因此，能均匀地将保护膜30的材料涂布至台沟8内，而可形成具有良好覆盖性的保护膜30。由此，能防止因保护膜30的覆盖性所造成的不良，例如能防止因机械性应力造成保护膜30产生龟裂、水分或粉尘等的渗入、产生局部性的漏电流、以及耐压劣化等。 
此外，保护膜30亦可为由CVD法等所形成的氮化硅膜等绝缘膜。在此情形中，由于接近P型半导体层3表面的区域亦具有顺锥面形状，因此可形成具有良好覆盖性的保护膜30。 
接着，沿着划痕DL1、DL2切割半导体基板1以及由层叠于半导体基板1的各层所构成的层叠体，分离成多个台型二极管。在此，在沿着图5(A)的划痕DL1进行切割的情形中，如图8所示，沿着台沟8底部的大致中央切断半导体基板1。此时，半导体基板1以及由层叠于半导体基板1的各层所构成的层叠体是以台沟8为交界分离成各个台型二极管。亦即，台型二极管的侧壁是变成N-型半导体层2与P型半导体层3的端部。因此，由于芯片尺寸变成与台型二极管的活性区域同等，因此能谋求台型二极管的微小化。 
另一方面，在沿着图5(B)的划痕DL2进行切割的情形中，由于未对覆盖台沟8的保护膜30施加因切割刀等的接触而产生的应力，因此能抑制于保护膜30产生龟裂等损伤。尤其在保护膜30为包含有高硬度的玻璃材料的情形，上述损伤的抑制效果更明显。 
依据上述所完成的台型二极管，如上所述，能提高施加逆向偏压时的耐压，并能由去除损伤层而降低施加逆向偏压时的漏电流。上述耐压是能获得约1200V的耐压。相对于此，具有已知例的顺锥面形状的台沟的台型二极管的耐压约为800V。此外，具有垂直形状的台沟的台型二极管的耐压为约1000V。 
此外，依据本实施形态的台型二极管的制造方法，由于台沟8是形成为具有高深宽比，因此能谋求台型二极管的微小化。由此，由于能增加以一片晶片状的半导体基板1所获得的台型二极管的数量，因此能降低制造成本。 
此外，本发明并未限定于上述实施形态，在未逸离本发明的要旨的范围内当然可变更本发明。例如，上述实施形态中的N+型半导体基板1、N-型半导体层2、以及P型半导体层3各者的导电型亦可相反。此外，在上述实施形态中，虽以台型二极管为例来说明，但本发明亦可应用于其它台型半导体装置。例如，本发明亦可应用于台型双极性晶体管、台型MOSFET(Meral-Oxide Semiconductor Field Effect Transistor；金属氧化物半导体场效应晶体管)、台型IGBT(Insulated Gate BipolarTransistor；绝缘栅双极晶体管)、以及台型栅流体(thyristor)等。例如，在台型双极性晶体管的情形时，能进一步于P型半导体层3的表面设置N型半导体层，由此获得NPN型的双极性晶体管构造。 

Claims (8)

1.一种台型半导体装置的制造方法，包含有：
准备第一导电型的半导体基板，并于前述半导体基板的表面形成比前述半导体基板的浓度还低的第一导电型的第一半导体层的步骤；
于前述第一半导体层的表面形成第二导电型的第二半导体层的步骤；
第一蚀刻步骤，是形成台沟，该台沟是从前述第二半导体层的表面到达前述半导体基板中，且随着从前述第二半导体层的表面越接近前述半导体基板其宽度越大；以及
第二蚀刻步骤，是去除因前述第一蚀刻步骤所产生的前述台沟的内壁的损伤层，且是以前述台沟的宽度随着从前述第一半导体层与前述第二半导体层的接触而形成的PN接合部的上方越接近第二半导体层的表面其宽度越大的方式来进行；
前述第一蚀刻步骤是使用50mTorr的压力下的干蚀刻来进行。
2.如权利要求1所述的台型半导体装置的制造方法，其中，前述第一蚀刻步骤包含有交互地重复进行等向性干蚀刻的第一步骤、以及于前述第一步骤所形成的沟的侧壁形成保护膜的第二步骤的步骤，
而于每次重复前述第一步骤与第二步骤时，增长前述第一步骤的等向性干蚀刻时间。
3.如权利要求1所述的台型半导体装置的制造方法，其中，前述第一蚀刻步骤是使用50mTorr的压力下的等向性干蚀刻来进行。
4.如权利要求1所述的台型半导体装置的制造方法，其中，前述第一蚀刻步骤是使用15mTorr至50mTorr的压力下的非等向性干蚀刻来进行。
5.如权利要求1、2、3、4中任一项所述的台型半导体装置的制造方法，其中，前述第二蚀刻步骤是使用湿蚀刻来进行。
6.如权利要求1、2、3、4中任一项所述的台型半导体装置的制造方法，其中，具备有形成覆盖前述台沟内壁的保护膜的步骤。
7.一种台型半导体装置，具备有：
第一导电型的半导体基板；
第一导电型的第一半导体层，接合在前述半导体基板的表面，并比前述半导体基板的浓度还低；以及
第二导电型的第二半导体层，接合在前述第一半导体层的表面，且与前述第一半导体层一起形成PN接合部；
其中，位于前述PN接合部上方的第二半导体层的端部具有顺锥面形状，从前述PN接合部附近起，前述第一半导体层的端部、及前述半导体基板的端部与前述第一半导体层的接合部附近具有逆锥面形状。
8.如权利要求7所述的台型半导体装置，其中，形成覆盖前述第一及第二半导体层的端部的保护膜。
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Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5074172B2 (ja) * 2007-12-21 2012-11-14 オンセミコンダクター・トレーディング・リミテッド メサ型半導体装置及びその製造方法
JP2009158589A (ja) * 2007-12-25 2009-07-16 Sanyo Electric Co Ltd メサ型半導体装置及びその製造方法
JP5555871B2 (ja) * 2009-10-02 2014-07-23 サムコ株式会社 半導体素子の製造方法及び半導体素子
JP5520024B2 (ja) * 2009-12-09 2014-06-11 ルネサスエレクトロニクス株式会社 半導体装置、及びその製造方法
US8207453B2 (en) 2009-12-17 2012-06-26 Intel Corporation Glass core substrate for integrated circuit devices and methods of making the same
US9420707B2 (en) * 2009-12-17 2016-08-16 Intel Corporation Substrate for integrated circuit devices including multi-layer glass core and methods of making the same
CN101969086B (zh) * 2010-07-29 2012-11-14 厦门市三安光电科技有限公司 一种防止边缘漏电的聚光太阳电池芯片制作方法
CN102781861B (zh) * 2011-05-26 2016-07-06 新电元工业株式会社 半导体接合保护用玻璃合成物、半导体装置及其制造方法
DE102011112659B4 (de) * 2011-09-06 2022-01-27 Vishay Semiconductor Gmbh Oberflächenmontierbares elektronisches Bauelement
US9445496B2 (en) 2012-03-07 2016-09-13 Intel Corporation Glass clad microelectronic substrate
JP5508547B1 (ja) * 2012-05-08 2014-06-04 新電元工業株式会社 半導体接合保護用ガラス組成物、半導体装置の製造方法及び半導体装置
US9001520B2 (en) 2012-09-24 2015-04-07 Intel Corporation Microelectronic structures having laminated or embedded glass routing structures for high density packaging
US9496337B2 (en) * 2013-12-19 2016-11-15 Infineon Technologies Austria Ag Method for producing a semiconductor device having a beveled edge termination
JP6299412B2 (ja) * 2014-05-15 2018-03-28 三菱電機株式会社 半導体装置および半導体装置の製造方法
JP6317694B2 (ja) 2015-03-16 2018-04-25 株式会社東芝 半導体装置
US9825128B2 (en) * 2015-10-20 2017-11-21 Maxpower Semiconductor, Inc. Vertical power transistor with thin bottom emitter layer and dopants implanted in trenches in shield area and termination rings
JP6780466B2 (ja) * 2016-11-22 2020-11-04 コニカミノルタ株式会社 ノズルプレートの製造方法およびインクジェットヘッドの製造方法
CN110235251A (zh) * 2016-12-27 2019-09-13 夏普株式会社 摄像面板及其制造方法
JP2018110156A (ja) 2016-12-28 2018-07-12 キヤノン株式会社 半導体装置、その製造方法およびカメラ
KR102301102B1 (ko) * 2017-08-25 2021-09-10 광동 오포 모바일 텔레커뮤니케이션즈 코포레이션 리미티드 단말 장치 및 그 배터리 안전 모니터링 방법
US10497690B2 (en) * 2017-09-28 2019-12-03 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor package, method for forming semiconductor package, and method for forming semiconductor assembly
DE102018010532B4 (de) 2017-11-12 2024-04-25 Taiwan Semiconductor Manufacturing Co., Ltd. Verfahren zur Herstellung einer Halbleiterstruktur
CN109192770A (zh) * 2018-08-23 2019-01-11 无锡光磊电子科技有限公司 一种pn结终端制造工艺
CN110620139A (zh) * 2019-09-03 2019-12-27 常山弘远电子有限公司 一种ac-dc高压续流二极管芯片结构
US20210118734A1 (en) * 2019-10-22 2021-04-22 Semiconductor Components Industries, Llc Plasma-singulated, contaminant-reduced semiconductor die
US11862535B2 (en) 2020-09-16 2024-01-02 Taiwan Semiconductor Manufacturing Company, Ltd. Through-substrate-via with reentrant profile
US20230282594A1 (en) * 2022-03-07 2023-09-07 Western Digital Technologies, Inc. Semiconductor wafer and semiconductor dies formed therefrom including grooves along long edges of the semiconductor dies

Family Cites Families (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5719869B2 (zh) * 1974-09-18 1982-04-24
JPS5289474A (en) * 1976-01-22 1977-07-27 Toshiba Corp Reach-through type semiconductor device
JPS5368078A (en) * 1976-11-30 1978-06-17 Sony Corp Manufacture of semiconductor device
US4227975A (en) 1979-01-29 1980-10-14 Bell Telephone Laboratories, Incorporated Selective plasma etching of dielectric masks in the presence of native oxides of group III-V compound semiconductors
US4656497A (en) * 1984-11-01 1987-04-07 Ncr Corporation Trench isolation structures
JPH0728044B2 (ja) 1985-08-23 1995-03-29 サンケン電気株式会社 ガラス被覆半導体チツプの製造方法
US4824797A (en) * 1985-10-31 1989-04-25 International Business Machines Corporation Self-aligned channel stop
JPS63181330A (ja) * 1987-01-23 1988-07-26 Oki Electric Ind Co Ltd 半導体素子の製造方法
JPH0244729A (ja) 1988-08-05 1990-02-14 Fuji Electric Co Ltd 半導体素子の製造方法
US5164218A (en) * 1989-05-12 1992-11-17 Nippon Soken, Inc. Semiconductor device and a method for producing the same
US4974050A (en) * 1989-05-30 1990-11-27 Motorola Inc. High voltage semiconductor device and method
JP3155894B2 (ja) 1994-09-29 2001-04-16 株式会社東芝 半導体装置およびその製造方法
US5726086A (en) * 1996-11-18 1998-03-10 Mosel Vitelic Inc. Method of making self-aligned cylindrical capacitor structure of stack DRAMS
JPH1140797A (ja) * 1997-05-19 1999-02-12 Matsushita Electron Corp 半導体装置及びその製造方法
KR19990003500A (ko) * 1997-06-25 1999-01-15 김영환 레이저 다이오드 및 그 제조 방법
US5882986A (en) * 1998-03-30 1999-03-16 General Semiconductor, Inc. Semiconductor chips having a mesa structure provided by sawing
JPH11288944A (ja) * 1998-04-03 1999-10-19 Toshiba Corp 高耐圧半導体装置の製造方法
JP4200626B2 (ja) * 2000-02-28 2008-12-24 株式会社デンソー 絶縁ゲート型パワー素子の製造方法
JP3514227B2 (ja) 2000-10-23 2004-03-31 サンケン電気株式会社 半導体素子
JP4421144B2 (ja) * 2001-06-29 2010-02-24 株式会社東芝 半導体装置
JP2003124478A (ja) 2001-10-09 2003-04-25 Matsushita Electric Ind Co Ltd 半導体装置
DE10162065A1 (de) * 2001-12-17 2003-06-26 Infineon Technologies Ag Verfahren zum Grabenätzen
TWI241028B (en) 2002-03-08 2005-10-01 Sanken Electric Co Ltd Semiconductor device and its manufacturing method
JP3985582B2 (ja) 2002-05-24 2007-10-03 松下電器産業株式会社 半導体装置の製造方法
JP2004128063A (ja) 2002-09-30 2004-04-22 Toshiba Corp 半導体装置及びその製造方法
JP3972846B2 (ja) * 2003-03-25 2007-09-05 セイコーエプソン株式会社 半導体装置の製造方法
JP2005051111A (ja) 2003-07-30 2005-02-24 Matsushita Electric Ind Co Ltd メサ型半導体装置
TWI266367B (en) 2003-11-14 2006-11-11 Ind Tech Res Inst Method for smoothing the sidewall ripples of an etching structure
JP2005276877A (ja) 2004-03-23 2005-10-06 Sanyo Electric Co Ltd 半導体装置およびその製造方法
JP2006012889A (ja) 2004-06-22 2006-01-12 Canon Inc 半導体チップの製造方法および半導体装置の製造方法
JP4982948B2 (ja) 2004-08-19 2012-07-25 富士電機株式会社 半導体装置の製造方法
US7776672B2 (en) * 2004-08-19 2010-08-17 Fuji Electric Systems Co., Ltd. Semiconductor device and manufacturing method thereof
JP2006130868A (ja) * 2004-11-09 2006-05-25 Canon Inc インクジェット記録ヘッド及びその製造方法
JP2006287118A (ja) 2005-04-04 2006-10-19 Canon Inc 半導体装置及びその製造方法
JP2006310672A (ja) 2005-05-02 2006-11-09 Renesas Technology Corp 半導体装置の製造方法
JP4967340B2 (ja) 2005-12-28 2012-07-04 セイコーエプソン株式会社 半導体装置、半導体装置の製造方法、及び電子機器
JP2007207796A (ja) 2006-01-31 2007-08-16 Renesas Technology Corp 半導体装置の製造方法
JP2007305906A (ja) 2006-05-15 2007-11-22 Renesas Technology Corp ダイオード
JP4789713B2 (ja) * 2006-06-29 2011-10-12 株式会社豊田中央研究所 ウェットエッチング方法、ダメージ層除去方法、半導体装置の製造方法、および半導体基板の製造方法
US7646015B2 (en) * 2006-10-31 2010-01-12 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device and semiconductor device
JP5074172B2 (ja) * 2007-12-21 2012-11-14 オンセミコンダクター・トレーディング・リミテッド メサ型半導体装置及びその製造方法
JP2009158589A (ja) * 2007-12-25 2009-07-16 Sanyo Electric Co Ltd メサ型半導体装置及びその製造方法

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