JP6299412B2

JP6299412B2 - 半導体装置および半導体装置の製造方法

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Publication number: JP6299412B2
Application number: JP2014101122A
Authority: JP
Inventors: 貴郁岡; 弘一郎西澤
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2014-05-15
Filing date: 2014-05-15
Publication date: 2018-03-28
Anticipated expiration: 2034-05-15
Also published as: JP2015220264A

Description

この発明は、半導体装置および半導体装置の製造方法に関するものである。

Ｓｉ（Ｓｉｌｉｃｏｎ）、ＧａＡｓ（ＧａｌｌｉｕｍＡｒｓｅｎｉｄｅ）、Ｇｅ（Ｇｅｒｍａｎｉｕｍ）、ＩｎＰ（ＩｎｄｉｕｍＰｈｏｓｐｈｉｄｅ）、ＧａＮ（ＧａｌｌｉｕｍＮｉｔｒｉｄｅ）、ＳｉＣ（ＳｉｌｉｃｏｎＣａｒｂｉｄｅ）等を材料とする半導体基板は、半導体ウエハの状態で成膜、フォトリソ、エッチング、洗浄等の製造工程を経て表面に電極が設けられ、高周波デバイス、光デバイス、太陽電池、熱電素子、光センサなどの用途の半導体デバイスの構造が複数形成される。半導体デバイス構造が形成された半導体ウエハの裏面には、切削加工（ダイシング工程）用の粘着シートが貼り付けられ（マウント工程）、半導体ウエハの表面は個々の半導体デバイス構造（半導体チップ）のパターンに切削加工される。

その後、洗浄工程、粘着シートを拡張し、切削加工された半導体ウエハを半導体チップに分離するエキスパンド工程、半導体チップを粘着シートから剥離させるピックアップ工程などを経て、半導体チップが半導体ウエハから切り出され、半導体装置が提供される。

半導体ウエハから半導体チップが提供される際、ダイシング工程やピックアップ工程において半導体チップ端部に応力が発生し、チッピングと呼ばれる欠けが発生することがある。チッピングが、半導体基板の表面端部における角部で発生し、半導体基板と表面電極の界面まで伸展すると、半導体装置の電気的特性を劣化させるという問題がある。そこで、半導体ウエハに先端Ｖ形状のダイシングブレードを用いてＶ溝を形成した後、切り残された部分を極薄のダイシングブレードで完全切断することによって半導体チップを切り出し、半導体基板の表面側エッジ部を面取りしてチッピングを抑制する方法が開示されている（例えば、特許文献１参照）。

特開２００４−３４９２７５号公報

特許文献１に開示の方法によってチッピングを抑制する効果は幾分あるものの、ダイシング工程やピックアップ工程の際には半導体基板の表面端部における角部に高い応力が発生するので、当該箇所でチッピングが発生するのを十分に抑制できないという問題があった。

この発明は、上述のような問題を解決するためになされたもので、半導体基板の表面端部におけるチッピングの発生が十分抑制された半導体装置を提供することを目的とする。

この発明に係る半導体装置は、表面端部が窪むことによって設けられた段差を有する半導体基板と、半導体基板の表面上に形成された電極と、段差の表面側角部を被覆する保護膜と、を備える。

この発明に係る半導体装置によれば、表面端部が窪むことによって設けられた段差を有する半導体基板と、半導体基板の表面上に形成された電極と、段差の表面側角部を被覆する保護膜とを備えるので、当該表面側角部におけるチッピングの発生を抑制し、半導体基板と電極との界面にチッピングが伸展することを抑制できる。

この発明の実施の形態１に係る半導体装置の一例を示す断面図である。この発明の実施の形態１に係る半導体装置において、半導体基板の表面端部を拡大した断面図である。この発明の実施の形態１に係る本実施の形態に係る半導体装置の上面図である。この発明の実施の形態１に係る半導体装置の上面拡大図である。この発明の実施の形態１に係る半導体装置の製造方法において、電極を形成するまでを説明するための断面図である。この発明の実施の形態１に係る半導体装置の製造方法において、段差を形成するためのレジストパターンを形成するまでを説明するための断面図である。この発明の実施の形態１に係る半導体装置の製造方法において、段差を形成するエッチングを説明するための断面図である。この発明の実施の形態１に係る半導体装置の製造方法において、レジストパターンを除去するまでを説明するための断面図である。この発明の実施の形態１に係る半導体装置の製造方法において、半導体装置の製造方法において、感光性ポリイミドを塗布するまでを説明するための断面図である。この発明の実施の形態１に係る半導体装置の製造方法において、感光性ポリイミド１７がパターニングされるまでを説明するための断面図である。この発明の実施の形態１に係る半導体装置の製造方法において、半導体装置の製造方法において、感光性ポリイミドが熱処理されるまでを説明するための断面図である。この発明の実施の形態１に係る半導体装置の製造方法において、完成までを説明するための断面図である。この発明の実施の形態１に係る半導体装置の比較例として、従来の場合を示す断面図である。この発明の実施の形態１に係る半導体装置の比較例として、外観不良の場合を示す上面図である。この発明の実施の形態２に係る半導体装置を示す断面図である。この発明の実施の形態２に係る半導体装置の効果を説明するために、ブリードアウト現象を説明するための断面模式図である。この発明の実施の形態２半導体装置のポリイミド膜付近を拡大した断面図である。

実施の形態１．
まず、この発明の実施の形態１に係る半導体装置について説明する。図１は、この発明の実施の形態１に係る半導体装置を説明するための断面図である。

図１において、半導体基板１の表面上に表面電極３が形成されている。半導体基板１の表面端部には、保護膜であるポリイミド膜２が形成されている。本実施の形態では、図１で示される半導体基板１、表面電極３、ポリイミド膜２からなる構造を半導体チップ２０と呼ぶ。

図２に、半導体基板１の表面端部を拡大した断面図を示す。半導体基板１の表面端部には、表面が窪んだ段差５が形成されている。図２において、段差５は一点鎖線で囲まれた部分に相当する。段差５によって、半導体基板１の表面側に形成される表面側角部６と、半導体基板１の側面４側に形成される側面側角部７と、が形成される。ここで、半導体基板１の側面４は、半導体チップ２０が半導体ウエハ１４の状態からダイシング加工して切り出される際のダイシング面となる。

段差５において、表面側角部６はポリイミド膜２に被覆される。ここで、段差５の表面側角部６とは、半導体基板１と表面電極３の界面を面内に有する半導体基板１の表面と、段差５の側壁と、が交わる角部である。図２において、ポリイミド膜２は、段差５の底面と側壁とが接する頂点である底面角部８を充填し、さらに、段差５の側壁から半導体基板１の表面までを連続して覆うように、すなわち、表面側角部６を被覆するように設けられている。

図３に、本実施の形態に係る半導体装置の上面図を示す。半導体基板１の周囲を取り囲むように、つまり、半導体基板１の外周縁に沿って段差５が形成され、当該段差５の位置に対応してポリイミド膜２が設けられている。

図４に、本実施の形態に係る半導体装置の上面拡大図を示す。図４は、半導体装置の端部を拡大した図であり、図中、点線と側面４で囲まれる領域が、半導体基板１の表面が窪んだ領域である段差５に相当する。

図１から図４において、半導体基板１とは、基板上にエピタキシャル層が成長されたエピタキシャル基板をも含む。エピタキシャル基板には、例えば、Ｓｉ、ＧａＡｓ、Ｇｅ、ＩｎＰ、ＧａＮ、ＳｉＣ等の基板上にエピタキシャル層を形成したものが挙げられる。エピタキシャル層は、複数の層が形成された多層膜であっても良い。

また、半導体デバイス構造によっては、ＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−ＳｅｍｉｃｏｎｄｕｃｔｏｒＦｉｅｌｄ−Ｅｆｆｅｃｔ−Ｔｒａｎｓｉｓｔｏｒ）などのように、エピタキシャル基板と表面電極３との間に絶縁膜を設ける場合などもあるが、本実施の形態では、そのような場合はエピタキシャル基板上の絶縁膜も含めて半導体基板１とする。

次に、この発明の実施の形態１に係る半導体装置の製造方法について説明する。図５〜図１２は、この発明の実施の形態１に係る半導体装置の製造方法を説明するための半導体装置の断面図である。

図５は、本実施の形態に係る半導体装置の製造方法において、表面電極３を形成するまでを説明するための断面図である。まず、エピタキシャル層が形成されたエピ基板からなる半導体ウエハ１４は、フォトリソ、エッチング、洗浄等の製造工程を経て、表面に表面電極３が形成され、半導体デバイス構造が形成される。このとき、半導体ウエハ１４には、複数の半導体デバイス構造が配設される。半導体デバイス構造としては、高周波デバイス、光デバイス、太陽電池、熱電素子、光センサなどの用途で用いられる集積回路などが挙げられる。

表面電極３形成後には、半導体ウエハ１４を所定の厚さになるように裏面研削（バックグラインド）、必要に応じて裏面処理（エッチング、ポリッシング等）、さらに裏面電極などを成膜、フォトリソ、エッチング、洗浄する等のウエハプロセスを適宜行っても良い。

図６は、本実施の形態に係る半導体装置の製造方法において、段差５を形成するためのレジストパターン１５を形成するまでを説明するための断面図を示す。半導体ウエハ１４と表面電極３の表面を覆うようにレジストをスピンコートで塗布し、さらに、フォトリソグラフィ（露光及び現像）処理によって、図６で示すように、レジストパターン１５を形成する。図６において、半導体ウエハ１４がレジストパターン１５によって覆われていない領域が、半導体ウエハ１４が半導体チップ２０に分割される際にダイシングされるダイシングラインの位置に対応する。

図７は、本実施の形態に係る半導体装置の製造方法において、段差５を形成するエッチングを説明するための断面図を示す。図６で説明された工程において形成されたレジストパターン１５をマスクとして、半導体ウエハ１４の表面に溝部１６が形成される。本実施の形態ではＣＦ_４ガスを用いたドライエッチング処理を実施した。エッチングガスとしては、ＣＦ_４ガス以外のガスを用いても良い。尚、溝部１６を形成する際には、ドライエッチングでなくウェットエッチングを実施しても構わない。

尚、溝部１６の深さは、例えば１μｍ以上２０μｍ以下であれば良い。後述する、保護膜によって溝部１６を充填する工程において、溝部１６が深すぎると、保護膜の充填が困難になるためである。溝部１６が浅すぎると、本実施の形態の効果が小さくなるためである。

図８は、本実施の形態に係る半導体装置の製造方法において、レジストパターン１５を除去するまでを説明するための断面図である。図７のエッチング工程後、レジストパターン１５を除去、洗浄することで、図８に示される溝部１６が形成された半導体ウエハ１４が得られる。

図９は、本実施の形態に係る半導体装置の製造方法において、感光性ポリイミド１７を塗布するまでを説明するための断面図である。図９のように、図８で示される表面電極３と溝部１６が表面に形成された半導体ウエハ１４に感光性ポリイミド１７を塗布する。このとき、感光性ポリイミド１７は溝部１６を充填するように塗布される。

図１０は、本実施の形態に係る半導体装置の製造方法において、感光性ポリイミド１７がパターニングされるまでを説明するための断面図である。図９で塗布された感光性ポリイミド１７にフォトリソグラフィ工程を実施することで、溝部１６の側壁から半導体ウエハ１４の表面に跨る領域に感光性ポリイミド１７を残し、溝部１６の底面においてダイシングされる領域と表面電極３が形成された領域との感光性ポリイミド１７が除去される。

図９、図１０においては、感光性ポリイミド１７を用いたフォトリソグラフィ工程によって、図１０の構造を容易に形成することが可能となるが、非感光性ポリイミドを用いても良く、図９で非感光性ポリイミドを塗布した後、レジストマスクなどをパターニングし、ドライエッチングすることによっても図１０の構造が得られる。

図１１に、本実施の形態に係る半導体装置の製造方法において、感光性ポリイミド１７が熱処理されるまでを説明するための断面図を示す。図１０で得られた構造の、パターニングされた感光性ポリイミド１７を熱処理することにより、感光性ポリイミド１７を乾燥させる。ここでは、熱処理として３００℃、１時間の処理を実施した。感光性ポリイミド１７などの熱硬化性の樹脂は熱処理により溶媒が飛び、収縮が起きる。この収縮過程により、パターニングされた樹脂の角部が丸くなる。これにより、角部が丸まった構造、つまり外周面が曲面であるポリイミド膜２が形成される。樹脂の熱収縮性を利用すれば、樹脂の角部をパターニングによって丸く形成するという難易度の高いプロセスは必要なくなる。

なお、熱処理条件は感光性ポリイミド１７の溶媒が飛んでイミド化されればよく、２５０〜３５０℃、１０分〜３時間であることが望ましい。また、熱硬化性の樹脂以外に、ＵＶ硬化性の樹脂を用いても同様の効果が得られる。

図１２に、本実施の形態に係る半導体装置の製造方法において、完成までを説明するための断面図を示す。図１１で得られた半導体ウエハ１４の裏面に、ダイシング用の粘着テープを貼付けた後、溝部１６内の底面において、ポリイミド膜２が形成されていないダイシングラインに沿って、半導体ウエハ１４の表面を切削加工（ダイシング）する。このとき、ポリイミド膜２はダイシングブレードが接触する領域には形成されていないので、ダイシングが阻害されることはない。

その後、マウント工程、ピックアップ工程を経て、図１２で示されるように、半導体ウエハ１４が半導体チップ２０に分割される。つまり、図１１で示される半導体ウエハ１４の溝部１６の底面において半導体チップ２０に分割され、分割された溝部１６によって、半導体チップ２０の端部に段差５が形成される。すなわち、溝部１６によって、半導体チップ２０の状態となった半導体基板１の表面端部が窪んだ段差５が形成され、図１で示される本実施の形態に係る半導体装置の構造が得られる。

本実施の形態では、図１で示される半導体チップ２０を半導体装置として説明するが、半導体チップ２０をモジュール化したものも、半導体装置と呼ぶ。

図１３に、従来の半導体チップ２０の端部を拡大した断面図の例を示す。半導体ウエハ１４からダイシング工程やピックアップ工程を経て半導体チップ２０が提供される際、半導体基板１には応力が発生する。図１３（ａ）で示される従来構造のように、半導体基板１の表面端部に角部が剥き出されている場合、この応力によってチッピングと呼ばれる欠けが半導体基板１の当該角部に発生してしまう。このチッピングが、半導体基板１中を横方向に伸展すると、半導体基板１と表面電極３との界面にまで、図１３（ａ）で示されるようなチッピング領域９が発生してしまう。

図１３（ａ）で示されるように、チッピングが半導体基板１と表面電極３との界面まで伸展すると、電流リーク不良や耐圧不良が発生するなど、半導体装置の電気的特性が劣化してしまうという問題が生じる。

従来構造において、図１３（ｂ）で示されるように半導体基板１の表面端部が面取りされていたとしても、ダイシングブレードによってＶ溝を切削加工する際、半導体基板１の表面端部における角部にダイシングブレードが接触し、高い応力が発生する。図１３（ｂ）で、半導体基板１の表面端部は点線で囲まれた部分である。ダイシング時の応力により当該箇所でチッピングが発生すると、半導体基板１と表面電極３との界面に伸展するのを十分に抑制できない。図１３（ｂ）では、チッピングが発生した領域の一例が、チッピング領域９で示されている。また、半導体基板１の表面端部における角部が剥き出しになっているため、ピックアップ工程やハンドリング時などにおいてチッピングが発生する場合がある。

図１３で示されるようなチッピングは、半導体装置の電気的特性を劣化させるが、外観上の不良にもつながる。図１４に、チッピングが発生し、外観不良となった半導体装置の上面図の一例を示す。図１４では、表面電極３の領域にまでチッピング領域９が発生している様子を示している。

本実施の形態に係る半導体装置によれば、半導体基板１の表面端部が窪むことによって設けられた段差５の、表面側角部６を被覆するポリイミド膜２を備えたので、半導体ウエハ１４から半導体チップ２０が提供されるダイシング工程やピックアップ工程の際に、半導体基板１と表面電極３との界面の延長面である半導体基板１の表面に接する角部、すなわち、表面側角部６でのチッピングを抑制することができる。その結果、半導体基板１と表面電極３との界面にチッピングが伸展することを抑制できる。

すなわち、段差５の表面側角部６をポリイミド膜２によって保護し、表面側角部６におけるチッピングを抑制することが可能となるので、表面側角部６から半導体基板１と表面電極３との界面にチッピングが伸展し、半導体装置の電気的特性が劣化することを抑制できる。また、外観不良による歩留まりの低下を抑制することができる。

尚、半導体基板１の表面端部に段差５を設けずに、表面端部の角部をポリイミド膜２で被覆しようとした場合、ダイシング後にポリイミド膜２を被覆しなければならないため、ダイシング時に表面端部の角部にチッピングが生じてしまう。

本実施の形態に係る半導体装置によれば、半導体ウエハ１４の溝部１６の側面と半導体ウエハ１４の表面との頂点である角部をポリイミド膜２で被覆し、溝部１６の底面をダイシングする。その結果、段差５の表面側角部６にはダイシングブレードは接触せず、表面側角部６に発生する応力は、ダイシングブレードが接触する場合より小さくなるので、ダイシング工程の際に表面側角部６でチッピングが発生することを抑制できるという効果も得られる。

また、本実施の形態に係る半導体装置によれば、半導体基板１の表面のみ、あるいは側面のみにポリイミド膜２を設ける場合に比べて、表面側角部６を半導体基板１の表面と段差５の側壁との双方から連続して被覆するため、チッピングの発生を抑える効果が大きい。

半導体基板１の表面のみ、あるいは側面のみにポリイミド膜２を設けた場合には、高温高湿試験などの信頼性試験の際に熱歪によってポリイミド膜２が剥離しやすいが、本実施の形態によれば、半導体基板１の表面から段差５まで表面側角部６を被覆しているので、ポリイミド膜２の剥離を抑制できる効果が得られる。

本実施の形態によれば、上述したように、段差５によって形成される表面側角部６にはポリイミド膜２が被覆されているのでチッピングを抑制できる。段差５の底面と半導体基板１の側面とからなる側面側角部７にはポリイミド膜２が形成されていないため、ダイシングの際にチッピングが発生してしまう場合がある。しかしながら、側面側角部７でチッピングが発生しても、チッピングの発生箇所が段差５の深さ分、半導体基板１と表面電極３との界面から縦方向に深くなるため、チッピングが半導体基板１と表面電極３との界面まで伸展しにくく、半導体装置の電気的特性の劣化にはつながりにくいという効果が得られる。

半導体基板１と表面電極３との界面にチッピングが伸展しなくても、側面側角部７で発生したチッピングによるクラック、欠けなどが、半導体装置の電流経路に発生すると、電気的特性がある程度劣化する場合がある。しかしながら、半導体基板１内のエピタキシャル層中に電流を横方向に流す半導体装置である場合、段差５の深さを、電流経路であるエピタキシャル層の厚さよりも大きくしておくことによって、側面側角部７で発生したチッピングが電気的特性に与える影響をより低減することができる。そのため、段差５の深さは半導体基板１のエピタキシャル層の厚さよりも深いことが望ましい。

段差５の深さが、エピタキシャル層の厚さよりも浅い場合、あるいは縦方向に電流を流す半導体装置であったとしても、図１で説明した本実施の形態に係る構造によれば、段差５の底面角部８にポリイミド膜２が形成され、つまり、段差５の底面にもポリイミド膜２が形成されているため、側面側角部７でのチッピングの発生を抑制する効果がある程度得られる。また、側面側角部７でチッピングが発生したとしても、ポリイミド膜２で覆われている段差５の底面の下方にまでチッピングが伸展することを抑制する効果が得られるので、電流経路となる表面電極３の下方までチッピングが伸展するのを抑制できる。

尚、本実施の形態では段差５の底面角部８に保護膜が充填される構造を説明したが、充填されていなくても、表面側角部６を被覆していれば、表面側角部６のチッピングを抑制する効果が得られるのは言うまでもない。

尚、段差５の底面横方向の幅は、２μｍ以上２０μｍ以下が望ましい。狭すぎると、ポリイミド膜２のパターニングが困難となり、表面側角部６を被覆することができず、あるいはダイシングラインまでポリイミド膜２がはみ出してダイシングを阻害してしまう。広すぎると、半導体チップ２０の電流経路以外の領域が増大するため、チップコストが増加してしまう。

図１３（ｂ）で示される従来構造は、先端Ｖ形状のダイシングブレードによって半導体ウエハ１４の表面を切削した後、切り残された部分を極薄のダイシングブレードで完全切断して形成される。この場合、２種類のダイシングブレードによる２回のダイシングを、同一のダイシングライン上で実施する必要が有るため、極めて高い精度が必要となる。また、少なくとも２種類のダイシングブレードを必要とする。従って、従来の方法では生産性やコストに問題があった。

本実施の形態に係る半導体装置は、簡単なプロセスにより製造できるので、生産性良く実現できる。

半導体ウエハ１４から半導体チップ２０を切り出す際、通常、半導体ウエハ１４のオリフラと呼ばれるオリエンテーションフラットに水平及び垂直な方向にダイシングラインが設けられる。オリフラは結晶方位に合わせて形成されるので、ダイシングラインの方向も結晶方位に沿って設けられることになる。本実施の形態に係る半導体装置に、ＧａＡｓ系材料やＩｎＰ系材料などの脆性材料を半導体基板１として用いた場合、結晶方位に沿ったダイシングはチッピングが発生しやすいことが知られており、これらの脆性材料では本実施の形態の効果が特に大きい。

例えば、ＧａＡｓデバイスでは主にダイヤモンドブレードを使用したダイシングが行われている。ＧａＡｓウエハは脆性材のためＳｉよりも脆く、ダイシング工程中にチッピングが発生しやすい。そのためダイシング速度の上昇が困難であり、スループットが向上できないという問題があった。この問題に対し、本実施の形態を用いれば、チッピング発生を抑制できるので、ＧａＡｓデバイスのスループットを向上することが可能となる。

本実施の形態では、図３の上面視において、半導体基板１の外周縁に沿って段差５が設けられ、段差５の表面側角部６がポリイミド膜２で被覆された場合について説明した。図３のように、半導体基板１の外周縁に沿って段差５が連続して設けられていれば、効果的にチッピング発生を抑制できるが、半導体基板１の外周縁の一部に段差５が設けられている場合であっても本実施の形態の一定の効果は得られる。

例えば、上面視において、半導体基板１の外周縁のうち、頂点ではチッピングが発生しやすいため、この頂点を含む領域のみに段差５を形成した表面側角部６をポリイミド膜２で被覆してもよい。あるいは、上面視において半導体基板１の外周縁に沿って段差５を設けるが、そのうち、頂点を含む表面側角部６の領域のみをポリイミド膜２で被覆してもよい。

また、本実施の形態ではダイシング工程を行うために、半導体ウエハ１の溝部１６の底面のダイシングラインにはポリイミド膜２を設けないので、ダイシング直後には、ダイシング面に相当する位置の、段差５の側面側角部７および半導体チップ２０の側面４にはポリイミド膜２は設けられていない。しかしながら、ピックアップ工程や、半導体装置をモジュールにする際のワイヤボンディング工程、ハンドリングなどの際にチッピングが発生するのをより抑制するために、ダイシング後に段差５の側面側角部７および半導体チップ２０の側面４に、さらにポリイミド膜２を形成してもよい。

尚、本実施の形態では保護膜としてポリイミド膜２を用いたが、ＢＣＢ（Ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ）やＰＢＯ（Ｐｏｌｙｂｅｎｚｏｘａｚｏｌｅ）などの樹脂であっても良いし、金、白金、パラジウム、銅、などの金属であっても良い。

保護膜として樹脂を用いた場合には、厚膜を形成することができるので、チッピング抑制効果が大きくなる。また、樹脂を熱処理する工程で保護膜の外周面を容易に曲面にすることができるので、ピックアップ工程時に引っかかりによる保護膜の剥離を抑制する効果が得られる。

保護膜としてポリイミド膜２を用いた場合には、耐熱性が大きいので、半導体装置を高温で用いることができる。

尚、本実施の形態では、段差５は一段としたが、複数の段数であっても本実施の形態の効果は得られる。

実施の形態２．
図１５は、本実施の形態２に係る半導体装置を示す断面図である。本実施の形態における半導体装置においては、半導体ウエハ１４から切り出された半導体チップ２０がプリント配線基板１１へ実装されている。本実施の形態における半導体装置では、ポリイミド膜２が撥水化処理されていることを特徴としている。それ以外については、実施の形態１と同様である。本実施の形態によれば、半導体チップ２０を実装する際のダイボンド樹脂１０の這い上がり（ブリードアウト現象）を抑制する効果が得られる。

図１５において、半導体基板１の裏面は、ダイボンド樹脂１０を介してプリント配線基板１１と接続される。ダイボンド樹脂１０は半導体材料からなる半導体基板１に対して濡れ性が良好であるため、半導体基板１の側面４を伝って這い上がってきたダイボンド樹脂１０がポリイミド膜２を超えて表面電極３まで到達する場合がある。ダイボンド樹脂１０などの低分子樹脂や溶剤の浸み出しをブリードアウト現象と呼び、ブリードアウト現象はワイヤボンディング性を悪化させる等の問題を生じさせる。

図１６に、ブリードアウト現象を説明するための断面模式図を示す。特に、ダイシング面となる半導体基板１の側面４においては、ダイシングによる表面粗さが残るため、毛細管現象によってダイボンド樹脂１０の上昇を促進する力が働く。その結果、半導体基板１の側面４を伝って表面電極３までダイボンド樹脂１０が這い上がる場合がある。なお、ダイボンド樹脂１０がダイシング面を這い上がる高さ（距離）は、ダイボンド樹脂に働く表面張力、ダイシング面の濡れやすさ、ダイボンド樹脂の密度によって決まる。

従来、図１６のように、ダイボンド樹脂１０が這い上がり、表面電極３にまで達する場合があり、ダイボンド樹脂１０が表面電極３のうち、ワイヤボンディングを行うパッド電極等に付着してワイヤ不着が起きたり、ダイボンド樹脂１０が外観上の不良と判定されたりする原因となっていた。

実施の形態１において、保護膜としてポリイミド膜２などの樹脂を用いた場合、ダイボンド樹脂１０に対する濡れ性が良いので、ダイボンド樹脂はポリイミド膜２上も這い上がり、ブリードアウト現象を防止できない場合があった。

図１７に、本実施の形態に係る半導体装置において、ポリイミド膜２付近を拡大した断面図を示す。本実施の形態では、ポリイミド膜２の表面にフッ化処理を実施して撥水化する。撥水化されたポリイミド膜２はダイボンド樹脂１０に対する濡れ性が低下するので、図１７で示すように、ポリイミド膜２上をダイボンド樹脂１０が這い上がるのを抑制し、表面電極３にまで達することを抑制することができる。

本実施の形態において、保護膜として用いる樹脂の撥水化処理であるフッ化処理では、例えばＣＦ_４、Ｃ_２Ｆ_６、ＣＨＦ_３、ＳＦ_６などのフッ化ガスを導入したチャンバー内をプラズマ雰囲気にし、当該チャンバー内で樹脂表面を改質する。すなわち、ポリイミド膜２等の高分子膜を形成するＣ−ＣあるいはＣ−Ｈ結合を分離し、その最表面にＦラジカルを供給し、Ｆ終端させることで撥水性を持たせることができる。

フッ化処理はプリント配線基板１１への実装時にダイボンド樹脂１０の這い上がりを抑制できれば良いので、半導体ウエハ１４から半導体チップ２０を切り出す前でも後でも、実装前に行えばいつでも良い。

本実施の形態を用いれば、チッピングの抑制と同時に、撥水化処理によってブリードアウト現象を抑制する効果が容易に得られる。

尚、本実施の形態では、樹脂を撥水化処理してブリードアウト現象を抑制する効果が得られたが、保護膜に金属を用いた場合には、金属は撥水性を有するため、特別な撥水化処理をしなくても、本実施の形態と同じ効果がある程度得られる。

本実施の形態では、半導体基板１の裏面はダイボンド樹脂１０を介してプリント配線板１１と接続されるが、半導体基板１の裏面に裏面電極が形成されていても良いことは言うまでもない。

尚、本発明の実施の形態２では本発明の実施の形態１と相違する部分について説明し、同一または対応する部分についての説明は省略した。

１半導体基板、２ポリイミド、３表面電極、４側面、５段差、６表面側角部、７側面側角部、８底面角部、９チッピング領域、１０ダイボンド樹脂、１１プリント配線基板、１４半導体ウエハ、１５レジストパターン、１６溝部、１７感光性ポリイミド、２０半導体チップ。

Claims

ダイボンド樹脂を介して基板に実装される半導体装置であって、
表面端部が窪むことによって設けられた段差を有する半導体基板と、
前記半導体基板の表面上に形成された電極と、
前記段差の表面側角部を被覆する保護膜と、
を備え、
前記保護膜は、樹脂からなり撥水性を有する、半導体装置。
前記保護膜は、前記段差の底面まで被覆するように設けられたこと
を特徴とする請求項１に記載の半導体装置。
前記半導体基板は、エピタキシャル層を有するエピタキシャル基板であり、
前記段差の深さが、前記エピタキシャル層の厚さよりも深いこと
を特徴とする請求項１又は２に記載の半導体装置。
前記保護膜は、前記半導体基板の外周縁に沿って設けられていること
を特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
前記保護膜は、ポリイミド膜であること
を特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
ダイボンド樹脂を介して基板に実装される半導体装置を製造する方法であって、
半導体ウエハに溝部を形成する工程と、
前記半導体ウエハの表面から前記溝部の側壁に跨って、前記ウエハの表面及び前記溝部の内部に樹脂からなる保護膜を形成する工程と、
前記溝部の底面の前記保護膜を除去するようにパターニングする工程と、
前記溝部の前記保護膜が除去された領域をダイシングする工程と、
前記保護膜を撥水化する工程と、
を備えた半導体装置の製造方法。
前記撥水化する工程は、フッ化処理を実施すること
を特徴とする請求項６に記載の半導体装置の製造方法。