JP2009140950A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】製造コストを低減可能な半導体装置の製造方法を提供する。
【解決手段】例えば、前工程プロセスにおいて、半導体ウエハＷＦの主面から各半導体チップＣＰ間の境界ラインにエッチング溝ＸＸを形成し（Ｓ１０１，Ｓ１０２）、次いで後工程となるバックグラインド工程において、半導体ウエハＷＦの裏面全体をエッチング溝ＸＸに到達するまで研削する（Ｓ１０４２）。これによって、従来のダイシング工程を行わずとも各半導体チップへの分割が可能となる。また、ダイシング幅に比べてエッチング溝ＸＸの幅は狭くてもよいため、半導体ウエハＷＦ上に形成する半導体チップの数を増加できる。
【選択図】図２

Description

本発明は、半導体装置の製造方法に関し、特に、半導体ウエハの分割工程を含んだ半導体装置の製造方法に適用して有益な技術に関するものである。

例えば、特許文献１〜特許文献６には、半導体ウエハを各半導体チップ毎に分割する際の各種方法が記載されている。特許文献１の図２の方法によると、まず、半導体ウエハ表面にワックス層および保持基板を取り付け、半導体ウエハを裏面から研削後、この裏面にレジスト層を形成する。次いで、このレジスト層をパターニング後にウエットエッチングを行うことで、半導体ウエハが裏面から各半導体チップ毎に分割される。

特許文献２の図３〜図８によると、プローブ検査を終えた後、まず、半導体ウエハ表面にレジストを形成し、半導体ウエハの裏面を研削する。その後、このレジストをパターニングし、半導体ウエハの裏面に耐エッチング性テープを接着し、エッチング液による処理を行うことで、半導体ウエハが表面から各半導体チップ毎に分割される。また、特許文献３の図２によると、半導体ウエハ表面にレジスト膜を形成し、このレジスト膜をパターニング後にウエットエッチングまたはドライエッチングを行うことで、半導体ウエハが表面から各半導体チップ毎に分割される。

特許文献４の図２によると、まず、半導体ウエハの裏面にダイシング用テープを貼り付け、半導体ウエハの表面からセミフルダイシングを行う。次いで、このダイシング用テープを剥がし、半導体ウエハの表面に耐化学エッチング性のフィルムを貼り付ける。その後、半導体ウエハをエッチング液に浸漬することで、半導体ウエハの裏面研磨と各半導体チップ毎への分割とセミフルダイシングでのダメージ除去とが同時に行われる。

特許文献５の図１〜図３によると、まず、半導体ウエハの表面にウエハダイシング装置を用いてウエハ厚よりも浅い切り込みを入れる。次いで、半導体ウエハの表面に表面保護シートを貼着し、半導体ウエハの裏面を研削することで、半導体ウエハを薄くすると共に各半導体チップ毎への分割が行われる。また、特許文献６の図１〜図４によると、まず、半導体ウエハの裏面にチップ分割ラインに沿って溝を形成し、この溝内にレーザを照射して改質層を形成する。次いで、この改質層を起点にして半導体ウエハを各半導体チップ毎に分割後、前述した溝の深さを超える分まで半導体ウエハの裏面を研削する。

また、例えば、特許文献７および非特許文献１には、前工程プロセスの中で半導体ウエハ内に深いエッチングを行う技術が記載されている。特許文献７の図３によると、例えば、厚さ３００〜６００μｍ程度の半導体ウエハに、その厚さの７０％〜９０％程度までのブラインドビアホールを形成できる。また、非特許文献１によると、穴径３０〜１００μｍ、深さ２００〜５００μｍの貫通ビアが形成できる。
特開平７−２２１０５１号公報 特開平９−７９７５号公報 特開平９−１０２４７３号公報 特開２０００−２２８３８９号公報 特開２００７−３６２９２号公報 特開２００７−１３４４５４号公報 特開２００５−９３９５４号公報 「ＳＩ貫通ビア付配線基板」、［ｏｎｌｉｎｅ］、［平成１９年１１月６日検索］、インターネット＜ＵＲＬ：http://www.dnp.co.jp/semi/j/silicon/tech.html＞

ところで、前記のような半導体ウエハの分割技術について、本発明者が検討した結果、以下のようなことが明らかとなった。

図９は、本発明の前提として検討した半導体装置の製造方法を示すフロー図である。図９に示すフローでは、まず前工程において、トランジスタ等形成（Ｓ９０１）、配線形成（Ｓ９０２）、ウエハテスト（Ｓ９０３）が順に行われ、次いで後工程において、バックグラインド（Ｓ９０４）、ダイシング（Ｓ９０５）、組み立て（Ｓ９０６）、完成品テスト（Ｓ９０７）が行われる。Ｓ９０１およびＳ９０２では、半導体ウエハの主面（表面）において、膜の堆積処理、フォトリソグラフィ処理、エッチング処理、および拡散処理などが繰り返し行われ、トランジスタ等が形成されると共に各トランジスタ等を接続する配線が形成される。Ｓ９０３では、このようにして完成した半導体デバイスに対して、ＴＥＧ（Test Element Group）等を用いた検査や、半導体デバイス自身の電気的特性の検査といったウエハテスト（プローブテスト）が行われる。

図１０は、図９におけるバックグラインド工程（Ｓ９０４）、ダイシング工程（Ｓ９０５）および組み立て工程（Ｓ９０６）の詳細な処理内容の一例を示す概略図である。Ｓ９０４では、まず、前工程で半導体デバイスが形成された半導体ウエハＷＦの表面にＢＧ用保護テープＴＰＢが貼り付けられる（Ｓ９０４１）。次いで、半導体ウエハＷＦの裏面が所望のウエハ厚となるまで研削される（Ｓ９０４２）。その後、半導体ウエハＷＦの表面に紫外線ＵＶ等が照射され、ＴＰＢが剥がされる（Ｓ９０４３）。

このようにして薄く加工された半導体ウエハＷＦに対して、ダイシング工程（Ｓ９０５）では、まず、半導体ウエハＷＦの裏面にダイシング用保護テープＴＰＤが貼り付けられる（Ｓ９０５１）。次いで、半導体ウエハＷＦが、ダイシング装置のブレードＢＤによって表面から切断され、各半導体チップＣＰ毎に分割される（Ｓ９０５２）。

その後、組み立て工程（Ｓ９０６）では、各半導体チップＣＰが、ピックアップ部材（ニードル）ＰＵによって裏面から突き上げられると共に、表面からコレット部材ＣＴによって吸着される。このピックアップされた各半導体チップＣＰは、例えば、リードフレーム等に搭載され、ワイヤボンディングされると共に、パッケージ樹脂によって封止される。完成品テスト（Ｓ９０７）では、このようにして完成した半導体パッケージ品に対して、電気的特性の検査が行われる。

以上のような製造フローは、現状、一般的に幅広く用いられている。しかしながら、近年の半導体装置の低コスト化などに伴い、半導体装置の更なる微細化と共に、製造工数や製造装置の削減なども強く求められている。また、近年では、例えば、１個のパッケージ内に複数の半導体チップが高密度に実装される場合や、あるいはＭＥＭＳ（Micro Electro Mechanical Systems）素子等を含む半導体チップの流通が拡大していることから、半導体チップの形状自体を自由に設定できるようになると非常に有益となる。

こうした中、例えば前述した特許文献１と特許文献２は、前工程プロセスの後に半導体ウエハの研削を行い、その後にレジストによるパターニングとエッチングを行うことで半導体ウエハを分割する方法となっている。この方法は、図９，図１０に示したダイシング工程を、レジストによるパターニングとエッチングに置き換えたようなものであるが、製造工数の削減などにさほど寄与するものではない。

また、例えば特許文献４と特許文献５は、前工程プロセスの後にダイシング工程等で半導体ウエハの表面に切れ目を形成し、その後に裏面の研削を行うことで半導体ウエハを分割する方法となっている。この方法は、図９，図１０に示したバックグラインド工程とダイシング工程の順序を入れ替えたようなものであるが、この方法も製造工数の削減などにさほど寄与するものではない。

本発明は、このようなことを鑑みてなされたものであり、その目的の一つは、製造コストを低減可能な半導体装置の製造方法を提供することにある。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、次の通りである。

本発明の一実施の形態による半導体装置の製造方法は、半導体基板の主面側に複数の半導体チップを形成する前工程プロセスの中で、各半導体チップ間の境界ラインに深いエッチング溝を形成し、次いで後工程の中で、半導体基板の裏面全体を前述したエッチング溝に到達するまで研削することで、各半導体チップ毎への分割を行うものとなっている。

これによって、各半導体チップ毎への分割を行う際に従来必要であったダイシング工程が不要となり、製造コストの低減が実現可能となる。さらに、この前工程プロセスでのエッチング溝の幅は、ダイシングでのブレード幅と比較して狭い幅でよいため、半導体基板上に形成する半導体チップの数を増大させることができる。これによっても製造コストの低減が実現可能となる。

本発明の一実施の形態による半導体装置の製造方法を用いることで、製造コストの低減が実現可能になる。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。以下の実施の形態においては、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。

さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

（実施の形態１）
図１は、本発明の実施の形態１による半導体装置の製造方法において、その処理内容の一例を示すフロー図である。図１に示すフローでは、まず前工程において、トランジスタ等形成（Ｓ１０１）、配線形成（Ｓ１０２）、ウエハテスト（Ｓ１０３）が順に行われ、次いで後工程において、バックグラインド（Ｓ１０４）、組み立て（Ｓ１０５）、完成品テスト（Ｓ１０６）が順に行われる。図１のフローは、前述した図９のフローと比較してダイシング工程が削減されたことが主要な特徴となっている。

Ｓ１０１およびＳ１０２では、図９の場合と同様に、半導体ウエハの主面（表面）において、膜の堆積処理、フォトリソグラフィ処理、エッチング処理、および拡散処理などが繰り返し行われ、トランジスタ等が形成されると共に各トランジスタ等を接続する配線が形成される。加えて、本実施の形態では、詳細は後述するが、Ｓ１０１およびＳ１０２において、半導体チップの分割領域となるスクライブ領域に深い溝が形成されることが主要な特徴となっている。Ｓ１０３では、図９の場合と同様に、このようにして完成した半導体デバイスに対して、ＴＥＧ等を用いた検査や、半導体デバイス自身の電気的特性の検査といったウエハテスト（プローブテスト）が行われる。

図２は、図１におけるトランジスタ等形成工程（Ｓ１０１）、配線形成工程（Ｓ１０２）、バックグラインド工程（Ｓ１０４）、および組み立て工程（Ｓ１０５）の処理内容の一例を示す概略図である。図２に示すように、Ｓ１０１およびＳ１０２では、半導体ウエハＷＦの主面（表面）側からエッチングを行うことで、初期状態のウエハ厚よりも浅いエッチング溝ＸＸが形成される。なお、この図においては、実際には各エッチング溝ＸＸの間の領域にトランジスタや配線なども形成されるが、便宜上これらの記載は省略している。

このような半導体ウエハＷＦに対して、バックグラインド工程（Ｓ１０４）では、まず、半導体ウエハＷＦの表面にＢＧ用保護テープＴＰＢが貼り付けられ（Ｓ１０４１）、次いで半導体ウエハＷＦの裏面側が例えばウエハ研削装置によって研削される。この際には、前述したエッチング溝ＸＸに到達するまで研削が行われる。すなわち、言い換えれば、エッチング溝ＸＸの深さは、バックグラインド工程で目標とするウエハ厚に応じて定められる。続いて、半導体ウエハＷＦの裏面にダイシング用保護テープＴＰＤが貼り付けられ（Ｓ１０４３）、ＷＦの表面から紫外線ＵＶが照射されると共にＢＧ用保護テープＴＰＢが剥離される（Ｓ１０４４）。

その後、組み立て工程（Ｓ１０５）では、図１０の場合と同様に、各半導体チップＣＰが、ピックアップ部材（ニードル）ＰＵによって裏面から突き上げられると共に、表面からコレット部材ＣＴによって吸着される。このピックアップされた各半導体チップＣＰは、例えば、リードフレーム等に搭載され、ワイヤボンディングされると共に、パッケージ樹脂によって封止される。完成品テスト（Ｓ１０６）では、このようにして完成した半導体パッケージ品に対して、電気的特性の検査が行われる。

以上のように、図１および図２の製造フローを用いることで、図９で行われていたダイシング工程およびダイシング装置が不要となる。これによって、製造コストの削減や、場合によっては製造期間の短縮なども実現可能となる。さらに、前工程プロセスの中で従来のスクライブ溝に該当するエッチング溝ＸＸを形成することで、半導体ウエハ上に形成する半導体チップＣＰの数を増大させることが可能となる。

図３は、図１および図２の製造フローを用いて半導体ウエハＷＦ上に複数の半導体チップＣＰが形成された状態の一例を示す説明図である。図３に示すように、半導体ウエハＷＦ上には互いに隣接した多数の半導体チップＣＰが形成される。そして、図１で説明したようなＴＥＧを用いたウエハテストでは、通常、半導体ウエハ全体に良好なプロセスが得られたか否かを判別するため、それぞれ離れた箇所にまんべんなく位置する複数のプロセスＴＥＧを用いて検査が行われる。

このプロセスＴＥＧは、一般的に多くの場合、図３のタイプＡに示すように半導体チップＣＰ間のスクライブ領域に形成される。このようなＴＥＧは、通常、スクライブＴＥＧと呼ばれる。例えば、図９および図１０に示したような製造フローを用いた場合、このスクライブ領域のピッチは、ダイシング装置のブレードＢＤの幅などに依存して例えば８０μｍといった大きさを確保する必要があった。

一方、図１および図２に示したような製造フローを用いると、前工程でのエッチングによって溝を形成するため、図３のタイプＢに示すように、場合によっては、このスクライブ領域のピッチを２μｍ程度まで狭めることができる。これによって、半導体ウエハＷＦに形成する半導体チップＣＰの数を増大させることができ、製造コストの低減が実現可能となる。ただし、この場合、タイプＡのようにスクライブ領域にＴＥＧを形成することが困難となるが、タイプＢに示すように、レチクル上の一部のチップをＴＥＧとすることで特に問題は生じない。このようなＴＥＧは、通常、チップＴＥＧと呼ばれる。チップＴＥＧを用いた場合でも、スクライブ領域の面積低減の方が相対的に効果が大きいため、半導体ウエハＷＦ上に形成する半導体チップＣＰの数は増大する。

図４は、図１のトランジスタ等形成工程（Ｓ１０１）および配線形成工程（Ｓ１０２）のより詳細の処理過程の一例を模式的に示す断面図である。ここでは、一例としてＭＯＳトランジスタ回路を形成するものとする。図４においては、まず、半導体基板ＳＵＢの主面（表面）上に、広く知られているＣＭＯＳプロセスを用いてＭＯＳトランジスタＴＲが形成される（Ｓ４０１）。次いで、絶縁膜ＩＳ１の堆積、フォトリソグラフィ、エッチング、およびメタル膜の堆積等を適宜繰り返すことで配線層ＭＬが形成される（Ｓ４０２）。なお、このような処理を経て、絶縁膜ＩＳ１の最上部は、所謂パッシベーション膜（表面保護膜）となる。

続いて、半導体ウエハＷＦの表面にレジストＲＴが塗布され、エッチング溝用のパターニングが行われる（Ｓ４０３）。次いで、レジストＲＴをマスクとして、半導体ウエハＷＦの表面側からエッチングが行われ、絶縁膜ＩＳ１と半導体基板ＳＵＢの一部を削ることで、エッチング溝ＸＸが形成される。このような深いエッチングは、例えば、前述した特許文献７や非特許文献１の技術を用いることで形成可能である。特に限定はされないが、例えば、厚さ３００〜５００μｍの半導体基板ＳＵＢに対して５０〜２００μｍ程度の溝を掘る。なお、エッチング対象の材質によっては、複数回に分けて異なる条件でエッチングを行うことも可能である。そして、最後にレジストＲＴを除去することで完成となる（Ｓ４０５）。

この図４のような方法でエッチング溝ＸＸを形成すると、その後のバックグラインド工程（Ｓ１０４）によって各半導体チップＣＰへの分割が容易に可能となる。また、このエッチング溝ＸＸの部分では、例えばブレードＢＤによってスクライブする際のように分割に伴う大きなストレスが加わらないため、結晶欠陥なども生じにくい。

以上、本実施の形態１の半導体装置の製造方法を用いることで、ダイシング工程が不要となり、製造コストの低減が実現可能になる。また、半導体ウエハ上に形成する半導体チップの数を増大させることができ、これによって製造コストの低減が実現可能になる。

（実施の形態２）
図５は、本発明の実施の形態２による半導体装置の製造方法において、製造された半導体ウエハの一例を示す平面図である。図５に示す半導体ウエハＷＦは、半導体チップ（ＣＰ＿Ａ，ＣＰ＿Ｂ，ＣＰ＿Ｃ等）の形状がそれぞれ異なるように設計されたレチクルを用いて製造されたものとなっている。例えば、ＣＰ＿Ａ、ＣＰ＿Ｂ、ＣＰ＿Ｃは、それぞれ、四角形状、凸形状、凹形状となっている。また、このレチクルの一部は、実施の形態１で述べたチップＴＥＧとなっている。

本実施の形態２の半導体装置の製造フローは、実施の形態１で述べた製造フローと同様である。前述したように、半導体チップＣＰ間の境界ラインを前工程プロセスでのエッチング溝ＸＸによって形成することで、ブレードＢＤによってスクライブを行う場合と異なり、ほぼ自由に境界ラインの形状を定まることが可能となる。これによって、実施の形態１で述べたような各種効果に加えて、半導体チップＣＰの形状を自由に定めることができ、例えば、１個のパッケージ内に複数の半導体チップを搭載する場合の高密度実装などが可能となる。更には、例えばＭＥＭＳ素子といった、形状の自由度が高い製品に対して最小の面積を実現できる。

図６は、図５の変形例を示すものであり、（ａ）〜（ｃ）は、それぞれ異なる形状の半導体チップを含んだ半導体ウエハの一例を示す平面図である。例えば、図６（ａ）では、半導体ウエハＷＦ上に六角形の半導体チップＣＰ＿Ｄが形成され、図６（ｂ）では、三角形の半導体チップＣＰ＿Ｅが形成され、図６（ｃ）では、円形の半導体チップＣＰ＿Ｆが形成されている。通常、半導体チップの平面形状は、スクライブの関係上、必然的に長方形または正方形となっていたが、本実施の形態の製造フローを用いることで、このように自由な形状の半導体チップを半導体ウエハＷＦ上に無駄なく敷き詰めることが可能となる。

（実施の形態３）
図７は、本発明の実施の形態３による半導体装置の製造方法において、図１のトランジスタ等形成工程（Ｓ１０１）および配線形成工程（Ｓ１０２）のより詳細な処理過程の一例を模式的に示す断面図である。ここでは、図４の場合と同様に、一例としてＭＯＳトランジスタ回路を形成するものとする。図７においては、まず、半導体基板ＳＵＢの主面（表面）上に、レジストＲＴが塗布され、エッチング溝用のパターニングが行われる（Ｓ７０１）。次いで、レジストＲＴをマスクとして、半導体ウエハＷＦの表面側からエッチングが行われ、エッチング溝ＸＸが形成される（Ｓ７０２）。

続いて、レジストＲＴが除去され、ＣＶＤ（Chemical Vapor Deposition）法等を用いてエッチング溝ＸＸに例えばＳｉＯ_２等の絶縁膜（埋め込み材）ＩＳ２が埋め込まれる（Ｓ７０３）。なお、エッチング溝ＸＸ以外の部分に堆積された絶縁膜は、例えば、ＣＭＰ（Chemical Mechnaical Polishing）などによって除去可能である。また、Ｓ７０１〜Ｓ７０３の処理は、例えば広く知られているように、Ｓｉ_３Ｎ_４などを用いてＳＴＩ（Shallow Trench Isolation）を形成する場合と同様のプロセス内容に置き換えることも可能である。その後は、広く知られているＣＭＯＳプロセスを用いてＭＯＳトランジスタＴＲが形成され（Ｓ７０４）、次いで、絶縁膜ＩＳ１の堆積、フォトリソグラフィ、エッチング、およびメタル膜の堆積等を適宜繰り返すことで配線層ＭＬが形成される（Ｓ７０５）。

なお、その後のバックグラインド工程（Ｓ１０４）では、絶縁膜ＩＳ２が裏面から露出するまで半導体ウエハＷＦの裏面研削が行われる。組み立て工程（Ｓ１０５）で半導体チップのピックアップを行う際には、この絶縁膜ＩＳ２が埋め込まれた部分が起点となって破断され、また、半導体基板ＳＵＢ上に形成された各種膜の厚さは、ＳＵＢの厚さに比べて非常に薄いため、各半導体チップへの分割を問題なく行うことが可能である。さらに、エッチング溝ＸＸに埋め込み材が埋め込まれているため、半導体ウエハＷＦの強度が保て、例えば、その後のウエハテスト工程（Ｓ１０３）などで破損する恐れもない。

（実施の形態４）
図８は、本発明の実施の形態４による半導体装置の製造方法において、図１のトランジスタ等形成工程（Ｓ１０１）および配線形成工程（Ｓ１０２）のより詳細の処理過程の一例を模式的に示す断面図である。ここでは、図４の場合と同様に、一例としてＭＯＳトランジスタ回路を形成するものとする。図８においては、まず、半導体基板ＳＵＢの主面（表面）上に、広く知られているＣＭＯＳプロセスを用いてＭＯＳトランジスタＴＲが形成される（Ｓ８０１）。次いで、絶縁膜ＩＳ１が堆積され、その上にレジストＲＴが塗布されると共に、エッチング溝用のパターニングが行われる（Ｓ８０２）。

続いて、レジストＲＴをマスクとして、半導体ウエハＷＦの表面側からエッチングが行われ、エッチング溝ＸＸが形成される（Ｓ８０３）。次いで、レジストＲＴが除去され、ＣＶＤ法等を用いてエッチング溝ＸＸに例えばＳｉＯ_２等の絶縁膜（埋め込み材）ＩＳ２が埋め込まれる（Ｓ８０４）。その後は、絶縁膜ＩＳ１（ＩＳ１ａ）の堆積、フォトリソグラフィ、エッチング、およびメタル膜の堆積等を適宜繰り返すことで配線層ＭＬが形成される（Ｓ８０５）。

なお、図７の場合と同様に、その後のバックグラインド工程（Ｓ１０４）では、絶縁膜ＩＳ２が裏面から露出するまで半導体ウエハＷＦの裏面研削が行われる。組み立て工程（Ｓ１０５）で半導体チップのピックアップを行う際には、この絶縁膜ＩＳ２が埋め込まれた部分が起点となって破断され、また、半導体基板ＳＵＢ上に形成された各種部材の膜厚は、ＳＵＢの厚さに比べて非常に薄いため、各半導体チップへの分割を問題なく行うことが可能である。さらに、エッチング溝ＸＸに埋め込み材が埋め込まれているため、半導体ウエハＷＦの強度が保て、例えば、その後のウエハテスト工程（Ｓ１０３）などで破損する恐れもない。

以上、本発明者よりなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。

例えば、図４、図７、図８では、前工程プロセスでエッチング溝を形成する際の各種処理手順の一例を示したが、勿論、これらに限定されるものではなく、少なくとも半導体基板の主面から裏面に到達しない深さまでの溝を形成できればどのような手順を用いてもよい。また、図５および図６で示した半導体チップの平面形状も、勿論それらに限定されるものではない。

本発明の一実施の形態による半導体装置の製造方法は、半導体製品全般の製造工程に対して広く適用可能である。

本発明の実施の形態１による半導体装置の製造方法において、その処理内容の一例を示すフロー図である。 図１におけるトランジスタ等形成工程、配線形成工程、バックグラインド工程、および組み立て工程の処理内容の一例を示す概略図である。 図１および図２の製造フローを用いて半導体ウエハ上に複数の半導体チップが形成された状態の一例を示す説明図である。 図１のトランジスタ等形成工程および配線形成工程のより詳細の処理過程の一例を模式的に示す断面図である。 本発明の実施の形態２による半導体装置の製造方法において、製造された半導体ウエハの一例を示す平面図である。 図５の変形例を示すものであり、（ａ）〜（ｃ）は、それぞれ異なる形状の半導体チップを含んだ半導体ウエハの一例を示す平面図である。 本発明の実施の形態３による半導体装置の製造方法において、図１のトランジスタ等形成工程および配線形成工程のより詳細の処理過程の一例を模式的に示す断面図である。 本発明の実施の形態４による半導体装置の製造方法において、図１のトランジスタ等形成工程および配線形成工程のより詳細の処理過程の一例を模式的に示す断面図である。 本発明の前提として検討した半導体装置の製造方法を示すフロー図である。 図９におけるバックグラインド工程、ダイシング工程、および組み立て工程の詳細な処理内容の一例を示す概略図である。

符号の説明

ＷＦ 半導体ウエハ
ＸＸ エッチング溝
ＴＰＢ ＢＧ用保護テープ
ＴＰＤ ダイシング用保護テープ
ＵＶ 紫外線
ＣＰ 半導体チップ
ＰＵ ピックアップ部材
ＣＴ コレット部材
ＴＲ トランジスタ
ＳＵＢ 半導体基板
ＩＳ 絶縁膜
ＭＬ 配線層
ＲＴ レジスト
ＢＤ ブレード

Claims (5)

1. 半導体基板の主面側にそれぞれが複数の素子を含んだ複数の半導体チップを形成する第１工程と、
   前記第１工程内で行われ、前記半導体基板の主面側から前記複数の半導体チップ間の境界ラインをエッチングし、底部が前記半導体基板の内部に達するエッチング溝を形成する溝形成処理と、
   前記第１工程の後で、前記複数の半導体チップが形成された前記半導体基板に対して所定の特性検査を行う第２工程と、
   前記第２工程の後で、少なくとも前記エッチング溝に到達するまで前記半導体基板の裏面全体を研削する第３工程と、
   前記第３工程の後で、前記複数の半導体チップを個別にピックアップする第４工程とを有することを特徴とする半導体装置の製造方法。
2. 請求項１記載の半導体装置の製造方法において、
   前記第１工程は、
   前記半導体基板の主面側に前記複数の素子を形成する第１処理と、
   前記第１処理の後で、前記複数の素子間を接続するための配線層を形成する第２処理とを含み、
   前記溝形成処理は、前記第２処理の後で、レジストによるパターニングを用いて行われることを特徴とする半導体装置の製造方法。
3. 請求項１記載の半導体装置の製造方法において、
   前記溝形成処理は、前記第１工程の初期段階で行われ、
   前記第１工程は、
   前記溝形成処理によって形成された前記エッチング溝に埋め込み部材を埋め込む第３処理と、
   前記第３処理の後で、前記半導体基板の主面側に前記複数の素子を形成する第４処理と、
   前記第４処理の後で、前記複数の素子間を接続するための配線層を形成する第５処理とを有することを特徴とする半導体装置の製造方法。
4. 請求項１〜３のいずれか１項に記載の半導体装置の製造方法において、
   前記複数の半導体チップの一部は、チップＴＥＧであることを特徴とする半導体装置の製造方法。
5. 請求項１〜３のいずれか１項に記載の半導体装置の製造方法において、
   前記複数の半導体チップの一部または全部の平面形状は、長方形または正方形以外であることを特徴とする半導体装置の製造方法。

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