CN101604632B - 台型半导体装置及其制造方法 - Google Patents

台型半导体装置及其制造方法 Download PDF

Info

Publication number
CN101604632B
CN101604632B CN2009101406685A CN200910140668A CN101604632B CN 101604632 B CN101604632 B CN 101604632B CN 2009101406685 A CN2009101406685 A CN 2009101406685A CN 200910140668 A CN200910140668 A CN 200910140668A CN 101604632 B CN101604632 B CN 101604632B
Authority
CN
China
Prior art keywords
aforementioned
dielectric film
ditch
semiconductor layer
mesa
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN2009101406685A
Other languages
English (en)
Other versions
CN101604632A (zh
Inventor
关克行
铃木彰
小田岛庆汰
冈田喜久雄
龟山工次郎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Niigata Sanyo Electronics Corp
Original Assignee
Sanyo Electric Co Ltd
Sanyo Semiconductor Co Ltd
Sanyo Semiconductor Manufacturing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sanyo Electric Co Ltd, Sanyo Semiconductor Co Ltd, Sanyo Semiconductor Manufacturing Co Ltd filed Critical Sanyo Electric Co Ltd
Publication of CN101604632A publication Critical patent/CN101604632A/zh
Application granted granted Critical
Publication of CN101604632B publication Critical patent/CN101604632B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/8613—Mesa PN junction diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02118—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer carbon based polymeric organic or inorganic material, e.g. polyimides, poly cyclobutene or PVC
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02249—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by combined oxidation and nitridation performed simultaneously
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/6609—Diodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Bipolar Transistors (AREA)
  • Element Separation (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

本发明的目的在于确立高耐压、高可靠度的台型半导体装置及其制造方法，以解决因位于PN接合部PNJC处的台沟内壁的第2绝缘膜的厚度较薄而产生耐压劣化与漏电流的问题。本发明的装置及方法，是对以干蚀刻形成的台沟，再以氟酸、硝酸系等蚀刻剂对该台沟的侧壁进行湿蚀刻，由此在台沟的上部形成由突出于台沟的第1绝缘膜所构成的檐部。且利用涂布法或印刷法将绝缘膜形成于台沟内、以及以台沟为中心以形成为比檐部区域还宽广的方式将绝缘膜形成于第1绝缘膜上，而该檐部成为阻止因之后的热处理而流动性变高的绝缘膜流往台沟的底部的障壁。故能以足够厚度的绝缘膜被覆位于PN接合部PNJC处的台沟侧壁，而达耐压的确保及漏电流的降低等目的。

Description

台型半导体装置及其制造方法
技术领域
本发明是有关具有台沟的半导体装置及其制造方法。在本申请案中是将具有台沟的半导体装置表示为台型半导体装置。
背景技术
已知技术中，就台型半导体装置的一种类而言，已知有大功率用的台型二极管。兹参照图12及图13说明已知例的台型二极管。图12是显示以矩阵状配置多个已知例的台型二极管的半导体晶圆的概略平面图。图13是沿着图12的X-X线的剖面图，显示沿着切割线(scribe line)DL进行切块(dicing)后的状态。
于N+型半导体基板101的表面形成有N-型半导体层102。于N-型半导体层102的表面是形成有P型半导体层103，于P型半导体层103上是形成有第1绝缘膜105。此外，形成有与P型半导体层103电性连接的阳极电极106。
此外，形成有从P型半导体层103的表面到达N+型半导体基板101的台沟108。台沟108是形成为比N-型半导体102还深，台沟108的底部是位于N+型半导体基板101中。台沟108的侧壁是从P型半导体层103的表面至台沟108的底部具有顺锥形状而呈倾斜。台型二极管是由该台沟108包围而具有台型的构造。
此外，覆盖台沟108的侧壁而形成有由聚酰亚胺膜构成的第2绝缘膜130，且于N+型半导体基板101的背面形成有阴极电极107。
另外，关于台型的半导体装置，记载于例如下述的专利文献1。
专利文献1：日本特开2003-347306号公报
发明内容
发明所欲解决的课题
虽然上述的已知例，显示图13所示的第2绝缘膜130是以均匀的膜厚被覆着台沟108的内壁，但实际上是如图15所示，第2绝缘膜130是以在台沟108内壁的上部薄薄地形成并堆积在台沟108的底部的形状来形成。此种形状是以下述的步骤形成。亦即，如图14所示，在进行涂布(dispense)等而将第2绝缘膜配置于台沟108时，是以第2绝缘膜130填埋台沟108内，惟由于在之后的热处理时是进行醯亚胺化反应等而使第2绝缘膜130的流动性变高，故全体而言第2绝缘膜130会流入台沟108的底部，以致如图15所示，第2绝缘膜130是在台沟108内壁的上部薄薄地形成。
故，在相当于电场强度最大的PN接合部PNJC的位置的台沟侧壁110的第2绝缘膜130的膜厚变薄，而引起PN接合的耐压劣化及漏电流的增大的问题，结果即存在良率降低、可靠度降低等必须解决的严重课题。就解决上述问题的方法而言，虽然可采取重复若干次形成第2绝缘膜130的方法，但其材料费用高，会使得半导体装置的成本提高。
解决课题的手段
本发明的台型半导体装置的制造方法是包含下列步骤：准备第1导电型的半导体基板，并于前述半导体基板的表面形成相较于前述半导体基板为低浓度的第1导电型的第1半导体层的步骤；于前述第1半导体层的表面形成第2导电型的第2半导体层的步骤；形成局部性地覆盖前述第2半导体层的表面的第1绝缘膜的步骤；形成从未被前述第1绝缘膜覆盖的前述第2半导体层的表面到达前述半导体基板中的台沟的第1蚀刻步骤；用以形成使前述第1绝缘膜的一部分突出于前述台沟的上部的檐部而对前述台沟所进行的第2蚀刻步骤；及形成从前述台沟内延伸至前述台沟外的前述第1绝缘膜的表面的第2绝缘膜的步骤，其中，于前述第2蚀刻步骤中，前述檐部形成为阻止因于形成第2绝缘膜的步骤中的热处理而流动性变高的前述第2绝缘膜流往前述台沟的底部的障壁，而使前述第2绝缘膜以能够确保接合耐压的厚度被覆前述台沟内的前述第1半导体层与前述第2半导体层的接合区域。
此外，本发明的台型半导体装置是具备：第1导电型的半导体基板；第1导电型的第1半导体层，接合于前述半导体基板的表面且相较于前述半导体基板为低浓度；第2导电型的第2半导体层，接合于前述第1半导体层的表面，与前述第1半导体层共同形成PN接合部；第1绝缘膜，局部性地覆盖前述第2半导体层的表面；台沟，从未被前述第1绝缘膜覆盖的前述第2半导体层的表面到达前述半导体基板中；檐部，以令前述第1绝缘膜的一部分突出于前述台沟的上部的方式形成；及第2绝缘膜，从前述台沟内延伸至前述台沟外的前述第1绝缘膜的表面，其中，前述檐部形成为阻止因热处理而流动性变高的前述第2绝缘膜流往前述台沟的底部的障壁，而使被覆前述PN接合部的前述第2绝缘膜是以能够确保预定耐压的厚度来形成。
本发明的效果
依据本发明的台型半导体装置及其制造方法，可以使PN接合部的耐压提升，并且能够谋求漏电流的降低。
附图说明
本发明一些实施例与优点可参照后述附图、详细说明以及权利要求范围，其中：
图1是显示本发明第1实施形态的台型二极管及其制造方法的剖面图。
图2是显示本发明第1实施形态的台型二极管及其制造方法的剖面图。
图3是显示本发明第1实施形态的台型二极管及其制造方法的剖面图。
图4是显示本发明第1实施形态的台型二极管及其制造方法的剖面图。
图5是显示本发明第1实施形态的台型二极管及其制造方法的剖面图。
图6是显示本发明第1实施形态的台型二极管及其制造方法的剖面图。
图7是显示本发明第1实施形态的台型二极管及其制造方法的剖面图。
图8是显示本发明第2实施形态的台型二极管的台沟部分及其制造方法的剖面图。
图9是显示本发明第2实施形态的台型二极管的台沟部分及其制造方法的剖面图。
图10是显示本发明第2实施形态的台型二极管的台沟部分及其制造方法的剖面图。
图11是显示本发明第3实施形态的台型二极管的台沟部分及其制造方法的剖面图。
图12是显示已知例的台型二极管及其制造方法的平面图。
图13是已知例的台型二极管的剖面图。
图14是已知例的台型二极管及其制造方法的剖面图。
图15是已知例的台型二极管及其制造方法的剖面图。
具体实施方式
针对本发明第1实施形态的台型半导体装置及其制造方法，以台型半导体装置是台型二极管的情形为例进行说明。图1至图7是显示本实施形态的台型二极管及其制造方法的剖面图。其中，以下所说明的台型二极管的制造方法是针对以矩阵状配置多个台型二极管的晶圆状半导体基板进行者，惟为了说明上的方便，仅图标晶圆状半导体基板所含有的多个台型二极管之中的1个台型二极管。
如图1所示，准备扩散有高浓度的例如磷等N型杂质的N+型半导体基板1(例如，硅单晶基板)。使半导体层外延成长于该半导体基板1的表面而形成低浓度的N型半导体层，亦即N-型半导体层2。另外，上述N+型与N-型的双层结构亦可为进行下述步骤而得者，亦即，在从N-型半导体基板的两面将作为杂质的磷等予以热扩散而形成N+层后，进行化学性蚀刻或机械性研磨去除该半导体基板的一面。而尤其在必须具备较厚的N-型半导体层2的超高耐压品的情形，会有以扩散法形成比以外延法形成来得理想的情形。
之后，在N-型半导体层2的表面扩散例如硼等P型杂质而形成P型半导体层3。由此，于N-型半导体层2与P型半导体层3的界面形成PN接合部PNJC。在上述的构成中，N+型半导体基板1、N-型半导体层2、P型半导体层3的全体厚度例如约200μm左右。
接着，如第2图所示，在P型半导体层3的表面藉由例如热氧化法或CVD法来形成属于硅氧化膜等的第1绝缘膜4。另外，亦可使用氮化硅膜来作为前述第1绝缘膜4。之后，使用屏蔽(mask)，对第1绝缘膜4的一部分进行蚀刻，而于第1绝缘膜4设置使P型半导体层3的一部分露出的开口部4A。接着，形成经由第1绝缘膜4的开口部4A而与P型半导体层3连接的阳极电极5。阳极电极5是由铝等导电材料所构成，是以溅镀法或蒸镀法生成后，经图案化形成为预定形状。另一方面，在N+型半导体基板1的背面，与阳极电极5同样地，形成以溅镀法等生成铝等导电材料的阴极电极6。
接着，如图3所示，在第1绝缘膜4上形成具有开口部7A的光刻胶层7，该开口部7A是将预定形成台沟8的区域予以开口。接着，以该光刻胶层7作为屏蔽，将露出于该开口部7A的第1绝缘膜4予以蚀刻去除。另外，就前述蚀刻而言，在本实施形态中虽然是采用湿蚀刻法，但亦可采用干蚀刻法。蚀刻结束后，以灰化(ashing)法或阻剂剥离液去除作为屏蔽使用的光刻胶。
接着，如图4所示，以第1绝缘膜4等作为屏蔽，贯穿P型半导体层3、N-型半导体层2并将N+型半导体基板1予以干蚀刻达至其厚度方向的中途区域，由此而形成台沟8。之后，如图5所示，使用氟酸、硝酸系的蚀刻液将因干蚀刻而产生于台沟8侧壁的损伤层(damage layer)去除，并且进一步积极地进行台沟8的蚀刻，而形成由突出于台沟8的上部的第1绝缘膜4所构成的檐部9。在本实施形态中，在第1绝缘膜4的开口宽度为50μm、膜厚为800nm时，檐部9的长度是2至3μm左右。此步骤是本发明最重要的步骤，惟可依绝缘膜4的材质、厚度等来形成最适当长度的檐部9。
接着，如图6所示，利用涂布法或印刷法，将第2绝缘膜10形成于台沟8内、以及以台沟8为中心而以比檐部9区域还宽广的方式将第2绝缘膜10形成于第1绝缘膜4上。另外，此时若在减压状态下涂布第2绝缘膜10的话，则台沟8内的第2绝缘膜10的形成便变得容易。之后，施加热处理时则如图7所示，檐部9就会成为阻止因热处理而流动性变高的第2绝缘膜10流往台沟8的底部的障壁，而能够使形成在位于PNJC处的台沟侧壁11的第2绝缘膜10形成为能够确保预定耐压的厚度。另外，在本实施形态中是使用聚酰亚胺作为第2绝缘膜10，惟热处理为400℃、2小时，是以比酰亚胺化温度高了若干的温度进行。另外，就第2绝缘膜10而言，亦可使用环氧树脂。
已知技术是如图15所示，台沟108上部的PNJC部的台沟侧壁110是仅覆盖薄薄的第2绝缘膜130，本发明的改善程度非常明显。在本实施形态中，N-型半导体层2的厚度是75μm、电阻率是50Ωcm，得到约1100V的耐压，而在此情形中，位于PNJC处的台沟侧壁11的第2绝缘膜10的厚度必须为5μm上下。
兹针对本发明第2实施形态，根据图8至图10进行说明。其中，与第1实施形态相同的部分是标注相同符号且省略说明。具体而言，由于第2实施形与第1实施形态仅在檐部9的形成方法有所不同，因此以下是以台沟8与檐部9部分为中心进行说明。
首先，如图8所示，以与实施形态1同样的方法，准备由P型半导体层3、N-型半导体层2及N+型半导体基板1所构成的基板，接着由CVD法，于其上部形成第1绝缘膜4，使用光刻胶层作为屏蔽，对该第1绝缘膜4进行蚀刻，而于预定形成台沟8的部位形成开口部4B。接着，以第1绝缘膜4作为屏蔽，由干蚀刻，贯通P型半导体层3、N-型半导体层2并亦蚀刻N+型半导体基板1的一部分而形成台沟8。亦可取代第1绝缘膜4而改以光刻胶层作为屏蔽来进行干蚀刻而形成台沟8。
之后，如图9所示，为了将以前述第1绝缘膜4作为屏蔽进行干蚀刻而产生的损伤层去除，使用氟酸、硝酸系的蚀刻液对台沟8内壁进行轻微蚀刻。最后如图10所示，在第1绝缘膜4上形成与台沟8重叠且具有宽度比该台沟8的宽度小的开口部13的第3绝缘膜14。另外，就前述第3绝缘膜14而言，只要使用例如所谓的永久阻剂的有机阻剂膜或环氧树脂等即可。进行前述步骤，由此形成突出于台沟8上的檐部9。该檐部9的形状是与第1实施形态的图5相同，由进行第1实施形态的图6及图7所示的步骤，而能够完成相同的台型半导体装置。
在此，就前述第3绝缘膜14的形成方法而言，例如，将有机阻剂膜或由环氧树脂所构成的膜状感旋光性有机膜形成在半导体基板1上，并由进行曝光显影来形成具有所期望的开口径的开口部13。另外，若前述感旋光性有机膜例如为负型，则将光照射至形成在第1绝缘膜4上的前述感旋光性有机膜但设成使光不照射至开口部形成区域，以进行曝光显影，由此将形成在开口部形成区域的有机膜予以去除。
此外，虽然在前述的方法中是以不填入台沟8内的方式形成前述感旋光性有机膜，但即使是以包含前述台沟8内的方式在半导体基板1上形成感旋光性有机膜的情形中，仍然能够同样地由以使光不照射至前述开口部形成区域的方式进行曝光显影来形成具有所期望的开口径的开口部13。
接着，针对本发明第3实施形态，根据图11进行说明。其中，与第1、第2实施形态相同的部分是标注相同符号且省略说明。
本实施形态是无关于檐部9的有无，而是由改善保护膜的构成来谋求提升半导体装置的可靠度。
亦即，当为采用聚酰亚胺膜作为前述第2绝缘膜10时，虽然聚酰亚胺膜本身为高绝缘材料，但有吸湿性强的问题。因此，如图11所示，以补助前述聚酰亚胺膜为目的而以覆盖该聚酰亚胺的方式形成耐湿性佳的绝缘膜15。就该绝缘膜15而言，较佳为使用例如所谓的永久阻剂的有机阻剂膜或环氧树脂、或者氮化硅膜等。如此，由将聚酰亚胺膜与绝缘膜15层叠形成来作为前述第2绝缘10，能够使耐湿性提升。
另外，虽以台型二极管为一例来说明本发明，但本发明亦可广泛应用于台型晶体管等其它台型半导体装置。

Claims (10)

1.一种台型半导体装置的制造方法，包含下列步骤：
准备第1导电型的半导体基板，并于前述半导体基板的表面形成相较于前述半导体基板为低浓度的第1导电型的第1半导体层的步骤；
于前述第1半导体层的表面形成第2导电型的第2半导体层的步骤；
形成局部性覆盖前述第2半导体层的表面的第1绝缘膜的步骤；
形成从未被前述第1绝缘膜覆盖的前述第2半导体层的表面到达前述半导体基板中的台沟的第1蚀刻步骤；
用以形成使前述第1绝缘膜的一部分突出于前述台沟的上部的檐部而对前述台沟所进行的第2蚀刻步骤；及
形成从前述台沟内延伸至前述台沟外的前述第1绝缘膜的表面的第2绝缘膜的步骤，
其中，于前述第2蚀刻步骤中，前述檐部形成为阻止因于形成第2绝缘膜的步骤中的热处理而流动性变高的前述第2绝缘膜流往前述台沟的底部的障壁，而使前述第2绝缘膜以能够确保接合耐压的厚度被覆前述台沟内的前述第1半导体层与前述第2半导体层的接合区域。
2.如权利要求1所述的台型半导体装置的制造方法，其中，前述第1绝缘膜是氧化膜或氮化膜。
3.如权利要求1或2所述的台型半导体装置的制造方法，其中，前述第2绝缘膜是由聚酰亚胺与氮化膜的层叠膜所构成。
4.如权利要求1或2所述的台型半导体装置的制造方法，其中，前述第2绝缘膜是由有机绝缘物所构成。
5.如权利要求4所述的台型半导体装置的制造方法，其中，前述有机绝缘物是聚酰亚胺或环氧树脂、或聚酰亚胺与环氧树脂的层叠膜、或聚酰亚胺与有机阻剂的层叠膜。
6.一种台型半导体装置，具备：
第1导电型的半导体基板；
第1导电型的第1半导体层，接合于前述半导体基板的表面且相较于前述半导体基板为低浓度；
第2导电型的第2半导体层，接合于前述第1半导体层的表面，与前述第1半导体层共同形成PN接合部；
第1绝缘膜，局部性地覆盖前述第2半导体层的表面；
台沟，从未被前述第1绝缘膜覆盖的前述第2半导体层的表面到达前述半导体基板中；
檐部，以令前述第1绝缘膜的一部分突出于前述台沟的上部的方式形成；及
第2绝缘膜，从前述台沟内延伸至前述台沟外的前述第1绝缘膜的表面，
其中，前述檐部形成为阻止因热处理而流动性变高的前述第2绝缘膜流往前述台沟的底部的障壁，而使被覆前述PN接合部的前述第2绝缘膜是以能够确保预定耐压的厚度来形成。
7.如权利要求6所述的台型半导体装置，其中，前述第1绝缘膜是氧化膜或氮化膜。
8.如权利要求6或7所述的台型半导体装置，其中，前述第2绝缘膜是由聚酰亚胺与氮化膜的层叠膜所构成。
9.如权利要求6或7所述的台型半导体装置，其中，前述第2绝缘膜是由有机绝缘物所构成。
10.如权利要求9所述的台型半导体装置，其中，前述有机绝缘物是聚酰亚胺或环氧树脂、或聚酰亚胺与环氧树脂的层叠膜、或聚酰亚胺与有机阻剂的层叠膜。
CN2009101406685A 2008-06-12 2009-06-12 台型半导体装置及其制造方法 Expired - Fee Related CN101604632B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2008153851 2008-06-12
JP2008153851A JP2009302222A (ja) 2008-06-12 2008-06-12 メサ型半導体装置及びその製造方法
JP2008-153851 2008-06-12

Publications (2)

Publication Number Publication Date
CN101604632A CN101604632A (zh) 2009-12-16
CN101604632B true CN101604632B (zh) 2012-03-07

Family

ID=41413966

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2009101406685A Expired - Fee Related CN101604632B (zh) 2008-06-12 2009-06-12 台型半导体装置及其制造方法

Country Status (5)

Country Link
US (1) US8227901B2 (zh)
JP (1) JP2009302222A (zh)
KR (1) KR101075709B1 (zh)
CN (1) CN101604632B (zh)
TW (1) TWI415192B (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010021532A (ja) * 2008-06-12 2010-01-28 Sanyo Electric Co Ltd メサ型半導体装置及びその製造方法
DE102011112659B4 (de) * 2011-09-06 2022-01-27 Vishay Semiconductor Gmbh Oberflächenmontierbares elektronisches Bauelement
CN104681633B (zh) * 2015-01-08 2018-05-08 北京时代民芯科技有限公司 具备低漏电高耐压终端结构的台面二极管及其制备方法
WO2017056920A1 (ja) * 2015-09-30 2017-04-06 株式会社デンソー 半導体装置の製造方法
CN106098791A (zh) * 2016-06-16 2016-11-09 杭州赛晶电子有限公司 U型蚀刻直角台面硅二极管及其硅芯和制备方法
CN108365015A (zh) * 2017-12-29 2018-08-03 济南兰星电子有限公司 半导体二极管芯片及其制作方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6521538B2 (en) * 2000-02-28 2003-02-18 Denso Corporation Method of forming a trench with a rounded bottom in a semiconductor device

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1485015A (en) * 1974-10-29 1977-09-08 Mullard Ltd Semi-conductor device manufacture
US3973270A (en) * 1974-10-30 1976-08-03 Westinghouse Electric Corporation Charge storage target and method of manufacture
JPS51139281A (en) * 1975-05-28 1976-12-01 Hitachi Ltd Semi-conductor device
US4179794A (en) * 1975-07-23 1979-12-25 Nippon Gakki Seizo Kabushiki Kaisha Process of manufacturing semiconductor devices
US4389281A (en) * 1980-12-16 1983-06-21 International Business Machines Corporation Method of planarizing silicon dioxide in semiconductor devices
JPS57196585A (en) * 1981-05-28 1982-12-02 Nec Corp Manufacture of high-speed mesa type semiconductor device
JPS5943545A (ja) * 1982-09-06 1984-03-10 Hitachi Ltd 半導体集積回路装置
US4738936A (en) * 1983-07-01 1988-04-19 Acrian, Inc. Method of fabrication lateral FET structure having a substrate to source contact
US4663832A (en) * 1984-06-29 1987-05-12 International Business Machines Corporation Method for improving the planarity and passivation in a semiconductor isolation trench arrangement
US4725562A (en) * 1986-03-27 1988-02-16 International Business Machines Corporation Method of making a contact to a trench isolated device
US4775643A (en) * 1987-06-01 1988-10-04 Motorola Inc. Mesa zener diode and method of manufacture thereof
KR940016546A (ko) * 1992-12-23 1994-07-23 프레데릭 얀 스미트 반도체 장치 및 제조방법
JPH1075012A (ja) * 1996-06-27 1998-03-17 Mitsubishi Electric Corp 半導体レーザ装置，及びその製造方法
JP2001110799A (ja) * 1999-10-04 2001-04-20 Sanken Electric Co Ltd 半導体素子及びその製造方法
JP3492279B2 (ja) * 2000-03-21 2004-02-03 Ｎｅｃエレクトロニクス株式会社 素子分離領域の形成方法
US6383933B1 (en) * 2000-03-23 2002-05-07 National Semiconductor Corporation Method of using organic material to enhance STI planarization or other planarization processes
JP2002261269A (ja) * 2001-02-27 2002-09-13 Matsushita Electric Ind Co Ltd メサ型半導体装置の製造方法
JP3985582B2 (ja) * 2002-05-24 2007-10-03 松下電器産業株式会社 半導体装置の製造方法
JP2004319554A (ja) * 2003-04-11 2004-11-11 Oki Electric Ind Co Ltd 光半導体素子および光半導体素子の製造方法
JP2005051111A (ja) 2003-07-30 2005-02-24 Matsushita Electric Ind Co Ltd メサ型半導体装置
JP3767864B2 (ja) * 2004-02-16 2006-04-19 ローム株式会社 メサ型半導体装置の製法
JP2006100694A (ja) * 2004-09-30 2006-04-13 Matsushita Electric Ind Co Ltd メサ型半導体装置およびその製造方法
JP4901300B2 (ja) 2006-05-19 2012-03-21 新電元工業株式会社 半導体装置の製造方法
JP5117698B2 (ja) * 2006-09-27 2013-01-16 ルネサスエレクトロニクス株式会社 半導体装置
JP2010021532A (ja) * 2008-06-12 2010-01-28 Sanyo Electric Co Ltd メサ型半導体装置及びその製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6521538B2 (en) * 2000-02-28 2003-02-18 Denso Corporation Method of forming a trench with a rounded bottom in a semiconductor device

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
JP昭57-196585A 1982.12.02
JP昭60-137073A 1985.07.20
JP特开2003-347306A 2003.12.05

Also Published As

Publication number Publication date
US20090309194A1 (en) 2009-12-17
KR20090129367A (ko) 2009-12-16
US8227901B2 (en) 2012-07-24
KR101075709B1 (ko) 2011-10-21
CN101604632A (zh) 2009-12-16
TW200952085A (en) 2009-12-16
TWI415192B (zh) 2013-11-11
JP2009302222A (ja) 2009-12-24

Similar Documents

Publication Publication Date Title
US11830764B2 (en) Method for forming a semiconductor-on-insulator (SOI) substrate
CN101499421B (zh) 台型半导体装置及其制造方法
CN101604632B (zh) 台型半导体装置及其制造方法
CN101471258B (zh) 台型半导体器件及其制造方法
US8916909B2 (en) Semiconductor device and method for fabricating a semiconductor device
JP5197122B2 (ja) トレンチ金属酸化物半導体
US20120214281A1 (en) Method for manufacturing semiconductor device
US11855159B2 (en) Method for forming thin semiconductor-on-insulator (SOI) substrates
US20230092543A1 (en) Silicon carbide power device with improved robustness and corresponding manufacturing process
US8362595B2 (en) Mesa semiconductor device and method of manufacturing the same
US20050202637A1 (en) Recessed termination for trench schottky device without junction curvature
CN101604660B (zh) 台型半导体器件及其制造方法
US8450183B2 (en) Power semiconductor device and method of manufacturing the same
US9287376B1 (en) Method of manufacturing a gate trench with thick bottom oxide
JP2011101018A (ja) トレンチ金属酸化物半導体電界効果トランジスタの製造方法
CN112242406A (zh) 阵列基板及其制作方法、显示装置
JP3466543B2 (ja) ショットキーバリア型半導体装置とその製造方法
US20210343594A1 (en) Moat coverage with dielectric film for device passivation and singulation
CN115663015A (zh) 一种半导体器件结构及其制备方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
ASS Succession or assignment of patent right

Owner name: SANYO SEMICONDUCTOR CO., LTD. NIIGATA SANYO ELECTR

Free format text: FORMER OWNER: SANYO SEMICONDUCTOR CO., LTD. SANYO SEMICONDUCTOR MANUFACTURING CO., LTD.

C41 Transfer of patent application or patent right or utility model
TA01 Transfer of patent application right

Effective date of registration: 20110121

Address after: Japan Osaka

Applicant after: Sanyo Electric Co., Ltd.

Co-applicant after: Sanyo Semiconductor Co., Ltd.

Co-applicant after: Niigata SANYO Electronics Corporation

Address before: Japan's Osaka Moriguchi city Beijing Sakamoto 2 D eyes 5 times 5

Applicant before: Sanyo Electric Co., Ltd.

Co-applicant before: Sanyo Semiconductor Co., Ltd.

Co-applicant before: Sanyo Semiconductor Manufacturing Co., Ltd.

C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20120307

Termination date: 20210612