CN117637611A - 一种改善芯片切割形变的晶圆结构及其制作方法 - Google Patents

Abstract

一种改善芯片切割形变的晶圆结构及其制作方法，涉及半导体技术领域，改善芯片切割形变的晶圆结构，本发明通过在所述的外围区域内的半导体层中设有至少一段围绕所述的器件区的第一类沟槽和至少一段位于围绕所述的第一类沟槽且与之平行的第二类沟槽，其中所述的第二类沟槽位于第二钝化层边缘的下方，所述的第二钝化层向下延伸至所述的第二类沟槽内，来解决了芯片切割形变的问题，增加器件生产的良率和使用过程中的可靠性。

Description

一种改善芯片切割形变的晶圆结构及其制作方法

技术领域

本发明涉及半导体技术领域，具体涉及一种改善芯片切割形变的晶圆结构及其制作方法，特别适用于功率半导体器件，尤其是垂直型功率半导体器件，例如屏蔽栅场效应管器件、绝缘栅双极型晶体管器件的外围区域结构及其制造方法。

背景技术

垂直型功率半导体器件，例如屏蔽栅场效应管器件、绝缘栅双极型晶体管器件等，具有分别位于上表面和下表面的源、漏（集、射）电极。通常的垂直型功率半导体器件的晶圆结构如图1的顶视图所示，其中包括周期性排列的四边形器件100，该四边形器件内最少包括：用作电流导通的有源区域、用作保持外围器件击穿电压的终端区域，且终端区域包围有源区域。周期排列的四边形器件100之间具有十字形切割道区域103，用于在后续工艺流程中进行切割，并形成单独的四边形器件以进行封装，垂直型功率半导体器件的上表面通常具有钝化层，用于防止污染物离子入侵对器件性能产生影响。该钝化层可能包括氮化物层或/和聚酰亚胺。通常地，钝化物层从四边形器件100中延伸到器件的外围区域102，而不会覆盖切割道区103。

图2为图1中切线A的剖面示意图，展示了一种通常的器件外围区域102结构。其中包括位于最底部的底部金属层111，位于底部金属层上方的半导体层110，位于半导体上表面的氧化隔离层112，位于氧化隔离层上方的上表面金属层113，位于上表面金属层上方的氮化物钝化层114，以及位于氮化物钝化层上方的聚酰亚胺钝化层115。在上述晶圆切割的过程中，切割道处的氧化隔离层112和半导体层110在外力下断裂并有可能形成分层，该分层可能在后续工艺的热过程或者器件长时间工作的环境下，被进一步恶化并且延伸到器件的外围区域102甚至器件内部区域100，进而引起器件可靠性问题。聚酰亚胺钝化层115和下方的物料层之间的结合力容易受到聚酰亚胺退火工艺的工程变异的影响，该结合力较弱时，在后续工艺例如晶圆切割的高压冲水等工序时，可能产生聚酰亚胺掀起、分层或者脱落等现象。

发明内容

本发明提出一种改进型一种垂直型功率半导体器件外围区域结构及其制造方法。该结构具有多个沟槽，能避免制造过程中的切割道附近的物料分层问题。

一种改善芯片切割形变的晶圆结构，所述的晶圆分为器件区、包围所述的器件区的外围区域以及切割道区域，所述的晶圆包括有位于底部的下表面金属层、位于下表面金属层上方的半导体层、位于半导体层上表面的隔离层、位于隔离层上方的上表面金属层，位于上表面金属层上方的第一钝化层，以及位于第一钝化层上方的第二钝化层，在所述的外围区域内的半导体层中设有至少一段围绕所述的器件区的第一类沟槽和至少一段位于围绕所述的第一类沟槽且与之平行的第二类沟槽，所述的第二类沟槽位于第二钝化层边缘的下方，所述的第二钝化层向下延伸至所述的第二类沟槽内。

进一步的，所述的第一钝化层材料为氮化物，和/或所述的第二钝化层为氮化物层或/和聚酰亚胺，和/或所述的第二钝化层向下延伸的深度大于0.3μm，和/或所述的第二钝化层在边缘处呈斜角，夹角在30-70度之间。

进一步的，第一类沟槽与器件内部的有源区域或者终端区域中的沟槽的深度和宽度一致。

进一步的，一段以上的第二类沟槽相互平行，和/或一段以上的第二类沟槽在同一直线上且不相连。

进一步的，位于第一类沟槽上方的上表面金属层和器件内部区域的上表面金属层相互隔离，并且第一类沟槽上方的上表面金属层并不连接到器件上表面的电极；位于第一类沟槽上方的上表面金属层连接到第一类沟槽，并与第一类沟槽构成器件的电场截止结构。

进一步的，同一器件区的第一类沟槽和第二类沟槽之间或不同器件区的第二类沟槽之间设有离子注入区，所述的离子注入区在器件区外围形成环绕器件区的等电势区域；或第一钝化层下方还设有第三钝化层。

进一步的，在所述的切割道区域内的半导体层中均匀分布有一段以上的第三类沟槽，第三类沟槽的方向平行于切割道的方向；或在所述的切割道区域最外围还设有一段以上的第四类沟槽，所述的第四类沟槽上方的隔离层内设有用于分隔外围区域内隔离层和切割道区域的隔离层的第一接触孔。

进一步的，所述的第二类沟槽上方还设有一段以上的第二接触孔，所述的第二接触孔连接两个以上的第二类沟槽且深入下方的半导体层之中。

进一步的，外围区域内隔离层比切割道区域的隔离层厚。

进一步的，第二类沟槽上方具有氧化隔离层凹槽区域，所述的第二钝化层向下延伸至所述的氧化隔离层凹槽区域内，氧化隔离层凹槽区域内的隔离层比器件区薄。

本发明还提供一种改善芯片切割形变的晶圆结构的制作方法，所述的制作方法包括如下的步骤：

第一步，在外围区域和切割道区域内的半导体层中形成一系列沟槽；

第二步，在部分沟槽内形成沟槽隔离层，再形成沟槽填充材料，然后形成氧化隔离层；

其中第二类沟槽内的沟槽填充材料的高度低于半导体上表面；或者

在第二类沟槽直接形成沟槽隔离层并将沟槽隔离层材料完全填满第二类沟槽；

第三步，在氧化隔离层内形成一系列接触孔，再形成上表面金属层；该系列接触孔包括：

连接第一类沟槽和上表面金属的第一接触孔；

连接半导体层和上表面金属的半导体接触孔；

位于多段第二类沟槽上方的第二接触孔；

第四步，形成上表面金属层上方的第一钝化层，再形成位于第一钝化层上方的第二钝化层，并使第二钝化层的钝化材料延伸填充到第二类沟槽中。

作为优选的，第一步中，形成的第二类沟槽的宽度和深度比第一类沟槽小；或，第三步中，第二接触孔底部的氧化物刻蚀深度比半导体刻蚀深度深0.1-1um；或第四步中，形成的第一钝化层围绕多段第二类沟槽；在形成第一钝化层后，再对隔离层进行刻蚀，形成第二类沟槽上方的氧化隔离层凹槽区域。

本发明提供的技术方案增加器件生产的良率和使用过程中的可靠性，解决了芯片切割形变的问题。

附图说明

图1为已有的垂直型功率半导体器件的晶圆结构的顶视图。

图2为外围区域结构A-A的剖面示意图。

图3为本发明一个实施例的器件外围区域结构的剖面示意图。

图4为本发明另一个实施例的器件外围区域结构的剖面示意图。

图5为本发明另一个实施例的器件外围区域结构的剖面示意图。

图6为本发明另一个实施例的器件外围区域结构的剖面示意图。

图7为本发明另一个实施例的器件外围区域结构的剖面示意图。

图8A-8D为本发明一个实施例的制造关键步骤的剖面示意图。

图9A-9C为本发明另一个实施例的制造关键步骤的剖面示意图。

图10A-10C为本发明另一个实施例的制造关键步骤的剖面示意图。

具体实施方式

以下结合附图和实施例，对本发明进行详细说明。需要指出的是，在以下对本发明的器件结构及其制造方法的说明中，半导体被认为由硅（Si）材料构成。但是，该半导体亦可由其他任何适合功率半导体器件制造的材料构成，如氮化镓（GaN），碳化硅（SiC）等。在以下说明中，半导体区的导电类型被分为P型（第二导电型）与N型（第一导电型）,一个P型导电类型的半导体区可以通过向原始半导体区掺入一种或几种杂质构成，这些杂质可以是但并不局限于：硼（B）、铝（Al）、镓（Ga）等。一个N型导电的半导体区亦可通过向原始半导体区掺入一种或几种杂质构成，这些杂质可以是但并不局限于：磷（P）、砷（As）、碲（Sb）、硒（Se）、质子（H+）等。在以下说明中，重度掺杂的P型导电的半导体区被标记为P+区，重度掺杂的N型导电的半导体区被标记为N+区。例如，在硅材料衬底中，若无特别指出，一个重度掺杂的区域的杂质浓度一般在1 × 10¹⁹cm-3 至1 × 10²¹cm-3之间。本技术领域人员应该知道，本发明所述的P型（第二导电型）与N型（第一导电型）可以互换。

本文件中所述的对应位置词如“上”、“下”、“左”、“右”、“前”、“后”、“垂直”、“水平”、“竖直”是对应于参考图示的相对位置。具体实施中并不限制固定方向。需指出，附图中的器件并不一定按具体比例绘画。附图中的掺杂区和沟槽的边界所示的直线，以及由该边界所形成的尖角，在实际应用中一般并非直线和精确的角。

本发明第一实施例的剖面示意图如图3所示。其中包括位于最底部的底部金属层111，位于底部金属层上方的半导体层110，位于半导体上表面的氧化隔离层112，位于氧化隔离层上方的上表面金属层113，位于上表面金属层上方的氮化物钝化层114，以及位于氮化物钝化层上方的聚酰亚胺钝化层115。

此外，还包括位于器件外围区域102内，半导体层110内部的第一类沟槽201以及第二类沟槽202。

其中，第一类沟槽201位于器件外围区域102和器件内部区域100之间且围绕器件内部区域100。第二类沟槽202位于聚酰亚胺钝化层115边缘的下方，而且一部分聚酰亚胺材料位于第二类沟槽202之内。

第一类沟槽201内填充有氧化物，该氧化物和氧化隔离层112相连。在一些实施例中，第一类沟槽201内部可能填充有多晶硅，且多晶硅和半导体110间具有绝缘材料隔离。第一类沟槽201能防止半导体层110和氧化物隔离层112之间裂痕，沿着水平方向从切割道延伸到器件内部区域。

第二类沟槽202内可能填充有氧化物、多晶硅、或者其他物料；也可能没有其余填充物，使聚酰亚胺钝化层115和半导体层110直接接触。在一个实施例中，第二类沟槽202侧壁具有侧壁氧化层203，该侧壁氧化层203的厚度和器件内部区域100内的沟槽的侧壁的氧化层厚度一致。第二类沟槽202能增加酰亚胺钝化层115和下方物料层的附着力，同时也能防止聚酰亚胺钝化层115和下方物料因为水平方向受力形变而引起分层和脱落。

通常地，第二类沟槽202宽度在0.2-10um之间，深度在0.3-10um之间。聚酰亚胺钝化层115在第二类沟槽中的深度通常大于0.3um。

在一个实施例中，第一类沟槽201可能与四边形器件100内部的有源区域或者终端区域中的沟槽的深度和宽度一致。在一些实施例中，第一类沟槽201可能具有多段，而且多段第一类沟槽之间相互平行并围绕器件内部区域100。

在一个实施例中，第二类沟槽202可能具有多段。多段第二类沟槽202之间可能相互平行100，多段的第二类沟槽202也可能相互连接在一起（指的是在一个直线上但不相交的沟槽段）。多段第二类沟槽202的排布，有利于增加聚酰亚胺层115和下方物料层间的附着能力。

在一些实施例中，位于第一类沟槽201上方的上表面金属层113和器件内部区域100的上表面金属层113相互隔离，并且第一类沟槽201上方的上表面金属层113并不连接到器件上表面的电极：源极（射极）、栅极。该部分的上表面金属层113也有可能连接到位于部分第一类沟槽201内填充多晶硅上，并与第一类沟槽201构成器件的电场截止结构。

在一些实施例中，第一类沟槽201以外的区域，和/或第二类沟槽202附近的区域，可能具有N+型离子注入区，这个区域可以是第一类沟槽201和第二类沟槽202之间、第二类沟槽202和第二类沟槽202之间的整段区域，离子注入区的深度在0.1-0.5um之间，该N+型离子注入区可能在器件区外围形成环绕器件区的等电势区域226。

在一些实施例中，可能省略氮化物钝化层114。在一些实施例中，氮化物钝化层114下方可能具有额外的氧化物第三钝化层116。

在一些实施例中，器件外围区域102的聚酰亚胺层115边缘的尽头处，聚酰亚胺层115和下方的水平物料层呈斜角，该夹角222在30-70度之间。该斜角有利于防止水平应力导致的聚酰亚胺层115分层。

本发明另一个实施例的剖面示意图如图4所示。

和图3中的实施例的不同之处在于，该实施例中，在切割道区域103内，半导体层中均匀分布有多段相互平行的第三类沟槽204。该第三类沟槽204的方向平行于切割道的方向。

第三类沟槽204能减少晶圆切割时，半导体层在水平方向产生的龟裂。

第三类沟槽内可能填充有填充物材料205，该填充材料205可能是氧化物，也可能是多晶硅和绝缘物且多晶硅和沟槽之间由绝缘物隔离，也可能是低应力材料如有机聚合物等。

如图4所示，在一些实施例中，切割道区域103外围可能还有第四类沟槽212。

第四类沟槽212上方具有氧化物隔离层112内的接触孔211，该接触孔把器件外围区域102和切割道区域103的氧化物隔离层112分隔开。

第四类沟槽212的作用在于防止晶圆切割过程中，切割道区域103的氧化物隔离层112和下方半导体层110之间的分层，对芯片内部区域的氧化物隔离层112产生应力。

第四类沟槽可能具有多段且相互平行。

在一些实施例中，第二类沟槽202可能作为第四类沟槽212，并实现第四类沟槽的功能，如图4所示。

本发明另一个实施例的剖面示意图如图5所示。

和上述实施例的不同之处在于，该实施例中，还包括位于多个第二类沟槽202上方，分隔氧化物隔离层112的宽接触孔214。宽接触孔214位于多个第二类沟槽202之间并连接多个第二类沟槽202，且深入下方的半导体层110之中。

一部分聚酰亚胺材料进入宽接触孔214，因此其能增加酰亚胺钝和下方物料层的附着力，并能防止切割道区域103的氧化物隔离层112和下方半导体层110之间的分层对芯片内部区域的氧化物隔离层112产生的影响。

在一个实施例中，宽接触孔214的宽度在0.2-5um之间，深入半导体层深度在0.1-1um之间。

宽接触孔214可能具有多段，并可能相互平行，在一些实施例中，宽接触孔也可能是非连续的多段沟槽。

本发明另一个实施例的剖面示意图如图6所示。

和上述实施例的不同之处在于，该实施例中切割道区域103上的氧化隔离层112比器件内部区域100薄。

该较薄的氧化隔离层112有利于减少晶圆切割过程中氧化层产生的应力。

在一个实施例中，较薄的氧化隔离层112的形成方法为：

首先形成上表面金属层113和其上方的氮化物钝化层114。然后，对钝化物层进行光刻，并在光刻胶的保护下刻蚀氧化隔离层112。刻蚀后较薄的氧化隔离层112厚度可能在2000A到10000A之间。

在一些实施例中，也可能完全去除切割道上方的氧化隔离层112。

本发明另一个实施例的剖面示意图如图7所示。和上述实施例的不同之处在于，位于第二类沟槽202上方，具有氧化隔离层凹槽区域215，氧化隔离层凹槽区域215内的氧化隔离层112比器件内部区域100薄，且聚酰亚胺层115填满氧化隔离层凹槽区域215。

氧化隔离层凹槽区域215有利于增加聚酰亚胺层115与下方物料层间的附着能力。

氧化隔离层凹槽区域215的形成方法可能和图6中较薄的氧化隔离层112的形成方法相同，并且由氮化物钝化层114的版图形状所限定。

图8A到图8D展示了一个本发明实施例的一种可行制造方法的关键步骤。

第一步，在器件外围区域102和切割道区域103内的半导体层110中形成一系列沟槽（201，202，204），如图8A所示。

其中，系列沟槽（201，202，204）的宽度和深度可能和器件内部的沟槽一致。在一个实施例中，系列沟槽（201，202，204）的深度和宽度和器件内部区域100内的终端结构中的沟槽的深度和宽度一致。

第二步，在沟槽内形成沟槽隔离层216，再形成沟槽填充材料217，然后形成氧化隔离层112，如图8B所示。

沟槽填充材料217可能为多晶硅。

在一个实施例中，位于第二类沟槽202内的沟槽填充材料217的高度可能低于半导体上表面，并距离半导体上表面0.2-1.5um，且沟槽填充物217上方具有氧化物填充层218。

在一个屏蔽栅场效应管的器件实施例中，系列沟槽（201，202，204）的结构有可能和器件内部区域100的屏蔽栅场效应管元胞的沟槽结构一样。

第三步，在氧化隔离层112内形成一系列接触孔（211，214，219），再形成上表面金属层113，如图8C所示。

该系列接触孔包括：

连接第一类沟槽201和上表面金属113的沟槽接触孔211。该沟槽接触孔211可能连接到沟槽内的沟槽填充物217中。

连接半导体层110和上表面金属113的半导体接触孔219。该半导体接触孔219可能深入到半导体中，在半导体层中深度在0.1-0.7um之间；

位于多段第二类沟槽202上方的宽接触孔214。宽接触孔214底部的半导体层110的深度和剩余的氧化物填充层218的深度可能不同。

在一个实施例中，宽沟槽214底部的半导体层110的深度距离半导体上表面在0.1-1um之间，宽沟槽214底部的剩余氧化物填充层218的深度距离半导体上表面在0.1-2um之间。

在一些实施例中，宽沟槽214中可能填充有部分的金属，例如Ti/W等合金。

第四步，形成上表面金属层113上方的氮化物钝化层114，再形成位于氮化物钝化层上方的聚酰亚胺钝化层115，并使聚酰亚胺钝化材料填充到第二类沟槽202中。

其中，器件外围区域102处的氮化物钝化层114包裹上表面金属层113的边缘并往外延伸，延伸距离在1-15um之间。聚酰亚胺钝化层115包裹氮化物钝化层114的边缘并往外延伸，延伸距离在2-15um之间。

氮化物钝化层114通常由化学气态沉积氮化物层，之后再进行光刻来形成。在一些实施例中，可能在化学气态沉积形成氮化物层前，首先在下方形成致密氧化层，并在形成氮化物层之后一起进行光刻。

在一些实施例中，也可能省略氮化物钝化层114。

在一些实施例中，在形成聚酰亚胺钝化层115后会进行烘烤以增加聚酰亚胺钝化层115和下方材料的附着力。

图9A到图9C展示了另一个本发明实施例的一种可行制造方法的关键步骤。其与图8A-8D所示的制造方法不同在于：

第一步中，形成的第二类沟槽202的宽度和深度比第一类沟槽201小。

在一个实施例中，第一类沟槽201的宽度为0.4-1um，深度为2-8um；第二类沟槽202的宽度为0.2-0.4um，深度为1-6um。

第二步中，第二类沟槽202形成沟槽隔离层216后，沟槽隔离层216材料完全填满第二类沟槽，如图9A所示。

第三步中，宽接触孔214底部的氧化物刻蚀深度比半导体刻蚀深度深0.1-1um，如图9B所示。

该实施例最终结构如图9C所示，其中第二类沟槽202上方的宽接触孔214底部密集的锯齿形结构，有利于增加聚酰亚胺钝化层115的附着力。

图10A到图10C展示了另一个本发明实施例的一种可行制造方法的关键步骤，其与上述的制造方法不同在于：

第四步中，形成的氮化物钝化层114围绕多段第二类沟槽202，如图10A所示；在形成氮化物钝化层114后，再对氧化隔离层112进行刻蚀，形成第二类沟槽202上方的氧化隔离层凹槽区域215，如图10B所示。

该实施例最终结构如图10C所示，其中的氧化隔离层凹槽区域215有利于增加聚酰亚胺层115的附着力。

本领域人员应该知道，上述制造步骤只列出关键步骤，并未展示形成器件的完整步骤。具体的详细制造步骤，可根据本领域常见制造工艺制程步骤以及常识性知识得到并对之进行适当的增减和改变。

此外，本技术领域人员应该知道，上述提及的各个本发明的实施例所提到的结构特征以及工艺步骤，可以相互组合形成更多的实施例器件结构和制造流程。

Claims (12)

1.一种改善芯片切割形变的晶圆结构，所述的晶圆分为器件区、包围所述的器件区的外围区域以及切割道区域，所述的晶圆包括有位于底部的下表面金属层、位于下表面金属层上方的半导体层、位于半导体层上表面的隔离层、位于隔离层上方的上表面金属层，位于上表面金属层上方的第一钝化层，以及位于第一钝化层上方的第二钝化层，其特征在于，在所述的外围区域内的半导体层中设有至少一段围绕所述的器件区的第一类沟槽和至少一段位于围绕所述的第一类沟槽且与之平行的第二类沟槽，所述的第二类沟槽位于第二钝化层边缘的下方，所述的第二钝化层向下延伸至所述的第二类沟槽内。

2.如权利要求1所述的一种改善芯片切割形变的晶圆结构，其特征在于，所述的第一钝化层材料为氮化物，和/或所述的第二钝化层为氮化物层或/和聚酰亚胺，和/或所述的第二钝化层向下延伸的深度大于0.3μm，和/或所述的第二钝化层在边缘处呈斜角，夹角在30-70度之间。

3.如权利要求1所述的一种改善芯片切割形变的晶圆结构，其特征在于，第一类沟槽与器件内部的有源区域或者终端区域中的沟槽的深度和宽度一致。

4.如权利要求1所述的一种改善芯片切割形变的晶圆结构，其特征在于，一段以上的第二类沟槽相互平行，和/或一段以上的第二类沟槽在同一直线上且不相连。

5.如权利要求1所述的一种改善芯片切割形变的晶圆结构，其特征在于，位于第一类沟槽上方的上表面金属层和器件内部区域的上表面金属层相互隔离，并且第一类沟槽上方的上表面金属层并不连接到器件上表面的电极；位于第一类沟槽上方的上表面金属层连接到第一类沟槽，并与第一类沟槽构成器件的电场截止结构。

6.如权利要求1所述的一种改善芯片切割形变的晶圆结构，其特征在于，同一器件区的第一类沟槽和第二类沟槽之间或不同器件区的第二类沟槽之间设有离子注入区，所述的离子注入区在器件区外围形成环绕器件区的等电势区域；或第一钝化层下方还设有第三钝化层。

7.如权利要求1所述的一种改善芯片切割形变的晶圆结构，其特征在于，在所述的切割道区域内的半导体层中均匀分布有一段以上的第三类沟槽，第三类沟槽的方向平行于切割道的方向；或在所述的切割道区域最外围还设有一段以上的第四类沟槽，所述的第四类沟槽上方的隔离层内设有用于分隔外围区域内隔离层和切割道区域的隔离层的第一接触孔。

8.如权利要求1所述的一种改善芯片切割形变的晶圆结构，其特征在于，所述的第二类沟槽上方还设有一段以上的第二接触孔，所述的第二接触孔连接两个以上的第二类沟槽且深入下方的半导体层之中。

9.如权利要求1所述的一种改善芯片切割形变的晶圆结构，其特征在于，外围区域内隔离层比切割道区域的隔离层厚。

10.如权利要求1所述的一种改善芯片切割形变的晶圆结构，其特征在于，第二类沟槽上方具有氧化隔离层凹槽区域，所述的第二钝化层向下延伸至所述的氧化隔离层凹槽区域内，氧化隔离层凹槽区域内的隔离层比器件区薄。

11.一种改善芯片切割形变的晶圆结构的制作方法，其特征在于，所述的制作方法包括如下的步骤：

第一步，在外围区域和切割道区域内的半导体层中形成一系列沟槽；

第二步，在部分沟槽内形成沟槽隔离层，再形成沟槽填充材料，然后形成氧化隔离层；

其中第二类沟槽内的沟槽填充材料的高度低于半导体上表面；或者

在第二类沟槽直接形成沟槽隔离层并将沟槽隔离层材料完全填满第二类沟槽；

第三步，在氧化隔离层内形成一系列接触孔，再形成上表面金属层；该系列接触孔包括：

连接第一类沟槽和上表面金属的第一接触孔；

连接半导体层和上表面金属的半导体接触孔；

位于多段第二类沟槽上方的第二接触孔；

第四步，形成上表面金属层上方的第一钝化层，再形成位于第一钝化层上方的第二钝化层，并使第二钝化层的钝化材料延伸填充到第二类沟槽中。

12.如权利要求11所述的一种改善芯片切割形变的晶圆结构的制作方法，其特征在于，

第一步中，形成的第二类沟槽的宽度和深度比第一类沟槽小；或，

第三步中，第二接触孔底部的氧化物刻蚀深度比半导体刻蚀深度深0.1-1um；或

第四步中，形成的第一钝化层围绕多段第二类沟槽；在形成第一钝化层后，再对隔离层进行刻蚀，形成第二类沟槽上方的氧化隔离层凹槽区域。