JPH11251443A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH11251443A JPH11251443A JP10045651A JP4565198A JPH11251443A JP H11251443 A JPH11251443 A JP H11251443A JP 10045651 A JP10045651 A JP 10045651A JP 4565198 A JP4565198 A JP 4565198A JP H11251443 A JPH11251443 A JP H11251443A
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-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
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-
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Abstract
(57)【要約】
【課題】ツェナーダイオードとＭＯＳＦＥＴを有する半
導体装置では、製造工程が多く製造コストが高くなる。 【解決手段】多結晶シリコン膜形成工程でＭＯＳＦＥＴ
部のゲート電極９ｂとなる部分とツェナーダイオード９
ａを同時に形成することにより、従来の技術において行
っていたゲート電極用多結晶シリコン膜形成工程とゲー
ト電極形成工程での多結晶シリコン膜のエッチング工程
が削減でき、製造工程の簡略化による製造コストの減少
が可能となる。
導体装置では、製造工程が多く製造コストが高くなる。 【解決手段】多結晶シリコン膜形成工程でＭＯＳＦＥＴ
部のゲート電極９ｂとなる部分とツェナーダイオード９
ａを同時に形成することにより、従来の技術において行
っていたゲート電極用多結晶シリコン膜形成工程とゲー
ト電極形成工程での多結晶シリコン膜のエッチング工程
が削減でき、製造工程の簡略化による製造コストの減少
が可能となる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特にツェナーダイオードとＭＯＳＦＥＴを
有する半導体装置の製造方法に関する。
方法に関し、特にツェナーダイオードとＭＯＳＦＥＴを
有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】近年、縦型ＭＯＳＦＥＴは、周波数特性
に優れ、スイッチング速度が速く、かつ低電力で駆動で
きる等多くの特長を有することから、様々な産業分野で
使用されている。このような縦型ＭＯＳＦＥＴでは、例
えば特願平８−１２８７６４号にあるように、サージ電
圧等の保護のためゲート・ソース間に並列に複数段の双
方向ツェナーダイオードを内蔵し、ツェナー耐圧をＭＯ
ＳＦＥＴの耐圧よりも低く設定することにより、サージ
電圧等が印加された場合ＭＯＳＦＥＴよりも先にツェナ
ーダイオードがブレイクダウンし、ツェナーダイオード
がクランプ回路の役目をしてＭＯＳＦＥＴの素子破壊を
防止する保護回路を形成している。
に優れ、スイッチング速度が速く、かつ低電力で駆動で
きる等多くの特長を有することから、様々な産業分野で
使用されている。このような縦型ＭＯＳＦＥＴでは、例
えば特願平８−１２８７６４号にあるように、サージ電
圧等の保護のためゲート・ソース間に並列に複数段の双
方向ツェナーダイオードを内蔵し、ツェナー耐圧をＭＯ
ＳＦＥＴの耐圧よりも低く設定することにより、サージ
電圧等が印加された場合ＭＯＳＦＥＴよりも先にツェナ
ーダイオードがブレイクダウンし、ツェナーダイオード
がクランプ回路の役目をしてＭＯＳＦＥＴの素子破壊を
防止する保護回路を形成している。
【０００３】さらに、縦型ＭＯＳＦＥＴでは、例えば特
開昭６２−１２６６７４号公報および特開平８−２３６
７６６号公報にあるように、オン電圧低減やサージ耐量
向上のためＵ溝構造を持つものが提案されているが、ゲ
ート・ソース間に並列に複数段の双方向ツェナーダイオ
ードを内蔵し、かつＵ溝構造を持つ縦型ＭＯＳＦＥＴに
ついては、従来の半導体装置の製造方法として、図５
（ａ）〜（ｄ）、図６（ａ）〜（ｄ）、及び図７（ａ）
〜（ｃ）に示すような形態になっている。
開昭６２−１２６６７４号公報および特開平８−２３６
７６６号公報にあるように、オン電圧低減やサージ耐量
向上のためＵ溝構造を持つものが提案されているが、ゲ
ート・ソース間に並列に複数段の双方向ツェナーダイオ
ードを内蔵し、かつＵ溝構造を持つ縦型ＭＯＳＦＥＴに
ついては、従来の半導体装置の製造方法として、図５
（ａ）〜（ｄ）、図６（ａ）〜（ｄ）、及び図７（ａ）
〜（ｃ）に示すような形態になっている。
【０００４】すなわち、まず図５（ａ）に示すように、
ｎ+ 型シリコン基板１上にドレイン層となるｎ型エピタ
キシャル層２を形成する。次いで全面に熱酸化法により
酸化膜を形成したのちフォトリソグラフィ法によりパタ
ーンニングして、マスクを形成したのち全面にボロンを
イオン注入し熱処理して所定の領域にｐ型ウェル層３を
形成する。
ｎ+ 型シリコン基板１上にドレイン層となるｎ型エピタ
キシャル層２を形成する。次いで全面に熱酸化法により
酸化膜を形成したのちフォトリソグラフィ法によりパタ
ーンニングして、マスクを形成したのち全面にボロンを
イオン注入し熱処理して所定の領域にｐ型ウェル層３を
形成する。
【０００５】次に図５（ｂ）に示すように、ウェットエ
ッチングにより全面の酸化膜を除去したのち、全面に熱
酸化法により酸化膜を形成する。裏面には裏面酸化膜５
が形成される。次いでＣＶＤ法により窒化シリコン膜を
形成したのちフォトリソグラフィ法によりパターンニン
グしてマスクを形成し次いでイオンエッチングによりダ
イオード形成領域及びＭＯＳＦＥＴ形成領域端部の窒化
シリコン膜とエピタキシャル層２を所定の深さまでエッ
チングし溝を形成したのち、ＬＯＣＯＳ酸化法により主
に溝を埋めるフィールド酸化膜４を形成する。
ッチングにより全面の酸化膜を除去したのち、全面に熱
酸化法により酸化膜を形成する。裏面には裏面酸化膜５
が形成される。次いでＣＶＤ法により窒化シリコン膜を
形成したのちフォトリソグラフィ法によりパターンニン
グしてマスクを形成し次いでイオンエッチングによりダ
イオード形成領域及びＭＯＳＦＥＴ形成領域端部の窒化
シリコン膜とエピタキシャル層２を所定の深さまでエッ
チングし溝を形成したのち、ＬＯＣＯＳ酸化法により主
に溝を埋めるフィールド酸化膜４を形成する。
【０００６】次に図５（ｃ）に示すように、全面にＣＶ
Ｄ法により多結晶シリコン膜９を形成したのち、裏面の
多結晶シリコン膜を除去する。
Ｄ法により多結晶シリコン膜９を形成したのち、裏面の
多結晶シリコン膜を除去する。
【０００７】次に図５（ｄ）に示すように、全面にボロ
ンを１０14ｃｍ-2程度イオン注入したのち、フォトリソ
グラフィ法によりパターンニングしダイオード形成領域
にツェナーダイオードのアノード層となるｐ−型ダイオ
ード層９ｅを形成する。
ンを１０14ｃｍ-2程度イオン注入したのち、フォトリソ
グラフィ法によりパターンニングしダイオード形成領域
にツェナーダイオードのアノード層となるｐ−型ダイオ
ード層９ｅを形成する。
【０００８】次に図６（ａ）に示すように、全面に熱酸
化法により酸化膜を形成したのち、全面にボロンを１０
13ｃｍ-2程度イオン注入し熱処理してＭＯＳＦＥＴ形成
領域のｎ型エピタキシャル層２にｐ型ベース層６を形成
する。
化法により酸化膜を形成したのち、全面にボロンを１０
13ｃｍ-2程度イオン注入し熱処理してＭＯＳＦＥＴ形成
領域のｎ型エピタキシャル層２にｐ型ベース層６を形成
する。
【０００９】次に図６（ｂ）に示すように、フォトリソ
グラフィ法によりパターンニングしマスクを形成したの
ち、全面にボロンを１０15ｃｍ-2程度イオン注入し熱処
理してｐ型ベース層６内にｐ+ 型ベース層１０を形成す
る。
グラフィ法によりパターンニングしマスクを形成したの
ち、全面にボロンを１０15ｃｍ-2程度イオン注入し熱処
理してｐ型ベース層６内にｐ+ 型ベース層１０を形成す
る。
【００１０】次に図６（ｃ）に示すように、フォトリソ
グラフィ法によりｐ+ 型ベース層１０の周辺部とｐ- 型
ダイオード層９ｅの所定の部分を開口したマスクを形成
したのち、全面にヒ素を１０16ｃｍ-2程度イオン注入し
熱処理してｎ+ 型ソース層７とツェナーダイオードのカ
ソード層となるｎ+ 型ダイオード層９ｆを同時に形成す
る。
グラフィ法によりｐ+ 型ベース層１０の周辺部とｐ- 型
ダイオード層９ｅの所定の部分を開口したマスクを形成
したのち、全面にヒ素を１０16ｃｍ-2程度イオン注入し
熱処理してｎ+ 型ソース層７とツェナーダイオードのカ
ソード層となるｎ+ 型ダイオード層９ｆを同時に形成す
る。
【００１１】次に図６（ｄ）に示すように、フォトリソ
グラフィ法によりパターンニングしマスクを形成したの
ち、ｎ＋型ソース層７に接する部分のフィールド酸化膜
４をウェットエッチングしＵ溝１９を形成する。次いで
全面に熱酸化法により２０〜５０ｎｍのゲート酸化膜８
を形成する。
グラフィ法によりパターンニングしマスクを形成したの
ち、ｎ＋型ソース層７に接する部分のフィールド酸化膜
４をウェットエッチングしＵ溝１９を形成する。次いで
全面に熱酸化法により２０〜５０ｎｍのゲート酸化膜８
を形成する。
【００１２】次に図７（ａ）に示すように、全面にＣＶ
Ｄ法によりゲート電極用の多結晶シリコン膜１２を形成
したのち、裏面の多結晶シリコン膜を除去する。次いで
熱拡散法により全面に１０19ｃｍ-3程度のリンを導入
し、多結晶シリコン膜１２をｎ型とする。
Ｄ法によりゲート電極用の多結晶シリコン膜１２を形成
したのち、裏面の多結晶シリコン膜を除去する。次いで
熱拡散法により全面に１０19ｃｍ-3程度のリンを導入
し、多結晶シリコン膜１２をｎ型とする。
【００１３】次に図７（ｂ）に示すように、フォトリソ
グラフィ法により多結晶シリコン膜１２をパターンニン
グしゲート電極１２ａを形成する。
グラフィ法により多結晶シリコン膜１２をパターンニン
グしゲート電極１２ａを形成する。
【００１４】次に図７（ｃ）に示すように、全面にＣＶ
Ｄ法によりＢＰＳＧ膜などからなる層間絶縁膜１３を形
成したのち、パターンニングしてｎ+ 型ソース層７、ｎ
+ 型ダイオード層９ｆ及びｐ+ 型ベース層１０に接続す
る開孔部を形成する。次いで全面にアルミ膜を堆積した
のちパターンニングしてソース電極１４を形成する。次
いでソース電極１４上にＰＳＧ膜からなる表面保護膜１
５と、ｎ+ 型シリコン基板１の下面にＴｉ−Ｎｉ−Ａｇ
等からなるドレイン電極１６を形成して半導体装置を完
成させる。
Ｄ法によりＢＰＳＧ膜などからなる層間絶縁膜１３を形
成したのち、パターンニングしてｎ+ 型ソース層７、ｎ
+ 型ダイオード層９ｆ及びｐ+ 型ベース層１０に接続す
る開孔部を形成する。次いで全面にアルミ膜を堆積した
のちパターンニングしてソース電極１４を形成する。次
いでソース電極１４上にＰＳＧ膜からなる表面保護膜１
５と、ｎ+ 型シリコン基板１の下面にＴｉ−Ｎｉ−Ａｇ
等からなるドレイン電極１６を形成して半導体装置を完
成させる。
【００１５】上述した従来の半導体装置の製造方法にお
いて、ツェナー耐圧は図５（ｄ）の工程でのツェナーイ
オン注入量と図７（ａ）の工程でのリン拡散の不純物濃
度により決定される。
いて、ツェナー耐圧は図５（ｄ）の工程でのツェナーイ
オン注入量と図７（ａ）の工程でのリン拡散の不純物濃
度により決定される。
【００１６】
【発明が解決しようとする課題】第１の問題点は、従来
の技術においてツェナーダイオードは図５（ｃ）に示す
工程での多結晶シリコン膜９により形成し、ゲート電極
は図７（ａ）に示す多結晶シリコン膜１２により形成す
るため、多結晶シリコン膜の形成およびパターンニング
工程が２回になり、製造工程が複雑で長くかかることで
ある。
の技術においてツェナーダイオードは図５（ｃ）に示す
工程での多結晶シリコン膜９により形成し、ゲート電極
は図７（ａ）に示す多結晶シリコン膜１２により形成す
るため、多結晶シリコン膜の形成およびパターンニング
工程が２回になり、製造工程が複雑で長くかかることで
ある。
【００１７】第２の問題点は、従来の技術において図７
（ｂ）に示したように、ツェナーダイオードをなす多結
晶シリコン膜からなるｐ- 型ダイオード層９ｅおよびｎ
＋型ダイオード層９ｆの上に、酸化膜を介して形成した
多結晶シリコン膜１２をエッチングしてゲート電極１２
ａを形成する際に、エッチング超過の場合にはｐ−型ダ
イオード層９ｅとｎ+ 型ダイオード層９ｆの間で短絡不
良となり、エッチング不足の場合にはゲート電極１２ａ
とソース電極１４で短絡不良となるため、残膜としての
酸化膜の膜厚コントロールを精密に行う必要があり、管
理工数としての製造コストの上昇を招くことである。
（ｂ）に示したように、ツェナーダイオードをなす多結
晶シリコン膜からなるｐ- 型ダイオード層９ｅおよびｎ
＋型ダイオード層９ｆの上に、酸化膜を介して形成した
多結晶シリコン膜１２をエッチングしてゲート電極１２
ａを形成する際に、エッチング超過の場合にはｐ−型ダ
イオード層９ｅとｎ+ 型ダイオード層９ｆの間で短絡不
良となり、エッチング不足の場合にはゲート電極１２ａ
とソース電極１４で短絡不良となるため、残膜としての
酸化膜の膜厚コントロールを精密に行う必要があり、管
理工数としての製造コストの上昇を招くことである。
【００１８】上述したこれら問題点により、製造工程が
複雑化して製造コストの上昇を招く欠点がある。
複雑化して製造コストの上昇を招く欠点がある。
【００１９】本発明の目的は、上記欠点を除去し、製造
工程を簡略化して製造コストの減少が図れる半導体装置
の製造方法を提供することにある。
工程を簡略化して製造コストの減少が図れる半導体装置
の製造方法を提供することにある。
【００２０】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、ドレイン層となる第１導電型高濃度半導体基
板上に第１導電型のエピタキシャル層を形成したのち、
このエピタキシャル層の表面の少くともダイオード形成
領域に選択的に第２導電型のウェル層を形成する工程
と、このウェル層のダイオード形成領域及び前記エピタ
キシャル層のＭＯＳＦＥＴ形成領域の端部に選択的にフ
ィールド酸化膜を形成する工程と、このフィールド酸化
膜を除くＭＯＳＦＥＴ形成領域の前記エピタキシャル層
の表面に第２導電型不純物層からなるベース層を形成す
る工程と、このベース層の表面に選択的に第１導電型高
濃度不純物層からなるソース層を形成したのちＭＯＳＦ
ＥＴ形成領域の前記フィールド酸化膜を除去しＵ溝を形
成する工程と、このＵ溝を含む全面に酸化膜と多結晶シ
リコン膜とを形成する工程と、この多結晶シリコン膜と
酸化膜とをパターニングしＭＯＳＦＥＴ形成領域にゲー
ト電極とゲート酸化膜をそしてダイオード形成領域にツ
ェナーダイオードを同時に形成する工程と、ゲート電極
が形成されたＭＯＳＦＥＴ領域の前記ソース層を含む前
記ベース層表面に第２導電型高濃度不純物層からなる高
不純物濃度のベース層を形成する工程とを含むことを特
徴とするものであり、又前記ツェナーダイオードのアノ
ード層は前記第２導電型の高不純物濃度ベース層と同時
に形成され、かつ前記ツェナーダイオードのカソード層
の不純物は前記ゲート電極に導入される第１導電型の不
純物と同時に導入されるものである。
造方法は、ドレイン層となる第１導電型高濃度半導体基
板上に第１導電型のエピタキシャル層を形成したのち、
このエピタキシャル層の表面の少くともダイオード形成
領域に選択的に第２導電型のウェル層を形成する工程
と、このウェル層のダイオード形成領域及び前記エピタ
キシャル層のＭＯＳＦＥＴ形成領域の端部に選択的にフ
ィールド酸化膜を形成する工程と、このフィールド酸化
膜を除くＭＯＳＦＥＴ形成領域の前記エピタキシャル層
の表面に第２導電型不純物層からなるベース層を形成す
る工程と、このベース層の表面に選択的に第１導電型高
濃度不純物層からなるソース層を形成したのちＭＯＳＦ
ＥＴ形成領域の前記フィールド酸化膜を除去しＵ溝を形
成する工程と、このＵ溝を含む全面に酸化膜と多結晶シ
リコン膜とを形成する工程と、この多結晶シリコン膜と
酸化膜とをパターニングしＭＯＳＦＥＴ形成領域にゲー
ト電極とゲート酸化膜をそしてダイオード形成領域にツ
ェナーダイオードを同時に形成する工程と、ゲート電極
が形成されたＭＯＳＦＥＴ領域の前記ソース層を含む前
記ベース層表面に第２導電型高濃度不純物層からなる高
不純物濃度のベース層を形成する工程とを含むことを特
徴とするものであり、又前記ツェナーダイオードのアノ
ード層は前記第２導電型の高不純物濃度ベース層と同時
に形成され、かつ前記ツェナーダイオードのカソード層
の不純物は前記ゲート電極に導入される第１導電型の不
純物と同時に導入されるものである。
【００２１】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。図１（ａ）〜
（ｅ）、図２（ａ）〜（ｄ）、図３（ａ）〜（ｂ）は、
本発明の一実施の形態の製造方法を説明するために工程
順に示した半導体チップの断面図、図４は、本発明の一
実施の形態を示す等価回路図である。
て図面を参照して詳細に説明する。図１（ａ）〜
（ｅ）、図２（ａ）〜（ｄ）、図３（ａ）〜（ｂ）は、
本発明の一実施の形態の製造方法を説明するために工程
順に示した半導体チップの断面図、図４は、本発明の一
実施の形態を示す等価回路図である。
【００２２】まず図１（ａ）に示すように、ｎ+ 型シリ
コン基板１上にドレイン層となる１０15〜１０16ｃｍ-3
程度の不純物濃度のｎ型エピタキシャル層２を形成す
る。次いで全面に熱酸化法により酸化膜を形成したのち
フォトリソグラフィ法によりフォトレジストをパターン
ニングしてマスクを形成し、次いで全面にボロンを１０
13ｃｍ-2程度イオン注入したのち熱処理してエピタキシ
ャル層３にｐ型ウェル層３を形成する。次に図１（ｂ）
に示すように、ウェットエッチングにより全面の酸化膜
を除去したのち、全面に熱酸化法により厚さ５０〜６０
ｎｍの酸化膜を形成する。この時裏面には裏面酸化膜５
が形成される。次いでＣＶＤ法により厚さ約８０ｎｍの
窒化シリコン膜を形成したのちフォトリソグラフィ法に
よりパターンニングしたマスクを形成し、イオンエッチ
ング法によりダイオード形成領域及びＭＯＳＦＥＴ形成
領域端部の窒化シリコン膜を除去したのち、イオンエッ
チング法によりｐ型ウェル層３及びｎ型エピタキシャル
層２を深さ１．３〜１．４μｍまでエッチングし、次い
でＬＯＣＯＳ酸化法により厚さ約７００ｎｍのフィール
ド酸化膜４を形成する。
コン基板１上にドレイン層となる１０15〜１０16ｃｍ-3
程度の不純物濃度のｎ型エピタキシャル層２を形成す
る。次いで全面に熱酸化法により酸化膜を形成したのち
フォトリソグラフィ法によりフォトレジストをパターン
ニングしてマスクを形成し、次いで全面にボロンを１０
13ｃｍ-2程度イオン注入したのち熱処理してエピタキシ
ャル層３にｐ型ウェル層３を形成する。次に図１（ｂ）
に示すように、ウェットエッチングにより全面の酸化膜
を除去したのち、全面に熱酸化法により厚さ５０〜６０
ｎｍの酸化膜を形成する。この時裏面には裏面酸化膜５
が形成される。次いでＣＶＤ法により厚さ約８０ｎｍの
窒化シリコン膜を形成したのちフォトリソグラフィ法に
よりパターンニングしたマスクを形成し、イオンエッチ
ング法によりダイオード形成領域及びＭＯＳＦＥＴ形成
領域端部の窒化シリコン膜を除去したのち、イオンエッ
チング法によりｐ型ウェル層３及びｎ型エピタキシャル
層２を深さ１．３〜１．４μｍまでエッチングし、次い
でＬＯＣＯＳ酸化法により厚さ約７００ｎｍのフィール
ド酸化膜４を形成する。
【００２３】次に図１（ｃ）に示すように、全面に熱酸
化法により酸化膜を形成したのち、フィールド酸化膜４
をマスクとして全面にボロンを１０13ｃｍ-2程度イオン
注入し熱処理して、ＭＯＳＦＥＴ形成領域のエピタキシ
ャル層２にｐ型ベース層６を形成する。
化法により酸化膜を形成したのち、フィールド酸化膜４
をマスクとして全面にボロンを１０13ｃｍ-2程度イオン
注入し熱処理して、ＭＯＳＦＥＴ形成領域のエピタキシ
ャル層２にｐ型ベース層６を形成する。
【００２４】次に図１（ｄ）に示すように、フォトリソ
グラフィ法によりＭＯＳＦＥＴ形成領域の中央部を除く
所定の部分をパターンニングしマスクを形成したのち、
全面にヒ素を１０16ｃｍ-2程度イオン注入し熱処理して
ｎ+ 型ソース層７を形成する。
グラフィ法によりＭＯＳＦＥＴ形成領域の中央部を除く
所定の部分をパターンニングしマスクを形成したのち、
全面にヒ素を１０16ｃｍ-2程度イオン注入し熱処理して
ｎ+ 型ソース層７を形成する。
【００２５】次に図１（ｅ）に示すように、フォトリソ
グラフィ法によりパターンニングしマスクを形成したの
ち、ＭＯＳＦＥＴ形成領域のｎ+ 型ソース層７に接する
部分のフィールド酸化膜４をウェットエッチングしＵ溝
１９を形成する。次いで全面に熱酸化法により２０〜５
０ｎｍのゲート酸化膜８を形成する。
グラフィ法によりパターンニングしマスクを形成したの
ち、ＭＯＳＦＥＴ形成領域のｎ+ 型ソース層７に接する
部分のフィールド酸化膜４をウェットエッチングしＵ溝
１９を形成する。次いで全面に熱酸化法により２０〜５
０ｎｍのゲート酸化膜８を形成する。
【００２６】次に図２（ａ）に示すように、全面にＣＶ
Ｄ法により厚さ４００〜６００ｎｍの多結晶シリコン膜
９を形成したのち、裏面の多結晶シリコン膜を除去す
る。
Ｄ法により厚さ４００〜６００ｎｍの多結晶シリコン膜
９を形成したのち、裏面の多結晶シリコン膜を除去す
る。
【００２７】次に図２（ｂ）に示すように、全面にボロ
ンを１０14ｃｍ-2程度イオン注入したのち、フォトリソ
グラフィ法によりパターンニングしツェナーダイオード
９ａとゲート電極９ｂを同時に形成する。
ンを１０14ｃｍ-2程度イオン注入したのち、フォトリソ
グラフィ法によりパターンニングしツェナーダイオード
９ａとゲート電極９ｂを同時に形成する。
【００２８】次に図２（ｃ）に示すように、全面に熱酸
化法により酸化膜を形成したのち、フォトリソグラフィ
法によりパターンニングしたマスクを用い、全面にボロ
ンを１０15ｃｍ-2程度イオン注入し熱処理してｐ型ベー
ス層６の中央部にｐ＋型ベース層１０をそしてツェナー
ダイオードのアノード層となるｐ+ 型ダイオード層９ｃ
を同時に形成する。
化法により酸化膜を形成したのち、フォトリソグラフィ
法によりパターンニングしたマスクを用い、全面にボロ
ンを１０15ｃｍ-2程度イオン注入し熱処理してｐ型ベー
ス層６の中央部にｐ＋型ベース層１０をそしてツェナー
ダイオードのアノード層となるｐ+ 型ダイオード層９ｃ
を同時に形成する。
【００２９】次に図２（ｄ）に示すように、フォトリソ
グラフィ法によりフォトレジスト膜１１をパターンニン
グし、ＭＯＳＦＥＴ部のｎ+ 型ソース層７上、ゲート電
極９ｂおよびツェナーダイオード部のｐ+ 型ダイオード
層９ｃ上に各々開孔部を設けると共に、裏面酸化膜５を
除去する。
グラフィ法によりフォトレジスト膜１１をパターンニン
グし、ＭＯＳＦＥＴ部のｎ+ 型ソース層７上、ゲート電
極９ｂおよびツェナーダイオード部のｐ+ 型ダイオード
層９ｃ上に各々開孔部を設けると共に、裏面酸化膜５を
除去する。
【００３０】次に図３（ａ）に示すように、フォトレジ
スト膜１１をマスクとし熱拡散法により全面に１０19ｃ
ｍ-3程度のリンを導入し、ゲート電極９ｂをｎ+ 型とす
ると共に、ツェナーダイオードのカソード層となるｎ-
型ダイオード層９ｄを同時に形成する。この時ｎ- 型ダ
イオード層９ｄの不純物濃度は１０17〜１０18ｃｍ-3と
なる。
スト膜１１をマスクとし熱拡散法により全面に１０19ｃ
ｍ-3程度のリンを導入し、ゲート電極９ｂをｎ+ 型とす
ると共に、ツェナーダイオードのカソード層となるｎ-
型ダイオード層９ｄを同時に形成する。この時ｎ- 型ダ
イオード層９ｄの不純物濃度は１０17〜１０18ｃｍ-3と
なる。
【００３１】次に図３（ｂ）に示すように、フォトレジ
スト膜１１を除去したのち、全面にＣＶＤ法によりＢＰ
ＳＧ膜等からなる層間絶縁膜１３を形成し、パターンニ
ングしてｎ+ 型ソース層７、ｎ- 型ダイオード層９ｄお
よびｐ+ 型ベース層１０上に開孔部を形成する。次いで
全面に厚さ２〜５μｍのアルミ膜を堆積したのちパター
ンニングしてｎ- 型ダイオード層９ｄに接続するソース
電極１４を形成する。次いでソース電極１４上にＰＳＧ
膜からなる表面保護膜１５と、ｎ+ 型シリコン基板１の
下面にＴｉ−Ｎｉ−Ａｇ等からなるドレイン電極１６を
形成して図４の等価回路で示した半導体装置を完成させ
る。
スト膜１１を除去したのち、全面にＣＶＤ法によりＢＰ
ＳＧ膜等からなる層間絶縁膜１３を形成し、パターンニ
ングしてｎ+ 型ソース層７、ｎ- 型ダイオード層９ｄお
よびｐ+ 型ベース層１０上に開孔部を形成する。次いで
全面に厚さ２〜５μｍのアルミ膜を堆積したのちパター
ンニングしてｎ- 型ダイオード層９ｄに接続するソース
電極１４を形成する。次いでソース電極１４上にＰＳＧ
膜からなる表面保護膜１５と、ｎ+ 型シリコン基板１の
下面にＴｉ−Ｎｉ−Ａｇ等からなるドレイン電極１６を
形成して図４の等価回路で示した半導体装置を完成させ
る。
【００３２】上述した本実施の形態の製造方法におい
て、ツェナー耐圧は図２（ｃ）の工程でのｐ+ 型ベース
層６へのイオン注入量と、図３（ａ）の工程でのリン拡
散の不純物濃度により決定される。
て、ツェナー耐圧は図２（ｃ）の工程でのｐ+ 型ベース
層６へのイオン注入量と、図３（ａ）の工程でのリン拡
散の不純物濃度により決定される。
【００３３】また、サージ電圧等の保護のためゲート・
ソース間に並列に内蔵されるツェナーダイオードは、ア
ノード層となるｐ+ 型ダイオード層９ｃとカソード層と
なるｎ- 型ダイオード層９ｄの不純物濃度により耐圧が
決定される。このツェナー耐圧は、縦型ＭＯＳＦＥＴ本
体のゲート・ソース間耐圧の大きさに対応して、保護素
子として機能するための最適値がある。この最適値より
低い場合、すなわちカソード層となるｎ- 型ダイオード
層９ｄの不純物濃度が１０19ｃｍ-3以上の場合は、サー
ジ電圧がツェナーダイオードでクランプされず、十分な
保護機能を果たさない。また、逆に最適値より高い場
合、すなわちカソード層となるｎ- 型ダイオード層９ｄ
の不純物濃度が１０16ｃｍ-3以下の場合は、ツェナー耐
圧が極端に高くなり縦型ＭＯＳＦＥＴ本体の静電破壊耐
量が低下する。このため、ｎ- 型ダイオード層９ｄの不
純物濃度は１０17〜１０18ｃｍ-3で形成する必要があ
る。
ソース間に並列に内蔵されるツェナーダイオードは、ア
ノード層となるｐ+ 型ダイオード層９ｃとカソード層と
なるｎ- 型ダイオード層９ｄの不純物濃度により耐圧が
決定される。このツェナー耐圧は、縦型ＭＯＳＦＥＴ本
体のゲート・ソース間耐圧の大きさに対応して、保護素
子として機能するための最適値がある。この最適値より
低い場合、すなわちカソード層となるｎ- 型ダイオード
層９ｄの不純物濃度が１０19ｃｍ-3以上の場合は、サー
ジ電圧がツェナーダイオードでクランプされず、十分な
保護機能を果たさない。また、逆に最適値より高い場
合、すなわちカソード層となるｎ- 型ダイオード層９ｄ
の不純物濃度が１０16ｃｍ-3以下の場合は、ツェナー耐
圧が極端に高くなり縦型ＭＯＳＦＥＴ本体の静電破壊耐
量が低下する。このため、ｎ- 型ダイオード層９ｄの不
純物濃度は１０17〜１０18ｃｍ-3で形成する必要があ
る。
【００３４】このように構成された本実施の形態の製造
方法によれば、図２（ｂ）の工程でＭＯＳＦＥＴ部のゲ
ート電極９ｂとなる部分とツェナーダイオード９ａを同
時に形成するため、従来の技術において行っていた図７
（ａ）の工程での多結晶シリコン膜１２の形成と図７
（ｂ）のゲート電極形成工程での多結晶シリコン膜のエ
ッチング工程が削減でき、製造工程の簡略化による製造
コストの減少が図れる。
方法によれば、図２（ｂ）の工程でＭＯＳＦＥＴ部のゲ
ート電極９ｂとなる部分とツェナーダイオード９ａを同
時に形成するため、従来の技術において行っていた図７
（ａ）の工程での多結晶シリコン膜１２の形成と図７
（ｂ）のゲート電極形成工程での多結晶シリコン膜のエ
ッチング工程が削減でき、製造工程の簡略化による製造
コストの減少が図れる。
【００３５】さらに、従来の技術において行っていたツ
ェナーダイオードをなす多結晶シリコン膜の上に、酸化
膜を介して形成したゲート電極用の多結晶シリコン膜の
エッチングが不要となるため、図６（ｄ）に示すゲート
酸化膜形成工程以降での残膜としての酸化膜の膜厚コン
トロールが不要となり、管理工数としての製造コストの
減少が図れる。
ェナーダイオードをなす多結晶シリコン膜の上に、酸化
膜を介して形成したゲート電極用の多結晶シリコン膜の
エッチングが不要となるため、図６（ｄ）に示すゲート
酸化膜形成工程以降での残膜としての酸化膜の膜厚コン
トロールが不要となり、管理工数としての製造コストの
減少が図れる。
【００３６】尚、上記実施の形態においては、ドレイン
層をｎ型の場合について説明したが、ｐ型であってもよ
いことは勿論である。
層をｎ型の場合について説明したが、ｐ型であってもよ
いことは勿論である。
【００３７】
【発明の効果】本発明の第１の効果は、ゲート電極用の
多結晶シリコン膜の形成工程とゲート電極形成工程での
多結晶シリコン膜のエッチング工程を削減できることで
ある。これにより、従来に比べ約１０％の製造コストの
減少が図れるという効果を有する。
多結晶シリコン膜の形成工程とゲート電極形成工程での
多結晶シリコン膜のエッチング工程を削減できることで
ある。これにより、従来に比べ約１０％の製造コストの
減少が図れるという効果を有する。
【００３８】その理由は、多結晶シリコン膜形成工程で
ＭＯＳＦＥＴ部のゲート電極となる部分とツェナーダイ
オードを同時に形成するためである。
ＭＯＳＦＥＴ部のゲート電極となる部分とツェナーダイ
オードを同時に形成するためである。
【００３９】第２の効果は、残膜としての酸化膜の膜厚
コントロールが不要となることである。これにより、従
来の技術に比べ管理工数として約５％の製造コストの減
少が図れるという効果を有する。
コントロールが不要となることである。これにより、従
来の技術に比べ管理工数として約５％の製造コストの減
少が図れるという効果を有する。
【００４０】その理由は、ツェナーダイオードをなす多
結晶シリコン膜の上に酸化膜を介して形成したゲート電
極用の多結晶シリコン膜のエッチングが不要となるため
である。
結晶シリコン膜の上に酸化膜を介して形成したゲート電
極用の多結晶シリコン膜のエッチングが不要となるため
である。
【図１】本発明の一実施の形態の製造方法を説明するた
めに工程順に示した半導体チップの断面図。
めに工程順に示した半導体チップの断面図。
【図２】図１に続いて、本発明の一実施の形態の製造方
法を説明するために工程順に示した半導体チップの断面
図。
法を説明するために工程順に示した半導体チップの断面
図。
【図３】図２に続いて、本発明の一実施の形態の製造方
法を説明するために工程順に示した半導体チップの断面
図。
法を説明するために工程順に示した半導体チップの断面
図。
【図４】本発明の一実施の形態を示す等価回路図。
【図５】従来の半導体装置の製造方法を説明するために
工程順に示した半導体チップの断面図。
工程順に示した半導体チップの断面図。
【図６】図５に続いて、従来の半導体装置の製造方法を
説明するために工程順に示した半導体チップの断面図。
説明するために工程順に示した半導体チップの断面図。
【図７】図６に続いて、従来の半導体装置の製造方法を
説明するために工程順に示した半導体チップの断面図。
説明するために工程順に示した半導体チップの断面図。
１ ｎ+ 型シリコン基板 ２ ｎ型エピタキシャル層 ３ ｐ型ウェル層 ４ フィールド酸化膜 ５ 裏面酸化膜 ６ ｐ型ベース層 ７ ｎ+ 型ソース層 ８ ゲート酸化膜 ９ 多結晶シリコン膜 ９ａ ツェナーダイオード ９ｂ ゲート電極 ９ｃ ｐ+ 型ダイオード層 ９ｄ ｎ- 型ダイオード層 ９ｅ ｐ- 型ダイオード層 ９ｆ ｎ+ 型ダイオード層 １０ ｐ+ 型ベース層 １１ フォトレジスト膜 １２ 多結晶シリコン膜 １２ａ ゲート電極 １３ 層間絶縁膜 １４ ソース電極 １５ 表面保護膜 １６ ドレイン電極 １７ ＭＯＳＦＥＴ １８ 双方向ツェナーダイオード １９ 溝
Claims (3)
- 【請求項１】 ドレイン層となる第１導電型高濃度半導
体基板上に第１導電型のエピタキシャル層を形成したの
ち、このエピタキシャル層の表面の少くともダイオード
形成領域に選択的に第２導電型のウェル層を形成する工
程と、このウェル層のダイオード形成領域及び前記エピ
タキシャル層のＭＯＳＦＥＴ形成領域の端部に選択的に
フィールド酸化膜を形成する工程と、このフィールド酸
化膜を除くＭＯＳＦＥＴ形成領域の前記エピタキシャル
層の表面に第２導電型不純物層からなるベース層を形成
する工程と、このベース層の表面に選択的に第１導電型
高濃度不純物層からなるソース層を形成したのちＭＯＳ
ＦＥＴ形成領域の前記フィールド酸化膜を除去しＵ溝を
形成する工程と、このＵ溝を含む全面に酸化膜と多結晶
シリコン膜とを形成する工程と、この多結晶シリコン膜
と酸化膜とをパターニングしＭＯＳＦＥＴ形成領域にゲ
ート電極とゲート酸化膜をそしてダイオード形成領域に
ツェナーダイオードを同時に形成する工程と、ゲート電
極が形成されたＭＯＳＦＥＴ領域の前記ソース層を含む
前記ベース層表面に第２導電型高濃度不純物層からなる
高不純物濃度のベース層を形成する工程とを含むことを
特徴とする半導体装置の製造方法。 - 【請求項２】 前記ツェナーダイオードのアノード層は
前記第２導電型の高不純物濃度ベース層と同時に形成さ
れ、かつ前記ツェナーダイオードのカソード層の不純物
は前記ゲート電極に導入される第１導電型の不純物と同
時に導入される請求項１記載の半導体装置の製造方法。 - 【請求項３】 前記ツェナーダイオードのアノード層は
第２導電型で１０14〜１０15ｃｍ-3の不純物濃度に形成
され、かつ前記ツェナーダイオードのカソード層は第１
導電型で１０17〜１０18ｃｍ-3の不純物濃度に形成され
る請求項１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10045651A JPH11251443A (ja) | 1998-02-26 | 1998-02-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10045651A JPH11251443A (ja) | 1998-02-26 | 1998-02-26 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11251443A true JPH11251443A (ja) | 1999-09-17 |
Family
ID=12725289
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10045651A Pending JPH11251443A (ja) | 1998-02-26 | 1998-02-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11251443A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002094062A (ja) * | 2000-07-12 | 2002-03-29 | Denso Corp | 半導体装置の製造方法 |
| DE112011100099T5 (de) | 2010-01-29 | 2012-10-04 | Fuji Electric Co., Ltd | Halbleiterbauelement |
| JP2018098476A (ja) * | 2016-03-04 | 2018-06-21 | ローム株式会社 | 半導体装置 |
-
1998
- 1998-02-26 JP JP10045651A patent/JPH11251443A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002094062A (ja) * | 2000-07-12 | 2002-03-29 | Denso Corp | 半導体装置の製造方法 |
| DE112011100099T5 (de) | 2010-01-29 | 2012-10-04 | Fuji Electric Co., Ltd | Halbleiterbauelement |
| US9142463B2 (en) | 2010-01-29 | 2015-09-22 | Fuji Electric Co., Ltd. | Semiconductor device |
| JP2018098476A (ja) * | 2016-03-04 | 2018-06-21 | ローム株式会社 | 半導体装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010515 |