KR20040028520A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

종래, 쇼트키 배리어 다이오드의 VF, IR 특성은 트레이드오프의 관계에 있어, 저VF화를 실현하기 위해서는 누설 전류의 증대를 피할 수 없다는 문제가 있었다. 쇼트키 접합 영역에, 정육각형의 P+형 반도체 영역을 복수 형성한다. 서로의 이격 거리가 같아지기 때문에, 역방향 전압 인가 시에는 P+형 반도체 영역으로부터 공핍층이 넓어지고, 에피택셜층을 다 매립한다. 즉, 쇼트키 접합 계면에서 발생한 누설 전류가 캐소드측으로 누설되는 것을 차단할 수 있다. 높은 누설 전류가 발생하고 있어도 공핍층에 의해 차단할 수 있기 때문에, VF와 IR의 트레이드오프의 관계가 결과적으로 없어져, IR을 고려하지 않고 저VF를 실현할 수 있다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 쇼트키 배리어 다이오드의 저VF 저IR 특성을 향상하는 반도체 장치 및 그 제조 방법에 관한 것이다.
실리콘 반도체 기판과 금속층으로 형성되는 쇼트키 접합은 그 장벽에 의해 정류 작용을 갖기 때문에, 쇼트키 배리어 다이오드로서 일반적으로 잘 알려진 소자이다.
도 8에는 종래의 쇼트키 배리어 다이오드를 도시한다. 도 8의 (a)는 평면도, 도 8의 (b)는 도 8의 (a)의 B-B선 단면도.
N형 반도체 기판(1)에 N-형 에피택셜층(2)을 적층하고, 그 표면과 쇼트키 접합을 형성하는 쇼트키 금속층(6)을 형성한다. 이 금속층은, 예를 들면 Ti이다. 또한 금속층 전면을 덮어 애노드 전극(7)이 되는 Al층을 형성한다. 반도체 기판 외주에는 내압을 확보하기 위해 P+형 불순물을 확산한 고농도 불순물 영역(4)이 형성되고, 그 일부가 쇼트키 금속층(6)과 컨택트한다.
일 함수가 다른 금속과 반도체 기판이 접촉하면 페르미 준위가 일치하도록 양자의 에너지 밴드도가 변화하여 양자 간에 쇼트키 장벽이 발생한다. 이 장벽의 높이, 즉 일 함수차(이하 본 명세서에서는 이 일 함수차를 φBn이라고 칭함)는 쇼트키 배리어 다이오드의 특성을 결정하는 요인이 된다. 또한 이 φBn은 금속에 고유의 값이다.
쇼트키 배리어 다이오드의 N형 실리콘측에 마이너스, 금속층측에 플러스의 전압을 인가하면 전류가 흐르고, 이 때의 전압이 순방향 전압 VF이다. 한편 그 역방향, 즉 N형 실리콘측에 플러스, 금속층측에 마이너스의 전압을 인가하면 전류는 흐르지 않는다. 이 때의 전압을 이후 역방향의 전압이라고 칭한다. 쇼트키 배리어 다이오드의 쇼트키 금속층은 의사적인 P형 영역이라고 생각할 수 있다.
임의의 쇼트키 배리어 다이오드의 경우, φBn이 커지면, 쇼트키 배리어 다이오드의 순방향 전압 VF가 높아지고, 반대로 역방향 전압 시의 누설 전류 IR은 저감한다. 즉 순방향 전압 VF와 누설 전류 IR은 트레이드오프의 관계에 있다.
도 9를 이용하여 종래의 쇼트키 배리어 다이오드의 제조 방법을 설명한다.
우선, N+형 반도체 기판(1)에 N-형 에피택셜층(2)을 적층하고, 소정의 내압을 확보하기 위해 기판 주위에는 P+형 불순물을 주입하고 확산한 고농도 불순물 영역(4)을 형성한다(도 9의 (a)).
그 후, 예를 들면 Ti 등의 쇼트키 금속층(6)을 에피택셜층(2) 표면에 증착하여, 실리사이드화를 위한 열 처리를 행한다. 이에 의해, 에피택셜층과 금속층으로 쇼트키 접합을 형성한다. φBn은 쇼트키 금속층 및 쇼트키 접합 면적에 의해 변화하기 때문에, 칩 사이즈와 원하는 특성을 고려하여 쇼트키 금속층을 적절하게 선택한다(도 9의 (b)).
또한, 전면에 애노드 전극(7)이 되는 Al층을 형성하고, 이면에는 캐소드 전극(8)을 형성하여 최종 구조를 얻는다(도 9의 (c)).
이와 같이, 종래의 쇼트키 배리어 다이오드에서는, N-형 에피택셜층의 거의 전면에, 쇼트키 금속층을 증착시키고 있다(예를 들면, 일본 특공평 6-224410호 공보(제2페이지, 도 2) 참조).
쇼트키 배리어 다이오드의 기동 전압이 되는 순방향 전압 VF나 역방향 전압 인가 시의 누설 전류 IR은 쇼트키 금속층과 반도체 기판과의 쇼트키 접합으로 얻어지는 φBn에 의해 결정한다. 도 10에는 φBn과 VF, IR의 관계를 나타낸다. 도 10과 같이 이들은 φBn이 높으면 VF는 높아지고, IR은 감소하는 트레이드오프의 관계에 있다.
또한, φBn이 동일한 경우, 쇼트키 접합 면적에 의해 VF 및 IR의 값이 변동한다.
이 때문에, 쇼트키 배리어 다이오드에서는 VF 및 IR 특성의 트레이드오프로 원하는 특성에 근접하도록, 쇼트키 접합 면적, 즉 칩 사이즈에 의해 φBn을 선택하고 있다.
예를 들면, 소신호 용도로는 칩 사이즈가 작기 때문에 상대적으로 IR은 작아지기 때문에, 저VF를 우선하여 낮은 φBn을 채용한다. 한편 대신호용으로는 어느 정도의 칩 사이즈가 필요하기 때문에, 누설 전류 IR의 영향이 상대적으로 커진다. 그 때문에 누설 전류 IR의 억제를 우선하여 높은 φBn을 채용하고 있다.
여기서, φBn의 값은 금속에 고유한 것으로, 이 값을 상세한 범위에서 선택하는 것은 곤란하다. 또한, VF 및 IR의 값을 계산하는 데에 있어서, φBn의 변동은 VF 및 IR의 값을 크게 변동시키는 것이다. 예를 들면, 소신호계에서는 상기한 이유에 의해 낮은 φBn을 채용하고 있지만, 순방향 전압 VF는 상술한 바와 같이 장치의 기동 전압으로, 전원 전압을 효율적으로 이용하기 위해서도 낮은 쪽이 바람직하다. 이 VF의 저감을 도모하고자 하는 경우, φBn의 변경으로는 특성의 변동이 지나치게 크기 때문에, 접합 면적을 크게 함으로써 해결하는 것이 일반적이다. 그런데 접합 면적의 증대는 칩 사이즈를 크게 하게 되기 때문에, 비용이 드는 데다가 소형화를 저해하는 큰 요인이 된다.
도 1은 본 발명의 반도체 장치를 설명하기 위한 (a) 평면도, (b) 단면도, (c) 단면도.
도 2는 본 발명의 반도체 장치를 설명하기 위한 특성도.
도 3은 본 발명의 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 4는 본 발명의 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 5는 본 발명의 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 6은 본 발명의 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 7은 본 발명의 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 8은 종래의 반도체 장치를 설명하기 위한 (a) 평면도, (b) 단면도.
도 9는 종래의 반도체 장치의 제조 방법을 설명하는 단면도.
도 10은 종래의 반도체 장치를 설명하기 위한 특성도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 반도체 기판
2 : N-형 에피택셜층
3 : P+형 반도체 영역
3a : 폴리실리콘
3b : 트렌치
4 : 고농도 불순물 영역
5 : 산화막
6 : 쇼트키 금속층
7 : 애노드 전극
8 : 캐소드 전극
9 : 쇼트키 접합 영역
10 : 공핍층
본 발명은 이러한 과제를 감안하여 이루어진 것으로, 첫째로, 일 도전형 반도체 기판과, 기판 위에 형성된 일 도전형 에피택셜층과, 에피택셜층에 복수 형성된 제1 역도전형 반도체 영역과, 복수의 제1 역도전형 반도체 영역을 둘러싸고 에피택셜층 주위에 형성된 제2 역도전형 반도체 영역과, 에피택셜층 및 제1 역도전형 반도체 영역 표면과 쇼트키 접합을 형성하는 금속층을 구비함으로써 해결하는 것이다.
또한, 제1 역도전형 반도체 영역은 에피택셜층에 형성한 트렌치에 역도전형의 반도체 재료를 매설하여 이루어지는 것을 특징으로 하는 것이다.
또한, 제1 역도전형 반도체 영역은 에피택셜층에 역도전형 불순물을 확산한 영역인 것을 특징으로 하는 것이다.
또한, 서로 인접하는 제1 역도전형 반도체 영역은 역방향의 전압 인가 시에 제1 역도전형 반도체 영역 간의 에피택셜층이 공핍층으로 다 매립되는 간격으로 이격하여 배치되는 것을 특징으로 하는 것이다.
또한, 서로 인접하는 제1 역도전형 반도체 영역은 등간격으로 이격하여 배치되는 것을 특징으로 하는 것이다.
또한, 제1 역도전형 반도체 영역은 에피택셜층의 두께보다도 얕게 형성하는 것을 특징으로 하는 것이다.
또한, 제2 역도전형 반도체 영역은 확산 영역인 것을 특징으로 하는 것이다.
또한, 제2 역도전형 반도체 영역은 에피택셜층에 형성한 복수의 트렌치에 반도체 재료를 매설하여 이루어지는 것을 특징으로 하는 것이다.
둘째로, 일 도전형 반도체 기판 상에 일 도전형 에피택셜층을 적층하는 공정과,
에피택셜층에 복수의 제1 역도전형 반도체 영역과 복수의 제1 역도전형 반도체 영역을 둘러싸는 제2 역도전형 반도체 영역을 형성하는 공정과,
에피택셜층 및 제1 역도전형 반도체 영역 표면과 쇼트키 접합을 형성하는 금속층을 형성하는 공정을 구비함으로써 해결하는 것이다.
또한, 제1 역도전형 반도체 영역은 불순물을 이온 주입하여 확산하여 형성하는 것을 특징으로 하는 것이다.
또한, 제1 역도전형 반도체 영역은 에피택셜층에 트렌치를 형성하고, 역도전형의 반도체 재료를 매설하여 형성하는 것을 특징으로 하는 것이다.
또한, 제2 역도전형 반도체 영역은 에피택셜층에 복수의 트렌치를 형성하고, 역도전형의 반도체 재료를 매설하여 형성하는 것을 특징으로 하는 것이다.
또한, 제1 역도전형 반도체 영역 및 제2 역도전형 반도체 영역을 동시에 형성하는 것을 특징으로 하는 것이다.
<발명의 실시 형태>
본 발명의 실시 형태를 도 1 내지 도 7을 이용하여 상세히 설명한다.
도 1에는 본 발명의 쇼트키 배리어 다이오드를 도시한다. 도 1의 (a)는 평면도이고, 도 1의 (b)는 도 1의 (a)의 A-A선의 단면도, 도 1의 (c)는 도 1의 (b)의 확대도이다. 또한, 도 1의 (a)에서는 기판 표면의 쇼트키 금속층 및 애노드 전극을 생략하고 있다.
본 발명의 쇼트키 배리어 다이오드는 일 도전형 반도체 기판(1)과, 일 도전형 에피택셜층(2)과, 제1 역도전형 반도체 영역(3)과, 제2 역도전형 반도체 영역(4)과, 쇼트키 금속층(6)으로 구성된다. 또한, 도 8 및 도 9에 도시하는 종래 구조와 동일 구성 요소는 동일 부호로 한다.
제1 역도전형 반도체 영역(3)은 N+형 반도체 기판(1) 상에 N-형 에피택셜층(2)을 적층하고, 그 에피택셜층(2)에 형성된 P+형의 반도체 영역이다. 이 영역은 에피택셜층(2)에 트렌치(3a)를 형성하고, P+형 불순물을 포함하는 폴리실리콘(3b)을 매설하고, 열 처리에 의해 P+형 불순물을 트렌치 주위에 확산하여 P+형 반도체 영역(3)으로 한다. 트렌치(3a)는, 예를 들면 개구폭(대각선 폭) 1㎛의 정육각형을 갖고, 각각 1㎛∼10㎛ 정도로 이격되어 에피택셜층(2)에 다수개 형성된다. 후술하지만, 서로 인접하는 P+형 반도체 영역(3)은 등간격으로 배치할 필요가 있기 때문에 그 형상은 정육각형이 바람직하다.
제2 역도전형 반도체 영역(4)은 쇼트키 배리어 다이오드의 역방향 전압 인가 시의 내압을 확보하기 위해, 모든 P+형 반도체 영역(3) 외주를 둘러싸도록 형성된 P+형 고농도 불순물 영역이다. 이 고농도 불순물 영역(4)은, 그 일부를 쇼트키 금속층(6)과 컨택트시킬 필요가 있으므로 마스크의 오정렬을 고려하여 20㎛ 정도의폭으로 형성된다. P+형 반도체 영역(3)과 동일한 패턴의 트렌치(3a)를 라인 앤드 스페이스로 복수개 형성하고, P+형 폴리실리콘(3b)이 매설된 것이다. 폴리실리콘(3b) 매설 후의 열 처리에 의해 폴리실리콘 내의 불순물이 확산하여 일체화하고, 폭이 넓은 고농도 불순물 영역(4)으로 되어 있다. 또한, 이 영역은 종래 마찬가지의 P+형 불순물을 이온 주입 및 확산하여 형성한 것이어도 된다.
이 고농도 불순물 영역(4) 내측에 배치된 P+형 반도체 영역(3) 전체와 에피택셜층(2)이 쇼트키 접합 영역이 된다.
쇼트키 금속층(6)은, 예를 들면 Mo 등이다. 후술하지만 이 금속층(6)은 VF, IR을 고려하여 적절하게 선택하는 에피택셜층(2) 및 모든 P+형 반도체 영역(3) 상에 형성되어 쇼트키 접합을 형성한다. 이 쇼트키 금속층(6) 위에 애노드 전극(7)으로서 예를 들면 Al층 등을 형성하고, N+형 반도체 기판(1) 이면에는 캐소드 전극(8)을 형성한다. 종래 구조에서는 최외주에 형성한 고농도 영역(4)의 내측(쇼트키 접합 영역)에서 쇼트키 금속층(6)이 컨택트하는 것은 에피택셜층(2)만이었지만, 본 발명의 구조에서는 에피택셜층(2) 및 P+형 반도체 영역(3)이 쇼트키 금속층(6)과 컨택트한다.
본 발명의 특징은, 에피택셜층(2)에 등간격으로 복수의 P+형 반도체 영역(3)을 형성하는 데에 있다. 쇼트키 배리어 다이오드의 쇼트키 금속층(6)은 의사적인P형 영역이라고 생각할 수 있어, P+형 반도체 영역(3)과 컨택트하고 있다. 즉, 쇼트키 금속층(6) 및 P+형 반도체 영역(3)은 연속한 P형 영역이라고 간주할 수 있다.
따라서, 쇼트키 배리어 다이오드의 역방향 전압 인가 시에는 도 1의 (c)의 파선과 같이, P+형 반도체 영역(3) 및 쇼트키 금속층(6)과, N-형 에피택셜층(2)과의 PN 접합에 의해 P+형 반도체 영역(3) 간의 에피택셜층에 공핍층(10)이 넓어진다. 상술한 바와 같이, P+형 반도체 영역(3)은 각각 균등한 소정의 간격으로 이격되어 배치되어 있다. 이 소정의 거리란, 역방향 전압 인가 시에 P+형 반도체 영역(3)으로부터 넓어지는 공핍층(10)에 의해 에피택셜층(2)이 다 매립되는 범위로, 본 실시 형태에서는 1㎛∼10㎛ 정도로 한다.
본 발명의 구조에서는 역방향 전압 인가 시에는 종래 그대로 쇼트키 금속층(6)의 종류에 따른 누설 전류가 에피택셜층(2)과 쇼트키 금속층(6)과의 계면에서 발생한다. 그러나, 역방향 전압(VR)이 어느 정도가 되면 , 공핍층(10)이 에피택셜층(2)을 다 매립하여 핀치 오프하고, 계면에서 발생한 누설 전류가 차단되어 캐소드 전극(8)측으로의 누설을 방지할 수 있는 것이다. 즉, 종래와 동일한 순방향 전압 VF를 얻을 수 있는 특성을 유지하면서, 역방향 전압(VR)의 증가에 의한 누설 전류(IR)의 증가를 억제할 수 있다.
여기서, P+형 반도체 영역(3)은 쇼트키 배리어 다이오드의 순방향 전압 인가시에는 무효 영역이 된다. 쇼트키 배리어 다이오드는 쇼트키 금속층(6)과 에피택셜층(2)과의 접합 면적이 큰 쪽이 순방향 전압(VF)을 낮게 할 수 있기 때문에 바람직하지만, 본 발명의 구조에 따르면, 그 쇼트키 접합 면적이 저감하게 된다. 그러나, 그 문제는 쇼트키 금속층을 φBn의 보다 낮은 것으로 변경함으로써 해결할 수 있다. φBn이 낮은 금속층은 순방향 전압(VF)을 낮게 할 수 있는 반면 누설 전류(IR)가 높아지게 되지만, 쇼트키 접합의 계면의 누설 전류 IR가 증가하여도, 공핍층(10)에 의해 차단할 수 있다. 즉, 누설 전류 IR을 고려하지 않고 소정의 순방향 전압 VF가 얻어지는 φBn을 갖는 금속층을 채용하는 것이 가능해지기 때문이다.
즉, 본 발명의 구조에 따르면, 종래의 큰 문제인 VF와 IR의 트레이드오프의 관계를 없애고, VF만을 고려하여 상품을 설계하는 것이 가능해지는 것이다.
도 2의 특성도를 참조하여, 더 상세히 설명한다. 도 2의 (a)는 역방향 전압 VR 및 역방향 전압 인가 시의 누설 전류 IR의 관계를 나타내고, 도 2의 (b)에는 순방향 전압(VF) 및 순방향 전류(IF)가 관계를 나타낸다. 또 실선은 본 실시 형태의 구조에 의한 특성으로, 점선은 종래 구조에 의한 특성이다. 또한, 도 2 중 a는 높은 φBn의 금속층(예를 들면, Mo)을 채용한 경우이고, b는 낮은 φBn의 금속층(예를 들면, Ti)을 채용한 경우이다.
본 발명의 구조에 의해, 도 2의 (a)의 실선 a, b와 같이, 쇼트키 배리어 다이오드의 특성을 형성할 수 있다. 초기 단계에서는 종래 마찬가지의 특성이지만, 역방향 전압(VR)을 증가시키면, 공핍층(10)의 확산에 의해 φBn에 따라 VRa 및 VRb로 핀치 오프하고, 그 후에는 누설 전류 IR의 증가를 억제할 수 있다.
또한, P+형 반도체 영역(3)을 형성함으로써 쇼트키 접합 면적이 저감되기 때문에, 도 2의 (b)의 점선 a로 나타낸 바와 같이 높은 φBn의 금속을 이용한 종래 구조와 비교하여, 실선 a, 즉 동일 금속을 이용한 본 실시 형태의 구조는 순방향 전압 VF가 증가한다. 그러나, 이와 같은 경우에는 실선 b로 나타낸 저φBn의 금속층을 채용함으로써 해결할 수 있다. VF의 증가가 소자에 미치는 영향이 큰 경우에는 저φBn의 금속층을 채용함으로써 높은 φBn을 채용한 종래 구조(점선 a)보다도 순방향 전압 VF를 저감할 수 있다(실선 b).
도 2의 (a)에서는 본 실시 형태의 구조로 저φBn의 금속층을 채용한 경우가 실선 b이다. 즉, 역방향 전압 VRb에서 고φBn 금속층의 종래 구조(점선 a)를 역전하여, IR을 억제할 수 있다. 이와 같이 φBn을 적용 선택함으로써 저VF와 저IR을 양립할 수 있다.
이와 같이, 본 발명에서는 쇼트키 접합 계면에서 누설 전류가 발생하고 있더라도 공핍층에 의해 차단할 수 있는 점이 우수하다. 쇼트키 접합 영역 계면에서의 누설 전류는 피할 수 없지만, 캐소드 전극측으로 누설되지 않으면 쇼트키 배리어 다이오드로서의 누설 전류는 억제할 수 있다. 즉, 종래와 동일한 쇼트키 금속층을 이용하여도, 순방향 전압 VF가 다소 증가는 하지만, 역방향 전압의 증가에 의한 누설 전류를 억제할 수 있다.
또한, 예를 들면 P+형 반도체 영역(3)을 형성함으로써 쇼트키 접합 면적이저감하고 순방향 전압 VF가 증대하도록 하면, 저VF의 φBn을 갖는 금속층을 이용하면 된다. 역방향 전압 시의 누설 전류 IR은 임의의 전압에서 핀치 오프에 의해 증가가 없어지고, 고φBn 금속층을 이용한 종래 구조의 특성을 역전할 수 있다. 즉, VF와 IR의 트레이드오프의 관계를 없앨 수 있는 것이다.
여기서, P+형 반도체 영역(3)의 형상은, 역방향 전압 인가 시에 공핍층(10)이 균등하게 넓어져 에피택셜층(2)을 다 매립할 수 있도록, 각각 균등한 이격 거리로 배치되는 것이 필요하기 때문에, 정육각형이 최적이다. 또한, 일 개소에서도 공핍층의 확산이 부족한 부분이 있으면 거기에서 캐소드 전극(8)측으로 전류가 누설되기 때문에, 모든 P+형 반도체 영역(3) 사이에서, 역방향 전압 인가 시에 공핍층(10)의 확산으로 다 매립되는 거리를 확보할 수 있는 것이면, P+형 반도체 영역(3)의 형상은 정육각형으로 한정되지 않는다.
또한, P+형 반도체 영역(3)의 이격 거리를 어느 정도 확보할 수 있는 경우에는 정육각형으로 개구된 마스크를 이용하여 에피택셜층(2)에 P+형 불순물을 이온 주입하여 확산한 확산 영역이라도 된다. 그러나, 이격 거리가 좁은 경우에는 불순물 확산 영역에서는 가로 방향으로의 확산을 피할 수 없기 때문에, 트렌치(3a)에 폴리실리콘(3b)을 매설한 P+형 반도체 영역(3)을 채용하는 편이 바람직하다.
다음에, 도 3 내지 도 7을 이용하여 본 발명의 쇼트키 배리어 다이오드의 제조 방법을 상세히 설명한다.
본 발명의 제조 방법은 일 도전형 반도체 기판(1) 상에 일 도전형 에피택셜층(2)을 적층하는 공정과, 에피택셜층(2)에 복수의 제1 역도전형 반도체 영역(3)과 해당 제1 역도전형 반도체 영역(3)을 둘러싸는 제2 역도전형 반도체 영역(4)을 형성하는 공정과, 에피택셜층(2) 및 제1 역도전형 반도체 영역(3) 표면과 쇼트키 접합을 형성하는 금속층(6)을 형성하는 공정으로 구성된다.
본 발명의 제1 공정은 도 3과 같이 일 도전형 반도체 기판(1) 상에 일도전형 에피택셜층(2)을 적층하는 데에 있다.
N+형 반도체 기판(1)에 N-형 에피택셜층(2)을 적층하고, 산화막(도시되지 않음)을 전면에 생성한다. 또한, 도시는 생략하지만 기판의 최외주는 산화막을 개구하여 N+형 불순물을 데포지션한 후에 확산하고, 어닐링을 형성한다.
본 발명의 제2 공정은, 도 4 내지 도 6에 도시한 바와 같이, 에피택셜층(2)에 복수의 제1 역도전형 반도체 영역(3)과 복수의 제1 역도전형 반도체 영역의 외주를 둘러싸는 제2 역도전형 반도체 영역(4)을 형성하는 데에 있다.
본 공정은 본 발명의 특징이 되는 공정으로, 우선 도 4에 제1 실시 형태를 도시한다.
제1 실시 형태는 P+형 반도체 영역(3) 및 고농도 불순물 영역(4)을 동시에 형성하는 것이다.
도 4의 (a)에서는 개구폭(대각선 폭) 1㎛ 정도의 육각형으로 개구한 마스크를 이용하여 에피택셜층(2)에 트렌치(3a)를 형성한다. 이 트렌치(3a)는 다수의 P+형 반도체 영역(3)이 되고, 또한 복수의 P+형 반도체 영역(3)의 외주를 둘러싸는 고농도 불순물 영역(4)이 된다. P+형 반도체 영역(3)은, 역방향 전압 인가 시에 공핍층으로 에피택셜층(2)이 완전하게 다 매립되는 폭을 갖고 각각 균등하게 이격된다. 한편 고농도 불순물 영역(4)을 위한 트렌치(3a)는 동일한 육각 형상의 패턴을 이용하여 예를 들면 1㎛의 라인 앤드 스페이스로 복수 배치한다.
도 4의 (b)에서는 모든 트렌치(3a)에 P+형 불순물이 도입된 폴리실리콘(3b)을 매설한다. 전면에 비도핑의 폴리실리콘을 퇴적한 후에, P+형 불순물을 도입해도 되고, P+형 불순물이 도입된 폴리실리콘을 퇴적해도 된다. 그 후, 도 4의 (c)와 같이, 전면을 에치백하여 트렌치(3a)에 폴리실리콘(3b)을 매설하고, 에피택셜층(2) 표면과, 예정된 P+형 반도체 영역(3) 및 고농도 불순물 영역(4) 표면을 노출한다.
도 4의 (d)에서는 열 산화막(5)의 형성에 의해 P+형 불순물을 활성화하고, P+형 반도체 영역(3)을 형성한다. 동시에 외주에서는 열 처리에 의해 근접한 복수의 트렌치로부터 P+형 불순물이 미량으로 확산됨으로써 불순물 영역이 일체화하고, 20㎛ 정도의 폭이 넓은 고농도 불순물 영역(4)이 형성된다. 고농도 불순물 영역(4)도 쇼트키 금속층과 컨택트할 필요가 있기 때문에, 마스크의 오정렬을 고려하여 어느 정도의 폭이 필요하게 된다.
또한, 도 5에는 P+형 불순물의 이온 주입과 확산으로 형성하는 경우를 도시한다. P+형 반도체 영역(3) 사이가 공핍층으로 완전하게 다 매립되는 조건과, 고농도 불순물 영역(4)에서의 오정렬을 고려한 소정의 폭을 확보할 수 있는 조건을 겸비하면 P+형 반도체 영역(3) 및 고농도 불순물 영역(4)은 불순물을 이온 주입한 후 확산하는 확산 영역에서 동시에 형성해도 된다.
이와 같이, 본 발명의 제조 방법에 따르면, P+형 반도체 영역(3)을 쇼트키 배리어 다이오드의 필요 구성 요소인 고농도 불순물 영역(4)과 동시에 형성할 수 있다. 트렌치(3a)에 폴리실리콘(3b)을 매설하여 형성하는 경우에는 그 공정이 증가하지만, 칩 사이즈를 변경하지 않고 VF 특성을 컨트롤할 수 있는 쇼트키 배리어 다이오드를 제조할 수 있다. 즉, 종래와 비교하여 저VF의 쇼트키 배리어 다이오드를 비용을 증대시키지 않고 제조할 수 있는 이점을 갖는다. 또한, P+형 반도체 영역(3)으로서 불순물의 확산 영역을 채용하는 것이면, 종래 공정의 고농도 불순물 영역(4) 형성의 마스크를 변경하는 것만으로 실시할 수 있는 이점을 갖는다.
다음에 도 6을 이용하여 본 공정의 제2 실시 형태를 도시한다.
예를 들면, 고내압의 쇼트키 배리어 다이오드에 있어서는 고농도 불순물 영역(4)은 트렌치(3a)보다 일부 깊게 형성하는 경우도 있다. 또한 그 단면 형상으로서 곡율이 큰 쪽이 바람직하다. 이러한 경우에는 P+형 반도체 영역(3)과 고농도 불순물 영역(4)을 별도의 공정으로 형성하면 된다.
그 경우는 우선 도 6의 (a)와 같이 쇼트키 접합 영역 외주에 P+형 불순물을 주입한 후에, 확산하여 고농도 불순물 영역(4)을 형성한다. 확산 영역이기 때문에, 단면 형상으로 보면 바닥부 부근의 곡율을 완화할 수 있고, 이 부분의 전계 집중을 억제할 수 있기 때문에 고내압의 기종에는 적절하다. 그 후에, 도 6의 (b)와 같이 에피택셜층(2)에 트렌치(3a)를 형성하고, P+형 폴리실리콘(3b)을 매설하여 P+형 반도체 영역(3)을 형성한다. 혹은 P+불순물을 주입한 후에, 확산에 의해 P+형 반도체 영역(3)을 형성한다.
이와 같이, 제2 실시 형태인 경우에는, 제1 실시 형태에 비하여 공정은 증가하지만, 고내압 쇼트키 배리어 다이오드를 실현할 수 있다.
본 발명의 제3 공정은, 도 7에 도시한 바와 같이, 에피택셜층(2) 및 제1 역도전형 반도체 영역(3) 표면과 쇼트키 접합을 형성하는 금속층(6)을 형성하는 데에 있다.
도 7의 (a)와 같이, 확산 공정 등에 의해 전면에 부착한 산화막(5)을 제거하고, 쇼트키 접합 영역(9) 부분 즉, 모든 P+형 반도체 영역(3)과 에피택셜층(2) 표면을 노출한다. 또한, 고농도 불순물 영역(4)도 쇼트키 금속층(6)을 컨택트시키기 위해 그 일부를 노출시킨다. 즉, 고농도 불순물 영역(4)의 일부를 포함하여 고농도 불순물 영역(4) 내측의 산화막(5)을 에칭에 의해 제거하고, 쇼트키 접합 영역(9)을 노출한다.
또한, 도 7의 (b)와 같이 쇼트키 금속층(6)으로서 예를 들면 Mo를 증착한다. 적어도 쇼트키 접합 영역(9)을 덮는 원하는 형상으로 패터닝한 후에, 실리사이드화를 위해 500∼600℃에서 어닐링 처리를 행한다. 여기서, 예를 들면 쇼트키 접합 영역(9)의 P+형 반도체 영역(3)은 순방향 바이어스 시에는 무효 영역으로 되기 때문에, 쇼트키 접합 면적의 저하에 의한 VF의 증대가 있는 경우에는 Mo 대신에 φBn이 낮은 Ni, Cr, Ti 등을 이용해도 된다.
그 후 도 7의 (c)와 같이, 애노드 전극(7)이 되는 Al층을 전면에 증착하고, 원하는 형상으로 패터닝하고, 이면에는 예를 들면 Ti/Ni/Au 등의 캐소드 전극(8)을 형성하고, 도 1에 도시하는 최종 구조를 얻는다.
본 발명의 특징은 에피택셜층(2)에 등간격으로 복수의 P+형 반도체 영역(3)을 형성하는 데에 있다. 이에 의해, 첫째로 종래와 같은 정도의 VF 특성을 유지하면서 역방향 전압의 증가에 수반하는 누설 전류 IR의 증가를 억제할 수 있다. 역방향 전압 인가 시에는 쇼트키 금속층에 따른 누설 전류가 에피택셜층과 쇼트키 금속층과의 계면에서 발생하지만, 본 발명의 구조에 따르면, 에피택셜층을 다 매립하는 공핍층에 의해 이 누설 전류가 차단되어, 이면 전극측으로의 누설을 방지할 수 있는 것이다.
둘째로, 누설 전류 IR을 고려하지 않고 저VF의 φBn을 갖는 쇼트키 금속층을 채용할 수 있다. P+형 반도체 영역(3)은 쇼트키 배리어 다이오드의 순방향 전압 인가 시에는 무효 영역이다. 쇼트키 배리어 다이오드는 쇼트키 금속층과, 에피택셜층과의 접합 면적이 큰 쪽이 VF를 낮게 할 수 있어 바람직하지만, 본 발명의 구조에 따르면, 그 쇼트키 접합 면적이 적어진다. 그러나, 그 문제도 쇼트키 금속층을 φBn이 보다 낮은 것으로 변경함으로써 해결할 수 있다. φBn이 낮은 금속층은 VF를 낮게 할 수 있는 반면 IR이 높아지게 되지만, 쇼트키 접합의 계면에서 발생하는 큰 누설 전류도 공핍층에 의해 차단할 수 있기 때문에, 누설 전류를 고려하지 않고 소정의 VF가 얻어지는 φBn을 갖는 금속층을 채용하는 것이 가능해지기 때문이다.
이와 같이, 종래와 마찬가지로 쇼트키 접합 계면에서 발생하는 누설 전류는 피할 수 없지만, 본 발명에서는 PN 접합에 의해 에피택셜층으로 확산되는 공핍층에 의해 핀치 오프하고, 발생한 누설 전류를 차단할 수 있는 점이 우수하다. 캐소드 전극측으로 누설되지 않고, 즉 IR을 고려할 필요가 없기 때문에, 종래의 큰 문제이던 VF와 IR의 트레이드오프의 관계가 없어져서, VF만을 고려하여 장치를 설계하는 것이 가능해지는 것이다.
또한, 본 발명의 제조 방법에 따르면, 첫째로 P+형 반도체 영역(3)을 쇼트키 배리어 다이오드의 필요 구성 요소인 고농도 불순물 영역(4)과 동시에 형성할 수 있다. 트렌치에 폴리실리콘을 매설하는 경우에는 그 공정이 증가하지만, 칩 사이즈를 변경하지 않고 VF 특성을 컨트롤할 수 있는 쇼트키 배리어 다이오드를 제조할수 있다. 즉, 종래와 비교하여 저VF, 저IR의 쇼트키 배리어 다이오드를 비용을 증대시키지 않고서 제조할 수 있다는 이점을 갖는다. 또한, P+형 반도체 영역(3)으로서 불순물의 확산 영역을 채용하는 것이면, 종래 그대로의 공정에서 마스크의 변경만으로 실시할 수 있다는 이점을 갖는다.
또한, 둘째로 고농도 불순물 영역(4)을 형성한 후에, P+형 반도체 영역(3)을 형성하면 공정은 증가하지만 고내압 쇼트키 배리어 다이오드를 실현할 수 있다.

Claims (13)

  1. 일 도전형 반도체 기판과,
    상기 기판 위에 형성된 일 도전형 에피택셜층과,
    상기 에피택셜층에 복수 형성된 제1 역도전형 반도체 영역과,
    상기 복수의 제1 역도전형 반도체 영역을 둘러싸고 상기 에피택셜층 주위에 형성된 제2 역도전형 반도체 영역과,
    상기 에피택셜층 및 상기 제1 역도전형 반도체 영역 표면과 쇼트키 접합을 형성하는 금속층
    을 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 역도전형 반도체 영역은 상기 에피택셜층에 형성한 트렌치에 역도전형의 반도체 재료를 매설하여 이루어지는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서,
    상기 제1 역도전형 반도체 영역은 상기 에피택셜층에 역도전형 불순물을 확산한 영역인 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서,
    서로 인접하는 상기 제1 역도전형 반도체 영역은 역방향의 전압 인가 시에 상기 제1 역도전형 반도체 영역 간의 에피택셜층이 공핍층으로 다 매립되는 간격으로 이격하여 배치되는 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서,
    서로 인접하는 상기 제1 역도전형 반도체 영역은 등간격으로 이격하여 배치되는 것을 특징으로 하는 반도체 장치.
  6. 제1항에 있어서,
    상기 제1 역도전형 반도체 영역은 상기 에피택셜층의 두께보다도 얕게 형성하는 것을 특징으로 하는 반도체 장치.
  7. 제1항에 있어서,
    상기 제2 역도전형 반도체 영역은 확산 영역인 것을 특징으로 하는 반도체 장치.
  8. 제1항에 있어서,
    상기 제2 역도전형 반도체 영역은 상기 에피택셜층에 형성한 복수의 트렌치에 반도체 재료를 매설하여 이루어지는 것을 특징으로 하는 반도체 장치.
  9. 일 도전형 반도체 기판 상에 일 도전형 에피택셜층을 적층하는 공정과,
    상기 에피택셜층에 복수의 제1 역도전형 반도체 영역과 상기 복수의 제1 역도전형 반도체 영역을 둘러싸는 제2 역도전형 반도체 영역을 형성하는 공정과,
    상기 에피택셜층 및 상기 제1 역도전형 반도체 영역 표면과 쇼트키 접합을 형성하는 금속층을 형성하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제9항에 있어서,
    상기 제1 역도전형 반도체 영역은 불순물을 이온 주입하여 확산하여 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제9항에 있어서,
    상기 제1 역도전형 반도체 영역은 상기 에피택셜층에 트렌치를 형성하고, 역도전형의 반도체 재료를 매설하여 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제9항에 있어서,
    상기 제2 역도전형 반도체 영역은 상기 에피택셜층에 복수의 트렌치를 형성하고, 역도전형의 반도체 재료를 매설하여 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제9항에 있어서,
    상기 제1 역도전형 반도체 영역 및 상기 제2 역도전형 반도체 영역을 동시에 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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