KR100373219B1 - 쇼트키 베리어 다이오드 및 그 제조방법 - Google Patents
쇼트키 베리어 다이오드 및 그 제조방법 Download PDFInfo
- Publication number
- KR100373219B1 KR100373219B1 KR10-2000-0067075A KR20000067075A KR100373219B1 KR 100373219 B1 KR100373219 B1 KR 100373219B1 KR 20000067075 A KR20000067075 A KR 20000067075A KR 100373219 B1 KR100373219 B1 KR 100373219B1
- Authority
- KR
- South Korea
- Prior art keywords
- epi layer
- oxide film
- junction
- guard ring
- layer
- Prior art date
Links
- 230000004888 barrier function Effects 0.000 title claims abstract description 39
- 238000000034 method Methods 0.000 title claims description 12
- 239000002184 metal Substances 0.000 claims abstract description 31
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 12
- 229910052710 silicon Inorganic materials 0.000 claims description 12
- 239000010703 silicon Substances 0.000 claims description 12
- 239000000758 substrate Substances 0.000 claims description 11
- 238000004519 manufacturing process Methods 0.000 claims description 7
- 238000005530 etching Methods 0.000 claims description 6
- 239000012535 impurity Substances 0.000 claims description 5
- 239000000463 material Substances 0.000 claims description 4
- 239000007943 implant Substances 0.000 claims description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 238000005036 potential barrier Methods 0.000 description 2
- 239000000969 carrier Substances 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/872—Schottky diodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/47—Schottky barrier electrodes
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- High Energy & Nuclear Physics (AREA)
- Toxicology (AREA)
- Manufacturing & Machinery (AREA)
- Health & Medical Sciences (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
본 발명에서 제안된 쇼트키 베리어 다이오드는, 쇼트키 접합이 형성될 부분의 에피층 표면을 요홈부를 이용하여 요철 구조로 만들어 주므로써, 칩 사이즈를 기존과 동일하게 가져가더라도 "에피층-장벽금속막" 간의 접합 면적을 기존보다 넓게 확보할 수 있도록 소자가 설계된다.
그 결과, 칩 사이즈의 증가없이도 순방향 전류(IF)를 증가시킬 수 있게 되고, 정션부에서의 순방향 전압강하(VF) 특성을 개선할 수 있게 된다.
Description
본 발명은 쇼트키 베리어 다이오드(Schottky Barrier Diode) 및 그 제조방법에 관한 것으로, 특히 칩 사이즈 증가없이도 순방향 전류(IF)를 증가시킬 수 있도록 하여 정션부에서의 순방향 전압강하(VF) 특성을 개선할 수 있도록 한 쇼트키 베리어 다이오드 및 그 제조방법에 관한 것이다.
쇼트키 베리어 다이오드는 일반적인 PN 다이오드와는 달리 실리콘의 PN 접합을 이용하지 않고 실리콘-금속 간의 쇼트키 접합을 이용하는 반도체 소자로서, 다수 캐리어에 의한 동작 특성을 가지므로 빠른 스위칭 특성을 나타내고, 실리콘-금속 간의 쇼트키 접합을 이용한 터널링 방식으로 소자 구동이 이루어지므로 PN 다이오드에 비해 상당히 낮은 온 상태의 전압강하 특성을 얻을 수 있다는 특징을 갖는다.
따라서, 상기 소자는 저 손실 특성이 요구되는 응용분야 즉, 통신용 및 휴대용 기기 등의 분야에서 핵심 소자로 많이 응용이 되고 있으며, 현재는 시스템의 소형화, 저손실화 추세에 맞추어 순방향 전압 특성을 더욱 더 낮추는 방향으로 소자 개발이 이루어지고 있다.
도 1에는 이러한 특징을 갖는 종래의 쇼트키 베리어 다이오드 구조를 도시한 단면도가 제시되어 있다.
도 1의 단면도에 의하면, 종래의 쇼트키 베리어 다이오드는 고농도의 N형 실리콘 기판(10) 상에는 저농도의 N형 에피층(12)이 성장되고, 상기 에피층(12) 내의 표면쪽에는 고농도의 P형 가드링(16)이 형성되며, 상기 에피층(12) 상에는 가드링(16) 사이의 에피층 표면(일명 정션부라 한다)과 상기 가드링의 일부가 함께 노출되도록 산화막(14),(14a)이 형성되고, 상기 정션부를 포함한 산화막(14),(14a) 상의 소정 부분에는 Mo 재질의 장벽금속막(18)을 사이에 두고 Al 재질의 금속전극(20)이 형성되어 있는 구조로 이루어져 있음을 알 수 있다.
하지만, 도 1의 구조를 가지도록 쇼트키 베리어 다이오드를 설계할 경우에는 소자 구동시 다음과 같은 문제가 발생된다.
쇼트키 베리어 다이오드에서는 통상, 전위 장벽(barrier height)을 최소화할 수 있는 장벽금속막(18)을 선택하거나 혹은 장벽금속막(18)과 에피층(12) 간의 접합부 면적(junction area)을 최대화하여 순방향 전류를 높이는 방식으로 순방향 전압강하 특성을 개선하고 있는데, 전자의 방법은 전위 장벽을 최소화할 수 있는 장벽금속막의 물리적 특성상, 순방향을 고려한 재료를 사용할 경우 역방향 전압강하 특성의 악화가 초래되어 그 적용에 제약이 따르게 되고, 또한 후자의 경우는 칩 사이즈의 증가에 한계가 있어 그 적용에 제한이 따르게 되므로, 상기 방법을 그대로 적용해서는 쇼트키 베리어 다이오드의 순방향 전압강하 특성을 개선하는데 한계가 따르게 된다.
이에 본 발명의 목적은, 정션부로 사용되어질 에피층 표면에 인위적으로 복수의 요홈부를 만들어, 상기 정션부가 요철 구조를 가지도록 하므로써, 칩 사이즈는 기존과 동일하게 가져가되, "에피층-장벽금속막" 간의 실제 접합 면적은 기존 대비 훨씬 넓게 확보할 수 있도록 하여, 칩 사이즈 증가없이도 순방향 전류를 증가시킬 수 있도록 하고, 아울러 정션부에서의 순방향 전압강하 특성 또한 개선할 수 있도록 한 쇼트키 베리어 다이오드를 제공함에 있다.
본 발명의 다른 목적은 상기 구조의 쇼트키 베리어 다이오드를 효과적으로 제조할 수 있는 제조방법을 제공함에 있다.
도 1은 종래의 쇼트키 베리어 다이오드 구조를 도시한 단면도,
도 2는 본 발명에서 제안된 쇼트키 베리어 다이오드 구조를 도시한 단면도,
도 3a 내지 도 3f는 도 2의 쇼트키 베리어 다이오드 제조방법을 도시한 공정수순도이다.
상기 목적을 달성하기 위하여 본 발명에서는, 고농도의 N형 실리콘 기판과, 상기 실리콘 기판 상에 성장된 저농도의 N형 에피층과, 상기 에피층 내의 표면쪽에 서로 소정 간격 이격되도록 형성된 P형 가드링과, 상기 가드링 사이의 상기 에피층 내에 형성된 상면이 개구된 복수의 요홈부와, 상기 가드링의 표면 일부를 포함한 상기 가드링 외곽쪽의 상기 에피층 상에 걸쳐 형성된 산화막 및 상기 가드링 사이의 상기 에피층을 포함한 상기 산화막 상의 소정 부분에 걸쳐서 장벽금속막을 개재하여 형성된 금속전극으로 이루어져, 상기 가드링 사이의 정션부에서 상기 에피층과 상기 장벽금속막 간의 접합 면적이 상기 요홈부에 의해 확장되도록 설계된 구조의 쇼트키 베리어 다이오드가 제공된다.
상기 다른 목적을 달성하기 위하여 본 발명에서는, 고농도 N형 실리콘 기판 상에 저농도 N형 에피층을 형성하는 단계와; 상기 에피층 상에 제 1 산화막을 형성하는 단계와; 가드링이 형성될 부분의 상기 에피층 표면이 노출되도록 상기 제 1 산화막을 선택식각하는 단계와; 상기 기판의 표면 노출부에 상기 제 1 산화막보다 얇은 두께의 제 2 산화막을 형성하는 단계와; 상기 결과물 상으로 고농도 P형 불순물을 이온주입하여 상기 제 2 산화막 하단의 상기 에피층 내에만 선택적으로 불순물을 주입하고, 이를 확산시켜 상기 에피층 내의 표면쪽에 가드링을 형성하는 단계와; 상기 가드링의 표면 일부와 그 사이에 위치한 상기 에피층 표면이 한꺼번에 노출되도록 상기 제 1, 제 2 산화막을 선택식각하여, 정션부로 사용되어질 부분을 정의하는 단계와; 상기 가드링 사이의 상기 에피층을 일정 두께 선택식각하여, 상기에피층 내에 상면이 개구된 복수의 요홈부를 형성하는 단계와; 상기 정션부를 포함한 상기 제 1, 제 2 산화막 상의 소정 부분에 걸쳐 장벽금속막을 개제하여 금속전극을 형성하는 단계로 이루어진 쇼트키 다이오드 제조방법이 제공된다.
상기 구조를 가지도록 쇼트키 베리어 다이오드를 제조할 경우, 가드링 사이의 에피층 내에 형성된 요홈부로 인해 정션부가 요철 구조를 가지게 되므로, 칩 사이즈를 기존과 동일하게 가져가더라도 "에피층-장벽금속막" 간의 실제 접합 면적은 기존보다 넓게 확보할 수 있게 된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.
도 2는 본 발명에서 제안된 쇼트키 베리어 다이오드의 구조를 도시한 단면도를 나타낸다.
도 2의 단면도에 의하면, 본 발명에서 제안된 쇼트키 베리어 다이오드는 고농도의 N형 실리콘 기판(10) 상에는 저농도의 N형 에피층(12)이 성장되고, 상기 에피층(12) 내의 표면쪽에는 고농도의 P형 가드링(16)이 형성되며, 상기 에피층(12) 상에는 가드링(16) 사이의 에피층 표면(일명 정션부라 한다)과 상기 가드링의 일부가 함께 노출되도록 산화막(14),(14a)이 형성되고, 상기 가드링(16) 사이의 에피층(12) 내에는 상면이 개구된 복수의 요홈부(h)가 형성되며, 상기 정션부를 포함한 산화막(14),(14a) 상의 소정 부분에는 Mo 재질의 장벽금속막(18)을 사이에 두고 Al 재질의 금속전극(20)이 형성되도록 이루어져, 에피층(12)과 장벽금속막(18) 간의 접합 면적이 기존보다 넓게 확보되도록 소자가 구성되어 있음을 알 수 있다.
따라서, 상기 구조의 쇼트키 베리어 다이오드는 도 3a 내지 도 3f에 제시된 공정수순도에서 알 수 있듯이 다음의 제 6 단계 공정을 거쳐 제조된다.
제 1 단계로서, 도 3a에 같이 고농도 N형 실리콘 기판(10) 상에 저농도 N형 에피층(12)을 성장시킨 후, 그 위에 열산화공정을 이용하여 제 1 산화막(14)을 형성한다.
제 2 단계로서, 도 3b와 같이 가드링이 형성될 부분의 에피층(12) 표면이 노출되도록 제 1 산화막(14)을 소정 부분 선택식각한다.
제 3 단계로서, 도 3c와 같이 에피층(12)의 표면 노출부에 제 1 산화막(14)보다 얇은 두께의 제 2 산화막(14a)을 형성하고, 상기 결과물 상으로 고농도 P형 불순물인 보론을 이온주입한다. 이때, 보론은 제 2 산화막(14a) 하단의 에피층(12) 표면쪽에만 선택적으로 주입된다.
제 4 단계로서, 도 3d와 같이 확산 공정을 실시하여 보론이 주입된 부분의 에피층(12) 내에 가드링(18)을 형성한다.
제 5 단계로서, 도 3e와 같이 실리콘과 금속이 접합되어질 정션부를 정의하기 위하여 가드링(16)의 표면 일부와 그 사이의 에피층(12) 표면이 함께 노출되도록 제 1 산화막(14)과 제 2 산화막(14a)을 소정 부분 선택식각한다. 이어, 가드링(16) 사이의 에피층을 국부적으로 일정 두께 선택식각하여, 상기 에피층(12) 내에 상면이 개구된 복수의 요홈부(h)를 형성한다.
제 6 단계로서, 도 3f와 같이 상기 결과물 상에 장벽금속막(18)을 형성하고, 그 위에 Al 재질의 금속전극(20)을 형성한 다음, 가드링(16) 바깥쪽의 제 1산화막(14) 표면이 소정 부분 노출되도록 이들을 순차 식각하여, 에피층(12)과 장벽금속막(18)이 정션부에서 접합을 이루도록 하므로써, 본 공정 진행을 완료한다.
이와 같이 공정을 진행할 경우, 가드링(16) 사이의 에피층(12) 내에 형성된 복수의 요홈부(h)로 인해 에피층(12)과 장벽금속막(18)이 접하는 정션부가 요철 구조를 가지게 되므로, 칩 사이즈를 기존과 동일하게 가져가더라도 "에피층-장벽금속막" 간의 실제 접합 면적을 기존보다 넓게 확보할 수 있게 된다. 즉, 칩 사이즈의 증가없이도 요홈부를 이용하여 제한된 접합 면적이라는 한계 상황을 극복할 수 있게 되는 것이다.
그 결과, 칩 사이즈 증가없이도 순방향 전류를 증가시킬 수 있어, 정션부에서의 순방향 전압 특성을 기존대비 낮추는 것이 가능하게 되므로, 전압강하 특성이 개선된 효과를 얻을 수 있게 된다.
이상에서 살펴본 바와 같이 본 발명에 의하면, 쇼트키 접합이 형성되는 에피층의 표면을 요홈부를 이용하여 요철 구조로 만들어 주므로써, 칩 사이즈를 기존과 동일하게 가져가더라도 "에피층-장벽금속막" 간의 접합 면적을 기존보다 넓게 확보할 수 있게 되므로, 칩 사이즈 증가없이도 순방향 전류(IF)를 증가시킬 수 있게 되어, 정션부에서의 순방향 전압강하 특성을 개선할 수 있게 된다.
Claims (4)
- 고농도의 N형 실리콘 기판;상기 실리콘 기판 상에 성장된 저농도의 N형 에피층;상기 에피층 내의 표면쪽에 서로 소정 간격 이격되도록 형성된 P형 가드링; 상기 가드링 사이의 상기 에피층 내에 형성된 상면이 개구된 복수의 요홈부; 상기 가드링의 표면 일부를 포함한 상기 가드링 외곽쪽의 상기 에피층 상에 걸쳐 형성된 산화막; 및상기 가드링 사이의 상기 에피층을 포함한 상기 산화막 상의 소정 부분에 걸쳐서 장벽금속막을 개재하여 형성된 금속전극으로 이루어져,상기 가드링 사이의 정션부에서 상기 에피층과 상기 장벽금속막 간의 접합 면적이 상기 요홈부에 의해 확장되도록 설계된 것을 특징으로 하는 쇼트키 베리어 다이오드.
- 제 1항에 있어서, 상기 장벽금속막은 Mo 재질로 이루어진 것을 특징으로 하는 쇼트키 베리어 다이오드.
- 고농도 N형 실리콘 기판 상에 저농도 N형 에피층을 형성하는 단계;상기 에피층 상에 제 1 산화막을 형성하는 단계와; 가드링이 형성될 부분의 상기 에피층 표면이 노출되도록 상기 제 1 산화막을 선택식각하는 단계;상기 기판의 표면 노출부에 상기 제 1 산화막보다 얇은 두께의 제 2 산화막을 형성하는 단계;상기 결과물 상으로 고농도 P형 불순물을 이온주입하여 상기 제 2 산화막 하단의 상기 에피층 내에만 선택적으로 불순물을 주입하고, 이를 확산시켜 상기 에피층 내의 표면쪽에 가드링을 형성하는 단계;상기 가드링의 표면 일부와 그 사이에 위치한 상기 에피층 표면이 한꺼번에 노출되도록 상기 제 1, 제 2 산화막을 선택식각하여, 정션부로 사용되어질 부분을 정의하는 단계;상기 가드링 사이의 상기 에피층을 일정 두께 선택식각하여, 상기 에피층 내에 상면이 개구된 복수의 요홈부를 형성하는 단계; 및상기 정션부를 포함한 상기 제 1, 제 2 산화막 상의 소정 부분에 걸쳐 장벽금속막을 개제하여 금속전극을 형성하는 단계로 이루어진 것을 특징으로 하는 쇼트키 베리어 다이오드 제조방법.
- 제 3항에 있어서, 상기 장벽금속막은 Mo 재질로 형성하는 것을 특징으로 하는 쇼트키 베리어 다이오드 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2000-0067075A KR100373219B1 (ko) | 2000-11-13 | 2000-11-13 | 쇼트키 베리어 다이오드 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2000-0067075A KR100373219B1 (ko) | 2000-11-13 | 2000-11-13 | 쇼트키 베리어 다이오드 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20020037094A KR20020037094A (ko) | 2002-05-18 |
| KR100373219B1 true KR100373219B1 (ko) | 2003-02-25 |
Family
ID=19698572
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2000-0067075A KR100373219B1 (ko) | 2000-11-13 | 2000-11-13 | 쇼트키 베리어 다이오드 및 그 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100373219B1 (ko) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100888290B1 (ko) * | 2007-08-10 | 2009-03-11 | 주식회사 케이이씨 | 쇼트키 배리어 다이오드 및 그 제조 방법 |
| US7858506B2 (en) * | 2008-06-18 | 2010-12-28 | Micron Technology, Inc. | Diodes, and methods of forming diodes |
| KR101490937B1 (ko) * | 2013-09-13 | 2015-02-06 | 현대자동차 주식회사 | 쇼트키 배리어 다이오드 및 그 제조 방법 |
| CN105590850A (zh) * | 2014-10-23 | 2016-05-18 | 无锡华润华晶微电子有限公司 | 一种肖特基二极管的制作方法 |
| CN105590966A (zh) * | 2014-10-23 | 2016-05-18 | 无锡华润华晶微电子有限公司 | 一种肖特基二极管 |
| CN110291646B (zh) * | 2016-12-15 | 2023-03-28 | 格里菲斯大学 | 碳化硅肖特基二极管 |
| CN112786709A (zh) * | 2021-02-26 | 2021-05-11 | 东莞市中之电子科技有限公司 | 一种低压降的肖特基整流管 |
| CN113130626B (zh) * | 2021-03-26 | 2021-11-12 | 先之科半导体科技(东莞)有限公司 | 一种大功率肖特基二极管 |
| CN113314618A (zh) * | 2021-06-04 | 2021-08-27 | 厦门吉顺芯微电子有限公司 | 一种具有提高接触面积的平面肖特基整流器件及制造方法 |
-
2000
- 2000-11-13 KR KR10-2000-0067075A patent/KR100373219B1/ko active IP Right Grant
Also Published As
| Publication number | Publication date |
|---|---|
| KR20020037094A (ko) | 2002-05-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4610207B2 (ja) | 半導体装置およびその製造方法 | |
| US5904544A (en) | Method of making a stable high voltage semiconductor device structure | |
| US10685955B2 (en) | Trench diode and method of forming the same | |
| EP1359624A2 (en) | Vertical type MOSFET and manufacturing method thereof | |
| JP3547884B2 (ja) | 半導体装置及びその製造方法 | |
| JP2004127968A (ja) | 半導体装置およびその製造方法 | |
| KR100403525B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| CN111223857A (zh) | 具有集成的mos选通的二极管或肖特基二极管的半导体器件 | |
| US6936905B2 (en) | Two mask shottky diode with locos structure | |
| KR100373219B1 (ko) | 쇼트키 베리어 다이오드 및 그 제조방법 | |
| JP2006173297A (ja) | Ｉｇｂｔ | |
| JPH09232599A (ja) | 半導体装置及びその製造方法 | |
| EP1482560A1 (en) | Semiconductor device | |
| WO2006082618A1 (ja) | 半導体装置およびその製造方法 | |
| US6107127A (en) | Method of making shallow well MOSFET structure | |
| KR100317604B1 (ko) | 쇼트키 베리어 다이오드 및 그 제조방법 | |
| WO2000074130A1 (en) | Discrete schottky diode device with reduced leakage current | |
| TW201513229A (zh) | 接面位障蕭特基二極體的製造方法及其結構 | |
| US20240072113A1 (en) | Vertical semiconductor device and manufacturing method therefor | |
| US11735657B2 (en) | Method for fabricating transistor structure | |
| KR100317605B1 (ko) | 쇼트키 베리어 다이오드 제조방법 | |
| US20240128314A1 (en) | Semiconductor power device with improved junction termination extension | |
| US7741693B1 (en) | Method for integrating trench MOS Schottky barrier devices into integrated circuits and related semiconductor devices | |
| KR100313544B1 (ko) | 반도체소자의 제조방법 | |
| KR100218263B1 (ko) | 반도체 장치 및 그 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20130130 Year of fee payment: 11 |
|
| FPAY | Annual fee payment |
Payment date: 20140128 Year of fee payment: 12 |
|
| FPAY | Annual fee payment |
Payment date: 20150127 Year of fee payment: 13 |
|
| FPAY | Annual fee payment |
Payment date: 20160125 Year of fee payment: 14 |
|
| FPAY | Annual fee payment |
Payment date: 20170201 Year of fee payment: 15 |
|
| FPAY | Annual fee payment |
Payment date: 20180130 Year of fee payment: 16 |
|
| FPAY | Annual fee payment |
Payment date: 20190110 Year of fee payment: 17 |
|
| FPAY | Annual fee payment |
Payment date: 20200110 Year of fee payment: 18 |