CN110291646B - 碳化硅肖特基二极管 - Google Patents
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- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 title claims abstract description 193
- 229910010271 silicon carbide Inorganic materials 0.000 title claims abstract description 184
- 238000000034 method Methods 0.000 claims description 32
- 229920002120 photoresistant polymer Polymers 0.000 claims description 15
- 230000002441 reversible effect Effects 0.000 claims description 15
- 230000005684 electric field Effects 0.000 claims description 8
- 238000001020 plasma etching Methods 0.000 claims description 5
- 239000004094 surface-active agent Substances 0.000 claims 1
- 239000002184 metal Substances 0.000 description 28
- 229910052751 metal Inorganic materials 0.000 description 28
- 239000010936 titanium Substances 0.000 description 9
- 238000005468 ion implantation Methods 0.000 description 6
- 230000008901 benefit Effects 0.000 description 5
- 150000002739 metals Chemical class 0.000 description 5
- 230000008569 process Effects 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 230000007547 defect Effects 0.000 description 4
- 229910052719 titanium Inorganic materials 0.000 description 4
- 230000000903 blocking effect Effects 0.000 description 3
- 239000000969 carrier Substances 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 238000005259 measurement Methods 0.000 description 3
- 238000001000 micrograph Methods 0.000 description 3
- 230000002829 reductive effect Effects 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 238000009825 accumulation Methods 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 239000000243 solution Substances 0.000 description 2
- 230000005641 tunneling Effects 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000000670 limiting effect Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000009877 rendering Methods 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
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- H01L29/872—
-
- H01L29/0619—
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/3065—Plasma etching; Reactive-ion etching
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
-
- H01L29/0646—
-
- H01L29/0657—
-
- H01L29/0688—
-
- H01L29/1608—
-
- H01L29/6606—
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- Engineering & Computer Science (AREA)
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- Manufacturing & Machinery (AREA)
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- Power Engineering (AREA)
- Plasma & Fusion (AREA)
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Abstract
一种碳化硅肖特基二极管，包括N型SiC层和P型SiC层，该P型SiC层与该N型SiC层接触形成P‑N结。阳极与N型SiC层和P型SiC层都接触，在阳极与N型SiC层和P型SiC层之间都形成肖特基接触。P型SiC层的边缘具有电活性，并且包括P‑N结处的锥形负电荷密度，可以通过P型SiC层的锥形或倾斜边缘实现。
Description
技术领域
本发明涉及碳化硅肖特基二极管及这种二极管的制造方法。特别地，本发明涉及包括边缘终端结构的碳化硅肖特基二极管，以减少周界泄漏。
背景技术
与双极P-N结二极管(即具有两种载流体(电子和空穴)的二极管)相比，肖特基二极管利用电子传导作为单一类型的载流体，在功率转换电路中提供更快的开关。基于硅(Si)的肖特基二极管已经很好地建立起来，但是其在许多应用中不受欢迎的特性之一是在反向偏压模式中具有相对较低的阻断电压。碳化硅肖特基二极管提供了更高的阻断电压，在许多应用中是可取的。与Si基肖特基二极管类似，SiC肖特基二极管利用了熟悉的金属－SiC接触的整流特性。
在图1中示出了SiC肖特基二极管100的原理元件，如他们在基础教科书中所示。肖特基二极管100包括在N+型SiC基板104上的N型SiC层102。阳极106(通常由铝(Al)和肖特基接触金属112形成)形成在N型SiC层102上，并且在N+型SiC基板104和电路(未示出)之间提供欧姆接触108。肖特基接触110在阳极106的金属层112和N型SiC层102之间形成。虽然也成功使用了许多其他金属，但是金属层112通常是钛(Ti)。实际上，这种二极管结构并不有用，因为当二极管反向偏压时，在肖特基接触110的边缘114处积累的负电荷会增加SiC中沿着阳极边缘114的电场，导致高周界泄漏。这可以发生在非常低的反向偏压下。被周界泄漏统治的肖特基二极管不能达到由通过金属－SiC接触主区域的反向偏压电流确定的高阻断电压。
图2示出了另一个传统SiC肖特基二极管200的结构，其在边缘终端结构中使用P型环202。例如，根据转让给Siliconix Technology C.V.的美国专利第8368165号和转让给Rohm有限公司的美国专利第7973318号可知这种边缘终端结构。P型环202嵌入N型SiC层102内，其是与金属层112形成肖特基接触110的SiC区域。P型环202与金属层112欧姆接触，形成与N型SiC层102的肖特基接触。这样，在反向偏压下积聚负电荷的阳极边缘114通过绝缘体204或电介质以及通过在P型环202和N型SiC层102之间形成的反向偏压P-N结206与N型SiC层102隔离。在这种结构中，负电荷的积累发生在P型环202的边缘208和N型SiC层102处。与阳极边缘114处电子电荷的不同之处在于，P型环202边缘208处的电荷是由于反向偏压的P-N结206中的受体原子不可移动，并且不能穿透到N型SiC 102层中导致周界泄漏。
然而，负受体电荷的累积仍会增加P型环202边缘208处的电场，这可以达到由于P-N结206处电子的带间隧道效应而发生的泄漏的水平。
已开发出各种技术来降低P-N结边缘208的电场。其中一些技术涉及在P型环202中在远离金属－半导体接触的方向(即朝向二极管芯片边缘)上的受体密度降低。转让给Cree,Inc.的欧洲专利号EP0965146公开了这种技术。当具有这种终端结构的二极管反向偏压时，耗尽层中的负受体电荷逐渐减少，从而降低了边缘处电场的峰值。
通过嵌入更高浓度的受体原子(通常为铝(Al))来将P型环202嵌入N型SiC层102中。受体原子将P型环202内的N型掺杂转变为有效的P型掺杂。在SiC的情况中，离子注入是将N型SiC转化为P型SiC以形成嵌入的P型环202的唯一有效方法。离子注入是硅技术中非常有效和成熟的方法，当硅加热到1000℃左右时，位移的硅原子和注入的原子都会扩散，这就消除了离子注入的损伤，并在注入的原子扩散到晶格位置时激活注入的原子。原子在密度更大的SiC中的扩散需要更高的温度，理想情况下远高于2000℃。这些温度是不实际的，但是在大约1600℃加热仍然可以激活一些注入的受体原子，这使得具有图2所示边缘终端结构的SiC肖特基二极管商业化。尽管如此，这个过程还是很昂贵，而且晶体中仍有一些损伤。因此，很难实现这种边缘终端结构，以最大化生产的肖特基二极管的产量和可靠性。此外，具有相关的光刻的多个注入步骤是创建具有朝向二极管芯片的边缘降低的电荷密度的边缘终端结构所必要的。这种方法导致制造成本显著增加。
因此，可以通过制造不需要使用离子注入来产生嵌入的P型环的SiC肖特基二极管获得显著的成本和可靠性效益。如果使用生长在N型SiC层顶部的P型外延层，则使这种边缘终端结构成为可能。在这种情况下，必须从二极管的主要区域去除P型外延层，以使金属阳极和下层的N型SiC之间产生肖特基接触。
Ueno等人的论文(《1995年功率半导体器件与集成电路国际研讨会论文集》，第107－111页，横滨，日本，1995年5月)披露了类似的结构，其中P型环是通过局部氧化和随后通过刻蚀去除生长的氧化物以去除P型外延层的一部分来暴露N型SiC层来实现的。与N型SiC层的暴露部分的肖特基接触是通过在N型SiC层上在室温下溅射交替沉积铝和钛随后在900℃和1050℃之间的温度下退火10分钟而产生的。如图2所示，在Al/Ti和P型环之间形成欧姆接触。
Ueno等人所披露的结构和方法的一个问题是高温退火可以破坏金属与N型SiC层之间的肖特基接触，这是在肖特基二极管的主要区域。
Ueno等人所披露的结构和方法的另一个问题是在正向偏压期间，P型环向N型SiC层内注入少数载流子(空穴)，这对二极管的开关性能产生不利影响。如上所述，使用肖特基二极管而不是P-N结二极管的关键原因是避免与空穴作为第二类电流载体相关的开关速度问题。
Ueno等人指出通过减小P型环的宽度可以最小化从P型环注入N型SiC层的少数载流子的问题。然而，减小P型环的宽度需要使用昂贵的微米和亚微米光刻。
到目前为止，Ueno等人披露的结构尚未用于商业设备，可能是因为与需要用与在N型SiC上形成临界肖特基接触相同的金属和方法在P型外延层上形成欧姆接触相关的困难。
发明目的
本发明的优选目标是提供能够解决或至少改善现有技术的上述问题中的一个或多个的碳化硅肖特基二极管和/或提供有用的商业替代品。
本发明的优选目标是提供具有边缘终端结构的碳化硅肖特基二极管，以将周界泄漏降低到远低于有源肖特基二极管区域的反向偏压电流。
发明内容
本发明涉及一种具有边缘终端结构以降低周界泄漏的碳化硅肖特基二极管和生产这种二极管的方法。
在一种形式中，尽管不一定是最广泛的形式，但本发明涉及一种碳化硅(SiC)肖特基二极管，包括：
N型SiC层；
P型SiC层，所述P型SiC层与N型SiC层接触，生成P-N结；
阳极，其与N型SiC层和P型SiC层都接触，在阳极和N型SiC层与P型SiC层之间都形成肖特基接触，其中P型SiC层的边缘具有电活性并且在P-N结处包括锥形负电荷密度。
优选地，N型SiC层是外延层。
优选地，P型SiC层是外延层。
优选地，P型SiC层的边缘包括远离阳极倾斜以在P-N结处形成锥形负电荷密度的斜坡。
适宜地，P型SiC层的给定掺杂水平(NP)的斜坡的角度(α)使得NP×tanα<4×1019cm-3。
优选地，在P型SiC层边缘的斜坡的区域中，阳极不与P型SiC层接触。
优选地，P型SiC层是环状形式。
优选地，P型SiC层的掺杂水平(NP)在约1017cm-3到约1019cm-3的范围内。
适宜地，P型SiC层的厚度与掺杂浓度的乘积大于1.6×1013cm-2，并且掺杂水平小于1019cm-3。
在另一形式中，尽管不一定是最广泛的形式，本发明涉及一种生产碳化硅肖特基二极管的方法，包括：
形成与N型SiC层接触的P型SiC层，生成P-N结；
使阳极与P型SiC层和N型SiC层都接触，在阳极与P型SiC层和N型SiC层之间都形成肖特基接触；
在P-N结处形成包括锥形负电荷密度的P型SiC层的电活性边缘。
优选地，N型SiC层和/或P型SiC层是外延层。
优选地，方法进一步包括在P型SiC层的边缘形成远离阳极倾斜以在P-N结处形成锥形负电荷密度的斜坡。
优选地，通过使用光致抗蚀剂形式的软刻蚀掩模的等离子刻蚀形成斜坡。
适宜地，方法包括在140℃下对光致抗蚀剂进行硬烘烤。
适宜地，方法包括在高于建议的硬烘烤温度的温度下，例如但不限于150℃到160℃之间，过度烘烤光致抗蚀剂。
本发明的进一步形式和/或特征将从以下详细描述中变得明显。
附图说明
为使本发明易于理解并付诸实施，将参照附图参考本发明的优选实施例，其中相似的附图标记是指相同的元件。附图仅以示例形式提供，其中：
图1示出了现有技术已知的SiC肖特基二极管的原理元件；
图2示出了包括以现有技术已知的P型环形式的边缘终端结构的SiC肖特基二极管；
图3示出了根据本发明实施例的包括边缘终端和金属阳极与P型外延环之间的肖特基接触的SiC肖特基二极管；
图4A和4B示出了图3所示的SiC肖特基二极管和Ueno等人披露的SiC肖特基二极管之间的功能差异；
图5A、5B和5C是等离子刻蚀沟槽的扫描电镜图像，利用光致抗蚀剂作为软掩模，在P型SiC的刻蚀外延层中形成倾斜边缘；以及
图6示出了根据本发明实施例的SiC肖特基二极管每单位长度周界泄漏(JP)的电测量。
技术熟练的阅读者将意识到附图可以是示意图，并且为了简单和清晰，附图中的元件是举例说明，并且不必按比例绘制。例如，附图中某些元件的相对尺寸可能被扭曲，以帮助提高对本发明实施例的理解。
具体实施方式
本发明涉及一种具有用来降低周界泄漏的边缘终端结构的碳化硅肖特基二极管和生产这种二极管的方法。参照图3，根据本发明实施例的碳化矽肖特基二极管300包括位于N+型SiC基板104上的N型SiC层102。在优选实施例中，N型SiC层是外延层。在N+型SiC基板104和电路(未示出)之间提供欧姆接触108。肖特基二极管300包括P型SiC层302形式(优选地以环的形式)的边缘终端结构，与N型SiC层102接触，从而形成P-N结。在优选实施例中，P型SiC层是外延层。阳极106的肖特基接触金属112与P型SiC 302的外延层接触，在金属阳极106和P型SiC的外延层之间形成肖特基接触304。尽管其他金属可以是合适的，肖特基接触金属112可以是钛(Ti)。在图3所示的实施例中，阳极106包括铝层106和肖特基金属层112，其与N型SiC 102的外延层和P型SiC 302的外延层接触，并且阳极106的金属层112和P型SiC302的外延层之间形成肖特基接触304。
如果使用生长在N型SiC层102顶部的P型SiC 302外延层，则这种边缘终端结构是可行的。在这种情况下，必须将P型外延层的一部分从二极管的主区域移除，以便在阳极106的金属层112和N型SiC 102的外延层下方之间形成肖特基接触110。本发明的生产方法不需要使用离子注入技术，从而获得显著的成本和可靠性效益。
Ueno等人披露的已知的现有技术结构之间的功能差异和本发明的结构如图4A和4B所示。在一些现有技术结构中，如图4A所示，P型边缘终端环202与二极管阳极106的金属112欧姆接触，如等效电路中的电阻符号400所示。相反，图4B说明了二极管阳极106的金属112与本发明中使用的P型边缘终端结构之间的肖特基接触，如等效电路中二极管符号402所示。
由于SiC的能隙较宽，使得金属与主二极管区的N型SiC层102和用于本发明中边缘终端结构的P型SiC 302外延层两者之间的肖特基接触相对容易。这对于SiC(或多型体)的两个商用晶体结构族(4H和6H)来说都是如此。由于电阻率参数有利，优选的多型体是4HSiC。然而，设想本发明也适用于SiC的其他多型体。
如果(a)P型SiC外延层的表面掺杂保持在1019cm-3以下，并且(b)接触不在700℃以上的温度下退火，则为与N型SiC的肖特基接触110选择的大多数金属也会形成与P型SiC的外延层的肖特基接触304。高掺杂水平和金属－半导体接触的高温退火都可以在P型SiC外延层的表面产生足够高的负电荷浓度，使空穴能够穿透减小的势垒宽度。这种空穴的隧道形成欧姆接触，并且如果避免，则与大多数金属的接触将是肖特基接触的形式。钛(Ti)通常用作SiC肖特基二极管的金属，因此在优选实施例中，用于边缘终端结构的肖特基接触304是Ti层112和P型SiC 302外延层之间的接触。在优选实施例中，P型SiC 302外延层的厚度为0.5μm，并且P型SiC外延层中的掺杂为5x1018cm-3。
本发明的另一个特征是，如图3所示，以形成P型SiC 302外延层的倾斜边缘306的方式，从有源肖特基二极管区域移除P型SiC 302外延层的一部分。锥形或倾斜边缘306从阳极106倾斜，并且阳极106不与倾斜边缘306区域中的P型SiC 302层接触。Ueno等人描述的局部氧化处理可用于从活性区域移除P型SiC 302的外延层的一部分并形成P型SiC 302的外延层的倾斜边缘。然而，这个过程是复杂的，并且因此比必要的更昂贵。
在本发明的优选实施例中，通过等离子刻蚀实现将P型SiC 302的外延层从活性区域移除并且形成具有锥形负电荷密度的倾斜边缘306。通常执行等离子刻蚀是为了形成尽可能陡峭的边缘，并且为此目的开发了许多处理。然而，在本发明中，需要避免陡峭的边缘。在等离子刻蚀过程中获得倾斜边缘的最简单技术是使用“软”刻蚀掩模。在此上下文中，“软”意指实际上以与下层SiC相近的速率刻蚀的刻蚀掩模。这样，随着刻蚀的进行，掩模的横向刻蚀扩展了暴露的SiC区域，并在未刻蚀的SiC环上形成斜坡。在优选实施例中，光致抗蚀剂用作软掩膜。这是最简单的解决方案，因为不需要沉积额外的材料并随后进行刻蚀。它也是最干净的解决方案，因为使用金属作为硬掩模可能污染有源肖特基二极管区域(金属112和N型SiC 102层之间的肖特基接触区域)。这种污染会造成缺陷，从而可能导致肖特基二极管通过这些缺陷泄漏。
光致抗蚀剂的刻蚀比率与SiC的刻蚀比率相似，并且因此会形成约45°的斜坡。图5A所示的以光致抗蚀剂为掩模的等离子刻蚀沟槽的扫描电镜图像说明了通过该技术可以获得的SiC边缘的斜坡。对于图5A中所示的情况，光致抗蚀剂的硬烘烤温度为140℃。使用光致抗蚀剂作为刻蚀掩模，可以获得更小的角度。一种技术是在比推荐的硬烘烤温度更高的温度下烘烤抗蚀剂。这种“过度烘烤”将在光致抗蚀剂本身中形成倾斜边缘，从而导致下层SiC的刻蚀侧的倾斜降低。图5B和5C中的扫描电镜图像说明了这一点，图5B和5C显示了用等离子刻蚀的沟槽，其中光致抗蚀剂作为在更高温度下硬烘烤的掩模：150℃(图5B)和160℃(图5C)。然而，设想可以采用其他“过度烘烤”温度，例如150℃到160℃之间、150℃以下和160℃以上的温度，其中这些温度构成“过度烘烤”。在本发明的各种实施例中，P型SiC 302的外延层的倾斜边缘306的角度(α)等于或小于约80°。
确定倾斜边缘306的角度(α)和P型SiC的掺杂水平(NP)，以便在距离尖端不小于横向距离WL＝4nm的范围内，锥形电荷密度从在P型SiC倾斜边缘306的尖端处的0变化到不超过感兴趣的最大电荷密度。感兴趣的最大电荷密度是Nmax＝(εr×ε0×EC)/q，其中εr是SiC的相对介电常数，ε0是真空介电常数，并且Ec是SiC的临界电场。对于4H SiC的情况，感兴趣的最大电荷密度大约为Nmax＝1.6×1013cm-2。例如，倾斜边缘306的角度α＝80°对应于P型SiC的掺杂水平(NP)，NP＝Mmax/(WL×tanα)≈7×1018cm-3。P型SiC层的厚度(tP)应大于WL×tanα，并且P型环的宽度应大于WL，以确保在倾斜区域内达到感兴趣的最大电荷密度，使P型SiC的倾斜边缘306具有电活性。假设P型SiC层的掺杂水平(NP)对于倾斜边缘306的角度范围(α)可以在约1017cm-3至约1019cm-3的范围内。用另一种方法表示，P型SiC层的厚度与P型SiC层掺杂浓度的乘积大于1.6×1013cm-2，并且掺杂水平(NP)小于1019cm-3。
在没有通过缺陷泄漏的情况下，单个二极管的测量反向偏压电流(IR)包括通过有源区域的电流(IA)和通过周界处的边缘终端的电流(IP)：
IR＝IP+IA 方程(1)
测量周界泄漏IP的标准方法是在同一芯片上以相同的处理制造具有相同活性面积((A)但具有不同周长(P)的肖特基二极管。这样，所有二极管的活性区域中的电流密度(JA＝IA/A)和终端边缘的单位长度的电流(JP＝IP/P)都相同，而因为周界不同，则总周界电流IP不同。该差异用于通过基于以下数学转换的技术将周界电流与总测量电流分开：
IR＝JPP+JAA 方程(2)
方程(3)是以y＝ax+b的形式。在没有通过缺陷泄漏的情况下，对于如本文描述的根据本发明的边缘终端结构制造的肖特基二极管，电流密度(y＝IR/A)与周长面积比(x＝P/A)的关系曲线是线性的，如图6所示。直线的斜率等于每单位长度的周界电流(JP)，并且其与y轴的截距等于通过主二极管区域的电流密度(JA)。从图6可以看出，单位长度的测量周界泄漏为Jp＝17.9nA/cm2，而测量的反向偏压电流密度为JA＝18.6μA/cm2。这些数字用于1700V的反向偏压和20μm厚、掺杂5x1015cm-3的N型漂移区域。终端环的P型SiC 302外延层的厚度为0.5μm，并且其掺杂为5×1018cm-3。定义P型SiC 302外延层的沟道刻蚀深度为0.75μm。利用JP和JA的测量值，可以确定具有特定有源区的肖特基二极管的周界泄漏比率，该肖特基二极管设计用于特定正向电流能力。例如，对于2mm×2mm的有效面积，A＝4mm2，并且P＝4×2＝8mm。这意味着，IP＝JPP＝14.3nA和IA＝JAA＝744nA。周界电流比率是100×IP/(IP+IA)＝1.9％。这表明周界泄漏电流实际上被消除了，证实了包括本文所述边缘终端结构的SiC肖特基二极管的功能。
因此，本发明实施例提供具有边缘终端结构的碳化硅(SiC)肖特基二极管，其解决或至少改善现有技术肖特基二极管的一个或多个上述问题。
例如，当主肖特基二极管(金属与N型SiC层之间的接触)正向偏压时，金属与P型epi环之间的肖特基接触的反向偏压阻止通过该正向偏压P-N结从P型环到N型SiC的空穴注入。
金属与P型epi环之间采用肖特基接触而非欧姆接触完全消除了空穴注入问题。因此，P型环的宽度可以足够大，以避免需要昂贵的微米和亚微米光刻技术。
P型SiC外延层的倾斜边缘在P-N结处形成锥形负电荷，提供了减少电活性边缘处电场的显著优势。
通过不使用离子注入技术制造嵌入P型环来制造SiC肖特基二极管获得显著的成本和可靠性效益。
根据本发明的具有边缘终端结构的肖特基二极管的单位长度的周界泄漏(JP)的电测量表明与通过有源二极管区域的反向偏压电流相比，边缘终端结构实际上消除了周界泄漏。
在本说明书中，术语“包括”、“包括”或类似术语是指非排他性的包括，这样，包括元件列表的装置不单独包括这些元件，而是可以包括未列出的其他元件。
参考本说明书中的任何现有技术不是也不应被视为承认或任何形式的建议现有技术构成公知常识的一部分。
在整个说明书中，目的是描述本发明，而不将本发明限定为任何一个实施例或特定的特征集合。本领域技术人员可以认识到具体实施例的变化，尽管如此，其仍落入本发明的范围。
Claims (14)
1.一种碳化硅(SiC)肖特基二极管，包括：
N型SiC层；
P型SiC层，所述P型SiC层与所述N型SiC层接触，生成P-N结；和
与所述N型SiC层和所述P型SiC层接触的阳极，在所述阳极和所述N型SiC层和所述P型SiC层之间都形成肖特基接触，其中，所述P型SiC层的边缘是电活性的并且包括斜坡，所述斜坡远离所述阳极倾斜，以与所述P-N结生成角度α，其中，当所述二极管反向偏置时，从所述角度的顶点处的P型SiC层的尖端开始，在所述P型SiC层中生成锥形负电荷密度，其中，电活性边缘的所述P型SiC层的厚度tP大于WL×tanα，其中，WL表示从所述P型SiC层的尖端到达到感兴趣的最大电荷密度Nmax的点的横向距离，并且至少为4nm，所述感兴趣的最大电荷密度Nmax在所述斜坡内达到，其中，Nmax＝(εr×ε0×Ec)/q，其中εr是P型SiC的相对介电常数，ε0是真空介电常数，并且Ec是SiC的临界电场。
2.根据权利要求1所述的碳化硅(SiC)肖特基二极管，其中，所述N型SiC层是外延层。
3.根据权利要求1或2所述的碳化硅(SiC)肖特基二极管，其中，所述P型SiC层是外延层。
4.根据权利要求1或2所述的碳化硅(SiC)肖特基二极管，其中，对于所述P型SiC层的给定掺杂水平NP，所述斜坡的角度α使得NP×tanα<4×1019cm-3。
5.根据权利要求1或2所述的碳化硅(SiC)肖特基二极管，其中，所述阳极在所述P型SiC层的所述边缘的所述斜坡的区域中不与所述P型SiC层接触。
6.根据权利要求1或2所述的碳化硅(SiC)肖特基二极管，其中，所述P型SiC层是环形形式。
7.根据权利要求1或2所述的碳化硅(SiC)肖特基二极管，其中，所述P型SiC层的掺杂水平NP在1017cm-3到1019cm-3的范围内。
8.根据权利要求1或2所述的碳化硅(SiC)肖特基二极管，其中，所述P型SiC层的厚度和掺杂浓度的乘积大于1.6×1013cm-2，并且掺杂水平小于1019cm-3。
9.一种生产碳化硅肖特基二极管的方法，包括：
形成与N型SiC层接触的P型SiC层，生成P-N结；
使阳极与所述N型SiC层和所述P型SiC层都接触，在所述阳极与所述N型SiC层和所述P型SiC层之间都形成肖特基接触；并且
通过形成远离所述阳极倾斜的斜坡，来形成所述P型SiC层的电活性边缘，以与所述P-N结生成角度α，其中，当所述二极管反向偏置时，从所述角度的顶点处的P型SiC层的尖端开始，在所述P型SiC层中生成锥形负电荷密度，其中，电活性边缘的所述P型SiC层的厚度tP大于WL×tanα，其中，WL表示从所述P型SiC层的尖端到达到感兴趣的最大电荷密度Nmax的点的横向距离，并且至少为4nm，所述感兴趣的最大电荷密度Nmax在所述斜坡内达到，其中，Nmax＝(εr×ε0×Ec)/q，其中εr是P型SiC的相对介电常数，ε0是真空介电常数，并且Ec是SiC的临界电场。
10.根据权利要求9所述的方法，其中，所述N型SiC层和/或所述P型SiC层是外延层。
11.根据权利要求9或10所述的方法，其中，在所述P型SiC层的所述边缘中形成所述斜坡包括使用光致抗蚀剂形式的软刻蚀掩模进行等离子刻蚀。
12.根据权利要求11所述的方法，进一步包括硬烘烤所述光致抗蚀剂。
13.根据权利要求12所述的方法，其中，硬烘烤所述光致抗蚀剂包括在140℃下硬烘烤所述光致抗蚀剂。
14.根据权利要求11所述的方法，进一步包括在150℃至160℃之间的温度下过度烘烤所述光致抗蚀剂。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL2018006 | 2016-12-15 | ||
| NL2018006 | 2016-12-15 | ||
| PCT/AU2017/051377 WO2018107222A1 (en) | 2016-12-15 | 2017-12-13 | Silicon carbide schottky diodes |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN110291646A CN110291646A (zh) | 2019-09-27 |
| CN110291646B true CN110291646B (zh) | 2023-03-28 |
Family
ID=57906952
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201780086430.1A Active CN110291646B (zh) | 2016-12-15 | 2017-12-13 | 碳化硅肖特基二极管 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US10971580B2 (zh) |
| EP (1) | EP3555925B1 (zh) |
| JP (1) | JP7112099B2 (zh) |
| KR (1) | KR102392244B1 (zh) |
| CN (1) | CN110291646B (zh) |
| AU (1) | AU2017377655B2 (zh) |
| ES (1) | ES2911200T3 (zh) |
| WO (1) | WO2018107222A1 (zh) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110795902B (zh) * | 2019-10-30 | 2023-05-12 | 中国科学院国家空间科学中心 | 一种肖特基二极管的仿真模型的计算方法及系统 |
| CN112530795A (zh) * | 2020-08-21 | 2021-03-19 | 中国工程物理研究院电子工程研究所 | 基于小角度深刻蚀工艺的碳化硅功率器件终端及制作方法 |
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| JP2013102081A (ja) | 2011-11-09 | 2013-05-23 | Tamura Seisakusho Co Ltd | ショットキーバリアダイオード |
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-
2017
- 2017-12-13 AU AU2017377655A patent/AU2017377655B2/en active Active
- 2017-12-13 KR KR1020197017952A patent/KR102392244B1/ko active IP Right Grant
- 2017-12-13 US US16/469,809 patent/US10971580B2/en active Active
- 2017-12-13 CN CN201780086430.1A patent/CN110291646B/zh active Active
- 2017-12-13 JP JP2019532038A patent/JP7112099B2/ja active Active
- 2017-12-13 EP EP17879836.9A patent/EP3555925B1/en active Active
- 2017-12-13 WO PCT/AU2017/051377 patent/WO2018107222A1/en unknown
- 2017-12-13 ES ES17879836T patent/ES2911200T3/es active Active
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Also Published As
| Publication number | Publication date |
|---|---|
| EP3555925A1 (en) | 2019-10-23 |
| JP7112099B2 (ja) | 2022-08-03 |
| WO2018107222A1 (en) | 2018-06-21 |
| EP3555925B1 (en) | 2022-01-12 |
| US20200091281A1 (en) | 2020-03-19 |
| CN110291646A (zh) | 2019-09-27 |
| ES2911200T3 (es) | 2022-05-18 |
| AU2017377655B2 (en) | 2022-02-17 |
| JP2020502801A (ja) | 2020-01-23 |
| KR102392244B1 (ko) | 2022-04-29 |
| KR20190095305A (ko) | 2019-08-14 |
| US10971580B2 (en) | 2021-04-06 |
| EP3555925A4 (en) | 2020-11-18 |
| AU2017377655A1 (en) | 2019-07-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |