CN101449385A - 具有浪涌电流保护的半导体器件及其制造方法 - Google Patents
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Abstract
本发明提供了一种具有浪涌电流保护的宽带隙半导体器件及其制造方法。该半导体器件包括通过等离子体蚀刻穿过在重掺杂n－型衬底上生长的第一外延层而形成的轻掺杂n－型区，还包括通过等离子体蚀刻穿过在第一外延层上生长的第二外延层而形成的多个重掺杂p－型区。在p－型区上以及在n－型衬底的背面上形成欧姆接触。在n－型区的上表面上形成肖特基接触。在正常工作条件下，器件中的电流流过肖特基接触。然而，由于来自于p－型区的少数载流子注入而导致的电导调制，使得该器件能够承受非常高的电流密度。
Description
关于联邦政府资助研究的声明
按照由美国空军授予的美国政府资助的合同No.F33615-02-D-2103而实施本发明。美国政府可享有本发明的某些权益。
技术领域
本发明一般涉及宽带隙半导体材料的半导体器件，具体地，涉及在碳化硅(SiC)中制备的二极管(包括肖特基势垒二极管和双极结型二极管)，并涉及单片集成了这些二极管的结构，包括具有台面边缘终止的结构。
背景技术
包括肖特基和PiN二极管的单片器件已公知(例如，参见美国专利No.6,861,723和文献1)。美国专利No.6,573,128公开了一种SiC结势垒肖特基(JBS)/合并的P-I-N肖特基(MPS)栅，其由在穿过外延生长层的等离子体蚀刻所限定的p-型岛上沉积的肖特基金属形成。然而，这种结构不能有效保护自己不受浪涌电流的影响，这是因为在p-型区上缺少p-型欧姆接触以及由p-型区的轻掺杂所导致的不充分的电导调制。
美国专利No.6,104,043和No.6,524,900公开了具有通过离子注入形成的重掺杂p-型区的JBS/MPS二极管。然而，如果如美国专利No.6,104,043中所公开的那样形成对重掺杂注入的p-型区的欧姆接触，那么在这种结构的漂移区中的电导调制将受到由剩余注入损伤导致的少数载流子寿命较低的影响，甚至在高温下热退火之后也是如此。
美国专利No.4,982,260描述了通过蚀刻穿过由扩散产生的重掺杂p-型阱的p-型发射区的限定。然而，由于(甚至在非常高的温度下)掺杂物扩散进入SiC进行得非常缓慢，所以，作为实际的问题，通过离子注入，只能在n-型SiC中形成p-型阱，这就会带来如上所述的缺点。
美国专利No.6,897,133记载了通过在p-型材料中蚀刻沟槽并利用p-型外延生长材料填充沟槽、随后进行化学机械抛光或其它平坦化步骤来形成p-型发射区。然而，这种器件具有在常规工作条件下可显著限制电流电导的JFET区。
采用台面边缘终止(mesa edge termination)的SiC器件也已经公知(文献2)。然而，对于Si的台面边缘终止技术通常不能应用于SiC器件技术，原因在于，关于SiC的蚀刻和消除因蚀刻工艺所导致的损伤的困难(例如，参见美国专利No.5,449,925和文献3)。在4H-SiC二极管中使用台面终止也已经被公开了(美国专利No.6,897,133、文献4和5)。
仍然需要具有改进特性的半导体器件。
发明内容
根据第一实施方案，提供了一种半导体器件的制造方法，该方法包括：
选择性地蚀刻穿过n-型SiC半导体衬底层上的n-型SiC半导体材料层上的p-型SiC半导体材料层，从而在所述半导体器件的中央部分中暴露出下面的n-型SiC半导体材料；以及
选择性地蚀刻穿过所述p-型半导体材料层和所述n-型SiC半导体材料层，从而在所述半导体器件的外围部分中暴露出下面的n-型SiC半导体衬底层；
从而，形成台面结构，所述台面结构包括在具有侧壁和上表面的所述衬底层上的n-型SiC半导体材料的凸起区，还包括由在所述n-型SiC半导体材料的所述上表面的外围部分上的p-型SiC半导体材料的连续凸起区所环绕的、所述n-型SiC半导体材料的所述上表面的中央部分上的p-型SiC半导体材料的一个或多个离散凸起区；
对所述半导体器件进行热氧化，从而在p-型SiC半导体材料的未蚀刻表面上、在包含n-型半导体材料的所述凸起区的所述侧壁的所述半导体器件的已蚀刻表面上、以及在暴露出的半导体衬底材料上形成氧化层；
在所述氧化层上任选地形成一个或多个介电材料层；
选择性地蚀刻穿过所述氧化层，并且选择性地蚀刻穿过在离散的p-型区之上以及在连续凸起区之上的任何介电材料层，从而暴露出下面的p-型SiC半导体材料；
选择性地蚀刻穿过所述氧化层和在暴露的n-型SiC半导体材料之上的任何介电材料层，从而在所述半导体器件的所述中央部分中暴露出下面的n-型SiC半导体材料；
在所述离散的p-型区的暴露出的p-型SiC半导体材料上、并在所述p-型SiC半导体材料的连续凸起区的暴露出的p-型SiC半导体材料上，形成欧姆接触；
在所述欧姆接触上并在暴露出的n-型SiC半导体材料上沉积肖特基金属。
根据第二实施方案，提供了一种半导体器件，该半导体器件包括：
n-型SiC半导体材料的离散凸起区，其处于n-型SiC半导体衬底层上，其中所述n-型SiC半导体材料的离散凸起区具有上表面和侧壁，并且其中所述SiC半导体衬底层延伸至所述侧壁之外；
p-型SiC半导体材料的一个或多个离散凸起区，其处于所述n-型SiC半导体材料的所述上表面的中央部分上；
p-型SiC半导体材料的连续凸起区，其位于所述n-型SiC半导体材料的所述上表面的外围部分上，并且环绕所述p-型SiC半导体材料的一个或多个离散凸起区，所述p-型SiC半导体材料的连续凸起区具有外部边缘；
欧姆接触，其处于所述p-型SiC的一个或多个离散凸起区上，并且处于所述p-型SiC半导体材料的连续凸起区上；
一个或多个介电材料层，其位于延伸至所述n-型SiC半导体材料的离散区的外围之外的所述SiC半导体衬底层上，并且还位于所述n-型区的所述侧壁上，并且还位于所述p-型SiC半导体材料的连续凸起区的所述外部边缘上；以及
第一金属层，其处于以下部件上并且与其相接触的：所述p-型SiC的一个或多个离散凸起区之上的欧姆接触；所述p-型SiC半导体材料的连续凸起区上的欧姆接触；以及n-型SiC半导体材料的区域。
附图说明
图1是根据第一实施方案的器件的示意性剖面图；
图2是用于制备图1的器件的示意性流程图；
图3示出了器件台面上的p-型区的示例性布局；
图4A是台面终止的4H-SiC PiN二极管的示意性剖面图；
图4B的曲线图示出了在600V的反向偏置下对于不同界面电荷密度的、沿着台面侧壁的电场分布；
图5的曲线图示出了在4H-SiC PiN二极管中假定零界面电荷密度下沿着台面侧壁的电场动态分布；
图6示出了在5.7μm、1.25×1016cm-3的基层条件下，在台面终止的二极管上测量的非破坏性雪崩击穿；
图7A和7B是示出了在相同衬底上所测量的击穿电压(A)和所提取的E1DMAX(B)的晶片图谱。利用25V的步进来进行反向偏置测量。从图谱中排除了VB<850V的器件；以及
图8的示意图示出了在利用不同边缘终止技术的4H-SiC PiN二极管之间的产量分布比较。
参考标号
1：N-型SiC衬底(例如，掺杂浓度大于1×1018cm-3)
2：外延生长的SiC层(n-型)。该层的代表性的厚度可以为0.75μm-100μm，并且代表性的掺杂浓度可以为5×1014-1×1017cm-3。
3：外延生长的SiC层(p-型)。该层的代表性的厚度可以为0.2μm-5μm，并且代表性的掺杂浓度可以为大于5×1018cm-3。
4：单层或多层介电叠层
5：对n-型SiC材料的欧姆接触
6：对p-型SiC材料的欧姆接触
7：肖特基接触
8：前侧最终金属化
9：背面最终金属化
具体实施方式
根据一个实施方案，该器件包括单片集成的肖特基势垒二极管和以并联方式连接的p-型/本征/n-型(PiN)结型二极管。图1示出了示例性的器件。在正常工作条件下，该器件作为肖特基势垒二极管，其中电流的大部分流过肖特基接触。然而，在浪涌电流条件下，电流主要流过p-n结，原因在于，在较大的电流密度下由于电导调制导致了漂移电阻的显著降低。由以下的数学式可说明此现象，此数学式计算出具有正向电流密度JF的PiN二极管的基区的具体电阻(文献6)：
在该公式中，μn和μp分别是电子和空穴迁移率，τa是双极的寿命，并且t和N分别表示漂移区(基区)的厚度和掺杂浓度。对于正常工作条件(即，非电导调制)，利用以下公式，t和N的最佳值可选为目标阻断电压VB和最大平面结电场EIDMAX的函数(文献7)：
(2)
所述器件的示例性的制备工艺可包括如图2所示的以下大步骤：
1.外延叠层的生长；
2.选择性等离子体蚀刻穿过p-型层(3)向下直至n-型层(2)，以形成p-型岛，并且选择性等离子体蚀刻穿过p-型层(3)和n-型层(2)向下直至n-型衬底(1)，以形成器件台面，随后热氧化并可选地沉积附加介电层，以形成介电叠层(4)。热氧化步骤消除了由SiC的等离子体蚀刻所导致的表面损伤；
3.在n-型衬底(1)的背面形成欧姆接触(5)，导致了对n-型材料的欧姆接触，随后在p-型岛上选择性地形成欧姆接触(6)，导致了对p-型材料的欧姆接触；
4.沉积肖特基接触(7)和正面最终金属(8)，从而形成了金属叠层(7-8)，随后沉积背面最终金属(9)，从而导致背面金属化。
金属化步骤3和4包括选择性蚀刻(例如，湿法蚀刻)穿过介电叠层(4)，从而在金属沉积之前暴露出SiC表面，并且去除由SiC的等离子体蚀刻所导致的表面损伤。
图3示出了根据一个实施方案的器件中的重掺杂p-型区(30)的示意图。尽管图3中示出了单个方形区，但是p-型区的形状、数量以及面积可以改变。还示出了p-型外环32，作为器件台面边缘34。p-型外环32保护金属-半导体结不会受到在器件边缘处产生的最大电场。由于通过肖特基势垒的热离子场发射，所以对于施加同样的电场，金属-半导体结比p-n结展现出显著较大的漏电流(文献8)。
如图1所示，为了保护不受高电场影响，所述器件采用了台面边缘终止。理论上，通过主结和电压阻断层的台面蚀刻是消除由二维效应所产生的电场增强的最有效方法。假如在台面侧壁上不存在界面电荷，那么就可以采用一维泊松方程来计算器件中的电场分布。
从制备观点出发，如上所述的方法相对简单，原因在于，该方法无需难以控制的和昂贵的制备步骤，诸如高温离子注入和所需的注入后的退火，例如，从而形成注入铝的结终端扩展(JTE)边缘终止。因为台面终端的器件中的耗尽区在反向偏置下不会横向扩展，因此，与利用其它边缘终止技术相比，该方法还对面积进行了更加有效地利用，从而获得更低的成本和更高的产量。
尽管有许多优点，但台面边缘终止需要精细的侧壁钝化，从而使界面俘获密度最小化并使在台面侧壁处或在台面侧壁附近存储的固定电荷量最小化。图4A和图4B说明了界面电荷对沿着反向偏置为600V的台面终止的4H-SiC PiN二极管侧壁的电场分布的影响。具体地，图4A是台面终止的4H-SiC PiN二极管的示意性剖面图。图4B的曲线图示出了在600V的反向偏置下对于不同界面电荷密度的、沿着台面侧壁的电场分布。如图4B所示，钝化层中一定量的负电荷是有益的，这是由于其进一步减小了沿着台面侧壁的最大电场。然而，具体地，在SiC器件中用于钝化的二氧化硅中的固定电荷通常为正电荷，并且由界面俘获引入的负电荷和注入钝化层的电子会导致存储器效应，并且会损害器件的高温性能。
为了说明沿着台面侧壁的场分布的近似一维特性，作为所施加的反向偏置的函数，已经研究了表面电场。
图5示出了当没有表面电荷时在反向电压下从100V至900V的台面表面场分布的族。如图5所示，表面场随着所施加的反向偏置线性增加，并且场分布沿着台面侧壁保持适当的线性，而与所施加的偏置无关。
实验
4H-SiC PiN二极管制备有电压阻断层，该电压阻断层被设计为用于在VB＝600V下的最大平面结电场E1DMAX＝1.8MV/cm，并且采用用于边缘终止的台面蚀刻。在完成制备之后，采用Keithley 237 SMU和Tektronix 576曲线跟踪仪在FluorinertTM中进行晶片上的I-V测量。具有两种类型边缘终止的器件证实了可逆雪崩击穿。图6示出了采用Tektronix 576曲线跟踪仪，在台面终止二极管上测量的非破坏性的雪崩击穿。利用25V步进增量的反向偏置来进行击穿电压的晶片级测量。图7A示出了典型的VB示意图。然后，采用以下表达式从所测量的epi参数和击穿电压中提取最大的一维电场E1DMAX：
在台面终止二极管上，在标准偏差σ＝35kV/cm的情况下，发现该电场的平均值为2.4MV/cm。来自于平均值的此标准偏差对应于1.45％的E1DMAX均匀性。图7B示出了E1DMAX的示意图。实验获得的2.4MV/cm的E1DMAX对应于参考文献9给出的在4H-SiC中的临界电场的“理论值”的～93％：
尽管已公知台面侧壁上的电荷条件，但是，模拟结果建议，电场会经历如图4和5所示的一定的非线性增加。在此情况下，电场在触发雪崩击穿的阳极结处达到其真实临界值。在所有三个衬底(所测试的8222的5584，或67.9％)上测量的大多数台面终止器件都证明了从925V至975V范围的平均击穿电压。图8示出了利用台面边缘终止和不同的边缘终止技术所制备的二极管的产量分布之间的比较结果。
虽然在上文中描述了具有单层n-型SiC半导体材料的器件，但该器件可包括n-型SiC半导体材料的多层。例如，该器件可包括与SiC衬底层接触的第一层n-型SiC半导体材料以及在第一层n-型SiC半导体材料上的第二层n-型SiC半导体材料。第二层n-型SiC半导体材料可具有比第一层n-型SiC半导体材料更低的掺杂浓度。
用于形成欧姆接触的示例性材料是镍。然而，对于SiC，也可以采用其它欧姆接触材料。
对于SiC，适合的n-型掺杂物包括氮和磷。氮是优选的n-型掺杂物。对于碳化硅，适合的p-型掺杂物包括硼和铝。铝是优选的p-型掺杂物。然而，上述材料仅仅是示例性的，并且对于碳化硅，可以采用任何n-型或p-型掺杂物。
尽管在上文中描述了器件的各个层的具体掺杂水平和厚度，但是，各层的掺杂水平和厚度是可以改变的，从而生产出为了特殊应用而具有期望特性的器件。
可以在SiC衬底上的这些层的每一层的外延生长期间进行原位SiC层的掺杂。可以通过在现有技术中公知的包括CVD、分子束和升华外延的任何外延生长方法来形成SiC层。可以通过在外延生长期间原位掺杂来形成掺杂的SiC层，其中在生长期间将掺杂物原子混入碳化硅中。
虽然前面的说明书利用用于说明目的的实例教导了本发明的原理，但本领域技术人员应当清楚，通过阅读本说明书应当清楚，在不脱离本发明的实质范围就能够进行形式上和细节上的各种变化。
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Claims (26)
1.一种半导体器件的制造方法，包括：
选择性地蚀刻穿过n-型SiC半导体衬底层上的n-型SiC半导体材料层上的p-型SiC半导体材料层，从而在所述半导体器件的中央部分中暴露出下面的n-型SiC半导体材料；以及
选择性地蚀刻穿过所述p-型半导体材料层和所述n-型SiC半导体材料层，从而在所述半导体器件的外围部分中暴露出下面的n-型SiC半导体衬底层；
从而，形成台面结构，所述台面结构包括在具有侧壁和上表面的所述衬底层上的n-型SiC半导体材料的凸起区，还包括由在所述n-型SiC半导体材料的所述上表面的外围部分上的p-型SiC半导体材料的连续凸起区所环绕的、所述n-型SiC半导体材料的所述上表面的中央部分上的p-型SiC半导体材料的一个或多个离散凸起区；
对所述半导体器件进行热氧化，从而在p-型SiC半导体材料的未蚀刻表面上、在包含n-型半导体材料的所述凸起区的所述侧壁的所述半导体器件的已蚀刻表面上、以及在暴露出的半导体衬底材料上形成氧化层；
在所述氧化层上任选地形成一个或多个介电材料层；
选择性地蚀刻穿过所述氧化层，并且选择性地蚀刻穿过在离散的p-型区之上以及在连续凸起区之上的任何介电材料层，从而暴露出下面的p-型SiC半导体材料；
选择性地蚀刻穿过所述氧化层和在暴露的n-型SiC半导体材料之上的任何介电材料层，从而在所述半导体器件的所述中央部分中暴露出下面的n-型SiC半导体材料；
在所述离散的p-型区的暴露出的p-型SiC半导体材料上、并在所述p-型SiC半导体材料的连续凸起区的暴露出的p-型SiC半导体材料上，形成欧姆接触；
在所述欧姆接触上并在暴露出的n-型SiC半导体材料上沉积肖特基金属。
2.根据权利要求1所述的方法，进一步包括在所述肖特基金属上形成金属层。
3.根据权利要求1所述的方法，进一步包括在与所述n-型SiC半导体材料层相对的所述半导体衬底层上沉积欧姆接触。
4.根据权利要求3所述的方法，进一步包括在所述半导体衬底层上的所述欧姆接触上形成金属层。
5.根据权利要求1所述的方法，其中所述n-型SiC衬底层的掺杂浓度大于1×1018cm-3。
6.根据权利要求1所述的方法，其中所述n-型SiC半导体层的掺杂浓度处于5×1014-1×1017cm-3之间。
7.根据权利要求1所述的方法，其中所述p-型SiC半导体材料的一个或多个离散凸起区和所述p-型SiC半导体材料的连续凸起区的掺杂浓度均处于5×1014-1×1017cm-3之间。
8.根据权利要求1所述的方法，其中所述n-型SiC半导体层的厚度为0.75μm-100μm。
9.根据权利要求1所述的方法，其中所述p-型SiC半导体材料的一个或多个离散凸起区和所述p-型SiC半导体材料的连续凸起区的厚度均为0.2-5μm。
10.根据权利要求1所述的方法，其中所述欧姆接触包括镍。
11.根据权利要求1所述的方法，其中用铝对所述p-型SiC半导体材料进行掺杂。
12.根据权利要求1所述的方法，其中用氮对所述n-型SiC半导体材料进行掺杂。
13.一种由权利要求1所述的方法制造的半导体器件。
14.一种由权利要求4所述的方法制造的半导体器件。
15.一种半导体器件，包括：
n-型SiC半导体材料的离散凸起区，其处于n-型SiC半导体衬底层上，其中所述n-型SiC半导体材料的离散凸起区具有上表面和侧壁，并且其中所述SiC半导体衬底层延伸至所述侧壁之外；
p-型SiC半导体材料的一个或多个离散凸起区，其处于所述n-型SiC半导体材料的所述上表面的中央部分上；
p-型SiC半导体材料的连续凸起区，其位于所述n-型SiC半导体材料的所述上表面的外围部分上，并且环绕所述p-型SiC半导体材料的一个或多个离散凸起区，所述p-型SiC半导体材料的连续凸起区具有外部边缘；
欧姆接触，其处于所述p-型SiC的一个或多个离散凸起区上，并且处于所述p-型SiC半导体材料的连续凸起区上；
一个或多个介电材料层，其位于延伸至所述n-型SiC半导体材料的离散区的外围之外的所述SiC半导体衬底层上，并且还位于所述n-型区的所述侧壁上，并且还位于所述p-型SiC半导体材料的连续凸起区的所述外部边缘上；以及
第一金属层，其处于以下部件上并且与其相接触的：所述p-型SiC的一个或多个离散凸起区之上的欧姆接触；所述p-型SiC半导体材料的连续凸起区上的欧姆接触；以及n-型SiC半导体材料的区域。
16.根据权利要求15所述的半导体器件，进一步包括在与所述n-型半导体材料层相对的所述半导体衬底层上的欧姆接触。
17.根据权利要求16所述的半导体器件，进一步包括第二金属层，其与所述n-型半导体材料层相对的所述半导体衬底层上的欧姆接触相接触。
18.根据权利要求1所述的半导体器件，其中所述n-型SiC衬底的掺杂浓度大于1×1018cm-3。
19.根据权利要求1所述的半导体器件，其中所述n-型SiC半导体区的掺杂浓度为5×1014-1×1017cm-3。
20.根据权利要求1所述的半导体器件，其中所述p-型SiC半导体材料的一个或多个离散凸起区和所述p-型SiC半导体材料的连续凸起区的掺杂浓度均为5×1014-1×1017cm-3。
21.根据权利要求1所述的半导体器件，其中所述n-型SiC半导体区的厚度为0.75μm-100μm。
22.根据权利要求1所述的半导体器件，其中所述p-型SiC半导体材料的一个或多个离散凸起区和所述p-型SiC半导体材料的连续凸起区的厚度均为0.2-5μm。
23.根据权利要求1所述的半导体器件，其中所述欧姆接触材料包括镍。
24.根据权利要求1所述的半导体器件，其中用铝对所述p-型SiC半导体材料进行掺杂。
25.根据权利要求1所述的半导体器件，其中用氮对所述n-型SiC半导体材料进行掺杂。
26.根据权利要求1所述的半导体器件，其中所述一个或多个介电材料层包括在所述SiC半导体衬底层上的氧化层。
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