CN117174763A - 碳化硅混合3C-SiC接触PN结肖特基二极管及制备方法 - Google Patents
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Abstract
本发明涉及一种碳化硅混合3C‑SiC接触PN结肖特基二极管及制备方法，属于半导体器件领域，第一金属化层和第二金属化层之间依次包括第一半导体衬底、半导体缓冲外延层、第一半导体外延层、第二半导体外延层和第三半导体接触层；穿透接触层和第二半导体外延层与第一半导体外延层相接处设置有凹槽区，凹槽为平滑曲率凹槽或带圆角的凹槽；凹槽区底部形成第一金属化层的肖特基区，通过金属势垒与暴露的第一半导体外延层形成肖特基接触，并被第一金属化层形成的欧姆接触将PN结区横向分离；第二金属化层通过硅化金属与第一导电类型的第一半导体衬底欧姆连接。本发明工艺简单，且能够使足够的少子注入N型漂移区并且产生更有效的电荷积累。
Description
技术领域
本发明涉及一种碳化硅混合3C-SiC接触PN结肖特基二极管及制备方法，特别是碳化硅(SiC)混合3C碳化硅(3C-SiC)多型接触PN结肖特基二极管及制备方法，属于半导体器件技术领域。
背景技术
大功率、高速、低损耗和鲁棒性好的二极管常被作为方向开关、箝位和续流二极管。此外，功率二极管要求具有高阻断电压、低正向导通电压和高浪涌电流能力。碳化硅(SiC)肖特基势垒二极管(SBD)是一种单极型器件，由于没有少子复合，它具有低开启电压和快速响应的特点，是功率转换器应用的理想器件。然而，作为多数载流子器件，相较于双极型的PN结二极管，SBD往往具有较高的漏电流和较低的击穿电压。
目前，将SBD和PN结二极管相结合是较为普遍的解决方案，已成为碳化硅二极管市场的主流。PN结和SBD的混合可以有多重布局及排列方式。但一般来说，PN结处形成肖特基接触，与相同的势垒金属的肖特基接触相连，可以认为是结势垒肖特基二极管（JBS）。PN结处为欧姆接触，与相同的势垒金属的肖特基接触相连，可以认为是混合型肖特基二极管（MPS）。JBS或MPS包括一个漂移层和交替的肖特基势垒和PN结区域。
图7展示了一种现有的传统JBS/MPS半导体二极管结构，其设置有位于顶层的第一金属化层1和设置在底层的第二金属化层2，该第一金属化层1和第二金属化层2之间包括n型半导体衬底19和n型第一半导体外延层20。该器件在n型第一半导体外延层20的顶部还包括多个金属-半导体肖特基势垒区22，这些金属-半导体肖特基势垒区22形成于金属势垒层18与n型第一半导体外延层20之间，并且被n型第一半导体外延层20顶部附加的p型半导体区域21横向分开，p型半导体区域21通常由选择性注入工艺形成。这些附加的p型半导体区域21通过界面23与金属势垒层18/金属阻挡层接触，或者是肖特基接触的形式，或者是形成PN结区域24的可选形成的欧姆接触的形式。第二金属化层2通过硅化金属9与衬底形成欧姆连接。
在正向偏置下，JBS/MPS二极管的功能类似于肖特基势垒二极管，即多子从第二金属化层2注入，通过n型第一半导体外延层20，穿过金属-半导体肖特基势垒区22，被第一金属化层1收集。肖特基二极管具有低导通电压和快速开关特性。在反向偏置下，PN结区域24反向偏置，沿PN结区域24形成耗尽区，因此金属-半导体肖特基势垒区22屏蔽了高电场，从而减小肖特基势垒区的漏电流并提高了器件的击穿电压。
在正常工作条件下，SiC的金属-半导体肖特基势垒区22正向导通电压约1-1.5V，其电流取决于器件的额定正向电流。然而，当正向冲击浪涌发生时，浪涌电流可能在远高于标称额定正向电流，这可能导致器件温度升高，并有损坏的风险。当浪涌电流达到峰值时，额外的p型半导体区域21与n型第一半导体外延层20之间的电压可以上升到足够的水平，对于SiC为高于2.5V，开始从额外p型半导体区域21向n型第一半导体外延层20注入少子电荷。然后，这将降低n型第一半导体外延层20的电阻，从而降低其温度，以提高承受浪涌电流的能力。然而，由于将来自金属-半导体肖特基势垒区22的多子注入到额外p型半导体区域21旁边的n型第一半导体外延层20中，在器件已经被破坏之前，可能无法获得足够高的电压。
根据现有的碳化硅半导体传统JBS/MPS加工技术，在n型第一半导体外延层20的顶部形成高掺杂额外的p型半导体区域21需要高剂量顺序高于1x1014cm-2和600℃高温离子注入工艺。在碳化硅半导体材料的任何注入过程中，都需要在非常高的温度（约17000C）下进行注入后退火，以激活注入的掺杂剂并减少注入过程对晶格的破坏。注入后高温退火工艺可能会降低半导体材料的表面粗糙度和并增加碳的损耗，这通常通过在退火过程中增加传统的碳盖来弥补。除了离子注入和退火外，就制造MPS而言，在p型半导体区域21形成理想的欧姆接触也并非易事。
除了制造和形成碳化硅MPS的高工艺成本外，这种二极管在传导浪涌电流的能力也需要改进。目前亟需一种工艺简单，能够提高浪涌电流的稳健性，且不会影响器件其他性能的二极管及制备方法。
发明内容
针对现有技术的不足，本发明提供了一种碳化硅混合3C-SiC接触PN结肖特基二极管及制备方法，能够使足够的少子注入n型第一半导体外延层（N型漂移区）并且产生更有效的电荷积累，即没有多子电荷在额外的半导体区域（P型区）和n型第一半导体外延层（N型漂移区）之间产生干扰，由此获得抵抗浪涌电流能力提升的PN结。另外，提供了一种无需离子注入、或和形成选择性硅化物化欧姆接触的工艺方法。
术语解释：
第一导电类型为n掺杂或n型，第二导电类型为p掺杂或p型。
欧姆接触-旨在描述半导体器件的两个元件或部分直接机械接触并欧姆连接。
欧姆连接-旨在描述当没有或小的探针电压施加到半导体器件和/或跨半导体器件时，在半导体器件的各个元件或部分之间存在低欧姆电流路径。
金属化层-旨在描述在导电性方面具有金属性的区域或层。
肖特基接触和肖特基势垒旨在描述具有整流特性的金属半导体结。
本发明采用如下技术方案：
一种碳化硅混合3C-SiC接触PN结肖特基二极管，为双端半导体器件，包括作为顶层金属的第一金属化层和作为底层金属的第二金属化层，第一金属化层和第二金属化层之间由下至上依次包括第一导电类型的第一半导体衬底、第一导电类型的半导体缓冲外延层、第一导电类型的第一半导体外延层、第二导电类型的第二半导体外延层和第二导电类型的第三半导体接触层；
穿透第二导电类型的第三半导体接触层和第二导电类型的第二半导体外延层与第一导电类型的第一半导体外延层相接处设置有凹槽区，凹槽为平滑曲率凹槽或带圆角的凹槽；凹槽区底部形成第一金属化层的肖特基区，凹槽区开口区域将非指定PN结区上形成金属势垒，通过金属势垒与暴露的第一导电类型的第一半导体外延层形成肖特基接触，并被第一金属化层形成的欧姆接触将PN结区横向分离；第二金属化层通过硅化金属与第一导电类型的第一半导体衬底欧姆连接。
优选的，所述凹槽为平滑曲率凹槽，平滑曲率凹槽采用现有工艺灰度化负曲率硬掩模刻蚀形成，或者采用其他方法，如直接曝光硬掩模或等离子干蚀，均可以产生类似的锥形蚀刻轮廓；
平滑曲率凹槽在第一导电类型的第一半导体外延层、第二导电类型的第二半导体外延层的边缘产生低角度斜率，与水平方向优选呈4°到12°，进一步的，多个凹槽的整个倾斜度在相对于竖直方向0至30度的范围内。
本实施例多个凹槽区穿透第二导电类型的第三半导体接触层和第二导电类型的第二半导体外延层到达并暴露第一导电类型的第一半导体外延层。
优选的，所述凹槽为带圆角的凹槽，带圆角的凹槽通过干等离子体蚀刻工艺得到；
第一导电类型的第一半导体外延层和第二导电类型的第二半导体外延层之间设置有第一导电类型的附加半导体外延层，其掺杂浓度低于第二导电类型的第二半导体外延层，等于或高于第一导电类型的第一半导体外延层。
本实施例多个凹槽区穿透第二导电类型的第三半导体接触层、第二导电类型的第二半导体外延层和附加半导体外延层，到达并暴露第一导电类型的第一半导体外延层。作为第一导电类型的第一半导体外延层一部分的附加半导体外延层，与第一导电类型的第一半导体外延层相比，具有更低的掺杂浓度和相同的导电类型。
优选的，所使用的半导体材料为碳化硅(SiC)，第三半导体接触层为掺杂铝的3C-SiC，厚度在60nm至200nm范围内，掺杂浓度不低于1x1019cm-3。
一种上述的碳化硅混合3C-SiC接触PN结肖特基二极管的制备方法，包括如下步骤：
（1）在第一导电类型的第一半导体衬底上生长第一导电类型的半导体缓冲外延层，其上再生长第一导电类型的第一半导体外延层，随后原位生长第二导电类型的第二半导体外延层，完成初始晶圆材料的第一步制作工序；
（2）在对起始晶圆材料进行检查和预清洁之后，将第二导电类型的第三半导体接触层沉积在第二导电类型的第二半导体外延层的顶部；
（3）凹槽区的开口通过灰度化负曲率硬掩模层进行刻蚀，形成平滑曲率凹槽，平滑曲率凹槽暴露的第一导电类型的第一半导体外延层的开口宽度为第二导电类型的第二半导体外延层厚度的2倍；
（4）去除硬掩模层，通过溅射沉积工艺将金属势垒形成至第二导电类型的第三半导体接触层和凹槽区开口上；
（5）在顶部形成第一金属化层，随后通过沉积金属形成的硅化金属形成背面欧姆接触，并沉积第二金属化层。
优选的，步骤（1）中，第二导电类型的第二半导体外延层的掺杂浓度高于第一导电类型的第一半导体外延层；
第一导电类型的第一半导体外延层的掺杂浓度在1x1015cm-3至5x1016cm-3范围内，厚度在5μm至100μm范围内。
优选的，步骤（1）中，第一导电类型的第一半导体衬底采用4H-SiC，第一导电类型的第一半导体衬底为6或8寸晶圆，厚度在350-550微米，电阻率范围在0.015-0.025Ω·cm。
优选的，步骤（1）中，第一导电类型的半导体缓冲外延层采用高浓度的N型杂质如氮或磷外延生长，厚度在0.5μm至2μm的范围内；
第一导电类型的第一半导体外延层是外延生长的掺杂层，其中氮或磷掺杂物的浓度和厚度取决于器件的设计工作电压，通常为1200V的工作电压范围分别为8e15cm-3和10μm。
第二导电类型的第二半导体外延层的生长遵循与第一导电类型的第一半导体外延层生长相同的过程，气体掺杂剂为铝(Al)、三甲基铝(TMA)；第二导电类型的第二半导体外延层也可以通过离子注入与高剂量的铝随后进行退火活化形成；为了确保在高正向电流和高鲁棒性下所需的双极性模式，第二导电类型的第二半导体外延层掺杂不低于1x1018cm-3，其厚度在500nm至1000nm范围内。
优选的，步骤（4）中，金属势垒的厚度为50nm至300nm；
欧姆接触在金属势垒和第二导电类型的第三半导体接触层之间形成，在金属势垒和第一导电类型的第一半导体外延层之间形成欧姆接触PN结区以及肖特基接触；金属势垒可以是但不限于Ta、Co、Mo、Ti、Ni、Cr、Pt、Pd、Zr、W及其混合物。
优选的，步骤（5）中，硅化金属为导电硅化物，如为TaSi2，TiSi2，NiSi，PtSi，CoSi2，WSi2，MoSi，高度掺杂的非晶硅甚至高于1x1018cm-3n型掺杂的3C-SiC层；
第一金属化层为由铝（Al）或包含Al和铜（Cu）的合金制成，或者为Ti、TiN、Ag、Sn和其混合物；
第二金属化层可以由铝（Al）或包含Al和铜（Cu）的合金制成。
本发明未详尽之处，均可参见现有技术。
本发明的有益效果为：
本发明通过凹槽区蚀刻第二导电类型的第三半导体接触层的堆叠层的部分第二导电类型的第二半导体外延层并暴露第一导电类型的第一半导体外延层的开口，随后沉积金属阻挡层形成金属势垒。通过形成SBD（去除部分）的自对准工艺形成欧姆接触的PN结二极管并联连接PN结。本发明形成MPS二极管的这种自对准工艺，无需昂贵的热高温离子注入工艺，提供了一种在第二导电类型的第二半导体外延层上形成并对准欧姆接触硅化物的器件制造工艺。
本发明在第二导电类型的第三半导体接触层和第二导电类型的第二半导体外延层的开口处形成平滑曲率凹槽或带圆角的凹槽，优选地在过渡PN结边缘上产生低角度斜率（与水平方向呈4到12度），从而在PN结处产生锥形负电荷密度；这在反向偏置条件下降低了第二导电类型的第二半导体外延层的边缘处的电场，从而减少了反向漏电流。此外，还通过平滑曲率曲线减少了蚀刻工艺余量均匀性对降解的影响。
综上，本发明能够使足够的少子注入n型第一半导体外延层（N型漂移区）并且产生更有效的电荷积累，即没有多子电荷在额外的半导体区域（P型区）和n型第一半导体外延层（N型漂移区）之间产生干扰，由此获得抵抗浪涌电流能力提升的PN结。另外，提供了一种无需离子注入、或和形成选择性硅化物化欧姆接触的工艺方法。
附图说明
构成本申请的一部分的说明书附图用来提供对本申请的进一步理解，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。
图1为本发明实施例1的半导体器件的横截面；
图2为本发明实施例2的半导体器件的横截面；
图3为本发明实施例1的制备方法中形成的n型和p型外延层以及3C-SiC接触层之后的半导体的体横截面图；
图4为形成的平滑曲线凹槽沟槽后的半导体体剖视图；
图5为金属势垒层沉积后的半导体的体横截面图；
图6为完成半导体器件的横截面图；
图7为通过已知现有技术的半导体器件类型的横截面；
图8为浮雕结构的光刻灰度模型；
其中，1、第一金属化层，2、第二金属化层，3、第一导电类型的第一半导体衬底，4、第一导电类型的半导体缓冲外延层，5、第一导电类型的第一半导体外延层，6、第二导电类型的第二半导体外延层，7、第二导电类型的第三半导体接触层，8、金属势垒，9、硅化金属，10、凹槽区，11、PN结区，12、肖特基区，13、欧姆接触，14、附加半导体外延层，15、硬掩模层，16、边缘，17、开口宽度，18、金属势垒层，19、n型半导体衬底，20、n型第一半导体外延层，21、p型半导体区域，22、金属-半导体肖特基势垒区，23、界面，24、PN结区域。
具体实施方式
为了使本技术领域的人员更好的理解本说明书中的技术方案，下面结合本说明书实施中的附图，对本发明书实施例中的技术方案进行清楚、完整的描述，但不仅限于此，本发明未详尽说明的，均按本领域常规技术。
实施例1
一种碳化硅混合3C-SiC接触PN结肖特基二极管，如图1所示，为双端半导体器件，包括作为顶层金属的第一金属化层1和作为底层金属的第二金属化层2，第一金属化层1和第二金属化层2之间由下至上依次包括第一导电类型的第一半导体衬底3、第一导电类型的半导体缓冲外延层4、第一导电类型的第一半导体外延层5、第二导电类型的第二半导体外延层6和第二导电类型的第三半导体接触层7；
穿透第二导电类型的第三半导体接触层7和第二导电类型的第二半导体外延层6与第一导电类型的第一半导体外延层5相接处设置有凹槽区10，凹槽为平滑曲率凹槽；凹槽区10底部形成第一金属化层1的肖特基区12，凹槽区10开口区域将非指定PN结区上形成金属势垒8，通过金属势垒8与暴露的第一导电类型的第一半导体外延层5形成肖特基接触，并被第一金属化层1形成的欧姆接触13将PN结区11横向分离；第二金属化层2通过硅化金属9与第一导电类型的第一半导体衬底3欧姆连接。
所使用的半导体材料为碳化硅(SiC)，第三半导体接触层为掺杂铝的3C-SiC，厚度在60nm至200nm范围内，掺杂浓度不低于1x1019cm-3；
平滑曲率凹槽采用现有工艺灰度化负曲率硬掩模刻蚀形成，如图8所示，图8为示意性的一种方法，其他方法，如直接曝光硬掩模或等离子干蚀，均可以产生类似的锥形蚀刻轮廓；
平滑曲率凹槽在第一导电类型的第一半导体外延层5、第二导电类型的第二半导体外延层6的边缘16产生低角度斜率，与水平方向优选呈4°到12°，进一步的，多个凹槽的整个倾斜度在相对于竖直方向0至30度的范围内。
本实施例多个凹槽区10穿透第二导电类型的第三半导体接触层7和第二导电类型的第二半导体外延层6到达并暴露第一导电类型的第一半导体外延层5。
实施例2
一种碳化硅混合3C-SiC接触PN结肖特基二极管，如图2所示，如实施例1所述，不同之处在于，凹槽为带圆角的凹槽，带圆角的凹槽通过干等离子体蚀刻工艺得到；
第一导电类型的第一半导体外延层和第二导电类型的第二半导体外延层之间设置有第一导电类型的附加半导体外延层14，其掺杂浓度低于第二导电类型的第二半导体外延层6，等于或高于第一导电类型的第一半导体外延层5。
本实施例多个凹槽区10穿透第二导电类型的第三半导体接触层7、第二导电类型的第二半导体外延层6和附加半导体外延层14，到达并暴露第一导电类型的第一半导体外延层5。作为第一导电类型的第一半导体外延层5一部分的附加半导体外延层14，与第一导电类型的第一半导体外延层5相比，具有更低的掺杂浓度和相同的导电类型。
附加半导体外延层14作为第一导电类型的第一半导体外延层5的一部分，优选具有相同电导率型且杂质浓度较低。这种附加的较低杂质浓度直接与第二导电类型的第二半导体外延层6接口，产生较低的内置PN结电压V bi 。如公式（1），公式（1）示出了与PN结的杂质浓度量N D 和N A 的自然对数函数成正比的内置PN结电压V bi ，内置PN结电压V bi 与杂质浓度量N D 和N A 的自然对数函数成正比，当N A 固定，为了维持所需的阻断电压，需要降低N D ，导致较低的N A. ·N D ，从而降低V bi ，因此PN结导通电压较低。
(1)
其中，V bi 为内置PN结电压；
N D 为第一导电类型的第一半导体外延层5浓度；
N A 为第二导电类型的第二半导体外延层6浓度；
n i 为本征半导体载流子浓度；
k.T/q为热电压；
T为开尔文温度；
q为库仑电荷；
k为玻尔兹曼常数；
此外，相对于第一导电类型的第一半导体外延层5的附加半导体外延层14的较低杂质浓度可以大大减少从肖特基区12直接注入PN结的N结的多数载流子，从而降低启动双极性作用所需的电压，从而增加抵御浪涌能力。
实施例3
一种碳化硅混合3C-SiC接触PN结肖特基二极管的制备方法，如图3-图6所示，包括如下步骤：
（1）在第一导电类型的第一半导体衬底3上生长第一导电类型的半导体缓冲外延层4，其上再生长第一导电类型的第一半导体外延层5，随后原位生长第二导电类型的第二半导体外延层6，完成初始晶圆材料的第一步制作工序；
第二导电类型的第二半导体外延层6的掺杂浓度高于第一导电类型的第一半导体外延层5；
第一导电类型的第一半导体外延层5的掺杂浓度在1x1015cm-3至5x1016cm-3范围内，厚度在5μm至100μm范围内。
第一导电类型的第一半导体衬底3采用4H-SiC，第一导电类型的第一半导体衬底3为6或8寸晶圆，厚度在350-550微米，电阻率范围在0.015-0.025Ω·cm。
第一导电类型的半导体缓冲外延层4采用高浓度的N型杂质如氮或磷外延生长，厚度在0.5μm至2μm的范围内；
第一导电类型的第一半导体外延层5是外延生长的掺杂层，其中氮或磷掺杂物的浓度和厚度取决于器件的设计工作电压，通常为1200V的工作电压范围分别为8e15cm-3和10μm。
第二导电类型的第二半导体外延层6的生长遵循与第一导电类型的第一半导体外延层5生长相同的过程，气体掺杂剂为铝(Al)、三甲基铝(TMA)；第二导电类型的第二半导体外延层6也可以通过离子注入与高剂量的铝随后进行退火活化形成；为了确保在高正向电流和高鲁棒性下所需的双极性模式，第二导电类型的第二半导体外延层6掺杂不低于1x1018cm-3，其厚度在500nm至1000nm范围内。
（2）在对起始晶圆材料进行检查和预清洁之后，将第二导电类型的第三半导体接触层7沉积在第二导电类型的第二半导体外延层6的顶部；
（3）凹槽区10的开口通过灰度化负曲率硬掩模层15进行刻蚀，形成平滑曲率凹槽（当然，也可以采用干等离子体蚀刻工艺形成带圆角的凹槽作为替代，如图2所示），平滑曲率凹槽暴露的第一导电类型的第一半导体外延层5的开口宽度17为第二导电类型的第二半导体外延层6厚度的2倍；
（4）去除硬掩模层15，通过溅射沉积工艺将金属势垒8形成至第二导电类型的第三半导体接触层7和凹槽区10开口上；
金属势垒8的厚度为50nm至300nm；
欧姆接触13在金属势垒8和第二导电类型的第三半导体接触层7之间形成，在金属势垒8和第一导电类型的第一半导体外延层5之间形成欧姆接触PN结区11以及肖特基接触；金属势垒8可以是但不限于Ta、Co、Mo、Ti、Ni、Cr、Pt、Pd、Zr、W及其混合物。
（5）在顶部形成第一金属化层1，随后通过沉积金属形成的硅化金属9形成背面欧姆接触，并沉积第二金属化层2。
硅化金属9为导电硅化物，如为TaSi2，TiSi2，NiSi，PtSi，CoSi2，WSi2，MoSi，高度掺杂的非晶硅甚至高于1x1018cm-3n型掺杂的3C-SiC层；
第一金属化层1为由铝（Al）或包含Al和铜（Cu）的合金制成，或者为Ti、TiN、Ag、Sn和其混合物；
第二金属化层2可以由铝（Al）或包含Al和铜（Cu）的合金制成。
以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
Claims (10)
1.一种碳化硅混合3C-SiC接触PN结肖特基二极管，其特征在于，为双端半导体器件，包括作为顶层金属的第一金属化层和作为底层金属的第二金属化层，第一金属化层和第二金属化层之间由下至上依次包括第一导电类型的第一半导体衬底、第一导电类型的半导体缓冲外延层、第一导电类型的第一半导体外延层、第二导电类型的第二半导体外延层和第二导电类型的第三半导体接触层；
穿透第二导电类型的第三半导体接触层和第二导电类型的第二半导体外延层与第一导电类型的第一半导体外延层相接处设置有凹槽区，凹槽为平滑曲率凹槽或带圆角的凹槽；凹槽区底部形成第一金属化层的肖特基区，通过金属势垒与暴露的第一导电类型的第一半导体外延层形成肖特基接触，并被第一金属化层形成的欧姆接触将PN结区横向分离；第二金属化层通过硅化金属与第一导电类型的第一半导体衬底欧姆连接。
2.根据权利要求1所述的碳化硅混合3C-SiC接触PN结肖特基二极管，其特征在于，所述凹槽为平滑曲率凹槽，平滑曲率凹槽采用灰度化负曲率硬掩模刻蚀形成；
平滑曲率凹槽在第一导电类型的第一半导体外延层和第二导电类型的第二半导体外延层的边缘产生低角度斜率，与水平方向呈4°到12°。
3.根据权利要求1所述的碳化硅混合3C-SiC接触PN结肖特基二极管，其特征在于，所述凹槽为带圆角的凹槽，带圆角的凹槽通过干等离子体蚀刻工艺得到；
第一导电类型的第一半导体外延层和第二导电类型的第二半导体外延层之间设置有第一导电类型的附加半导体外延层，其掺杂浓度低于第二导电类型的第二半导体外延层，等于或高于第一导电类型的第一半导体外延层。
4.根据权利要求2所述的碳化硅混合3C-SiC接触PN结肖特基二极管，其特征在于，所使用的半导体材料为碳化硅，第三半导体接触层为掺杂铝的3C-SiC，厚度在60nm至200nm范围内，掺杂浓度不低于1x1019cm-3。
5.一种基于权利要求4所述的碳化硅混合3C-SiC接触PN结肖特基二极管的制备方法，其特征在于，包括如下步骤：
（1）在第一导电类型的第一半导体衬底上生长第一导电类型的半导体缓冲外延层，其上再生长第一导电类型的第一半导体外延层，随后原位生长第二导电类型的第二半导体外延层，完成初始晶圆材料的第一步制作工序；
（2）在对起始晶圆材料进行检查和预清洁之后，将第二导电类型的第三半导体接触层沉积在第二导电类型的第二半导体外延层的顶部；
（3）凹槽区的开口通过灰度化负曲率硬掩模层进行刻蚀，形成平滑曲率凹槽，平滑曲率凹槽暴露的第一导电类型的第一半导体外延层的开口宽度为第二导电类型的第二半导体外延层厚度的2倍；
（4）去除硬掩模层，通过溅射沉积工艺将金属势垒形成至第二导电类型的第三半导体接触层和凹槽区开口上；
（5）在顶部形成第一金属化层，随后通过沉积金属形成的硅化金属形成背面欧姆接触，并沉积第二金属化层。
6.根据权利要求5所述的碳化硅混合3C-SiC接触PN结肖特基二极管的制备方法，其特征在于，步骤（1）中，第二导电类型的第二半导体外延层的掺杂浓度高于第一导电类型的第一半导体外延层；
第一导电类型的第一半导体外延层的掺杂浓度在1x1015cm-3至5x1016 cm-3范围内，厚度在5μm至100μm范围内。
7.根据权利要求6所述的碳化硅混合3C-SiC接触PN结肖特基二极管的制备方法，其特征在于，步骤（1）中，第一导电类型的第一半导体衬底采用4H-SiC，第一导电类型的第一半导体衬底为6或8寸晶圆，厚度在350-550微米，电阻率范围在0.015-0.025Ω·cm。
8.根据权利要求7所述的碳化硅混合3C-SiC接触PN结肖特基二极管的制备方法，其特征在于，步骤（1）中，第一导电类型的半导体缓冲外延层采用高浓度的N型杂质如氮或磷外延生长，厚度在0.5μm至2μm的范围内；
第一导电类型的第一半导体外延层氮或磷掺杂物的浓度和厚度分别为8e15cm-3和10μm；
第二导电类型的第二半导体外延层掺杂不低于1x1018cm-3，其厚度在500nm至1000nm范围内。
9.根据权利要求8所述的碳化硅混合3C-SiC接触PN结肖特基二极管的制备方法，其特征在于，步骤（4）中，金属势垒的厚度为50nm至300nm；
欧姆接触在金属势垒和第二导电类型的第三半导体接触层之间形成，在金属势垒和第一导电类型的第一半导体外延层之间形成欧姆接触PN结区以及肖特基接触；金属势垒为Ta、Co、Mo、Ti、Ni、Cr、Pt、Pd、Zr、W或其混合物。
10.根据权利要求9所述的碳化硅混合3C-SiC接触PN结肖特基二极管的制备方法，其特征在于，步骤（5）中，硅化金属为导电硅化物；
第一金属化层为由铝或包含Al和Cu的合金制成，或者为Ti、TiN、Ag、Sn或其混合物；
第二金属化层由铝或包含Al和Cu的合金制成。
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