JP5357014B2 - サージ電流保護を伴う半導体デバイスとその製造方法 - Google Patents

サージ電流保護を伴う半導体デバイスとその製造方法 Download PDF

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Description

本明細書は、全般に広域バンドギャップ半導体材料における半導体デバイス、および特に炭化ケイ素（ＳｉＣ）製のダイオード（ショットキー障壁ダイオードおよびバイポーラ接合ダイオードを含む）、およびメサエッジ終端を有する構造を含む、これらのダイオードをモノリシックに集積する構造に関する。
（連邦助成研究に関する陳述）
本発明はアメリカ合衆国政府の助成により空軍研究所承認番号Ｆ３３６１５−０２−Ｄ−２１０３の下でなされた。米国政府は本発明において一定の権利を有する。
ショットキーおよびＰｉＮダイオードを含むモノリシックデバイスが知られている（例えば、米国特許第６，８６１，７２３号および［１］を参照）。米国特許第６，５７３，１２８号は、エピタキシャル成長層をプラズマエッチングすることにより区画されるｐ型アイランド上に蒸着されたショットキー金属により形成されるＳｉＣ接合障壁ショットキー（ＪＢＳ）／融合Ｐ−Ｉ−Ｎショットキー（ＭＰＳ）グリッドを開示する。しかし、この構造はｐ型領域上にｐ型オーミックコンタクトがなく、且つｐ型領域のドーピングが低いことにより伝導性の変調が不十分であるため、サージ電流からそれ自体を有効に保護することができない。
米国特許第６，１０４，０４３号および第６，５２４，９００号は、イオン注入により形成される高ドーピングｐ型領域を有するＪＢＳ／ＭＰＳダイオードを開示する。しかし、米国特許第６，１０４，０４３号に開示されているように、高ドーピング注入ｐ型領域とのオーミックコンタクトが形成されている場合、このような構造のドリフト領域における伝導性変調は、高温での熱アニーリング後にも残る注入損傷によって少数キャリア寿命が短くなる。
米国特許第４，９８２，２６０号は、拡散により作成された高ドーピングｐ型ウェルをエッチングすることによるｐ型エミッタ領域の区画を記載する。しかし、ＳｉＣへのドーパントの拡散が起こる速度は極めて高い温度でも非常に遅いため、実際問題としては、ｐ型ウェルはｎ型ＳｉＣ内にのみ上述の欠点を有するイオン注入によって形成することができる。
米国特許第６，８９７，１３３号は、ｎ型材料のトレンチをエッチングしてこれをｐ型エピタキシャル成長材料で充填し、その後化学的機械的ポリッシングあるいは他の平坦化手順を行うことによるｐ型エミッタ領域の形成を記載する。しかし、このデバイスは通常操作条件下で電流伝導を大きく制限するＪＦＥＴ領域を有する。
メサエッジ終端を用いるＳｉＣデバイスも知られている［２］。しかし、Ｓｉ用のメサエッジ終端技術は、ＳｉＣのエッチングおよびエッチング工程により生じる損傷の除去に関する困難のため、一般的にＳｉＣデバイス技術に適用することができない（例えば米国特許第５，４４９，９２５号および［３］を参照）。４Ｈ−ＳｉＣダイオードのメサ終端の使用も開示されている（米国特許第６，８９７，１３３号［４］および［５］）。
特性の改善された半導体デバイスへのニーズはまだ存在する。
第１の実施形態によると：
ｎ型ＳｉＣ半導体基板層上のｎ型ＳｉＣ半導体材料の層上のｐ型ＳｉＣ半導体材料の層を選択的エッチングしてデバイスの中央部の下層のｎ型ＳｉＣ半導体材料を露出し、
ｐ型半導体材料の層およびｎ型ＳｉＣ半導体材料の層を選択的エッチングしてデバイスの周辺部の下層のｎ型ＳｉＣ半導体基板層を露出し、
これにより、側壁及び上面を有する基板層上にｎ型ＳｉＣ半導体材料の突出領域、およびｎ型半導体材料の上面の周辺部上のｐ型ＳｉＣ半導体材料の連続した突出領域によって囲まれたｎ型ＳｉＣ半導体材料の上面の中央部上に離散ｐ型ＳｉＣ半導体材料の１つあるいはそれ以上の突出領域を含むメサ構造を形成し、
デバイスを熱酸化してｐ型ＳｉＣ半導体材料の未エッチング面上およびｎ型半導体材料の突出領域の側壁および露出した半導体基板材料を含むデバイスのエッチング面上に酸化膜層を形成し、
酸化膜層上に絶縁材料の１つあるいはそれ以上の層を形成してもよく、
酸化膜層および離散ｐ型領域上および連続突出層上のいずれかの絶縁材料の層を選択的エッチングして下層のｐ型ＳｉＣ半導体材料を露出し、
酸化膜層および露出したｎ型ＳｉＣ半導体材料上のいずれかの絶縁材料の層を選択的エッチングしてデバイスの中央部の下層のｎ型ＳｉＣ半導体材料を露出し、
離散ｐ型領域の露出したｐ型ＳｉＣ半導体材料上およびｐ型半導体材料の連続突出領域の露出したｐ型ＳｉＣ半導体材料上にオーミックコンタクトを形成し、
オーミックコンタクト上および露出したｎ型ＳｉＣ半導体材料上にショットキー金属を蒸着することを含む半導体デバイスの製造方法が提供される。
第２の実施形態によると：
ｎ型ＳｉＣ半導体材料の離散突出領域が上面および側壁を有し且つｎ型ＳｉＣ半導体基板層が側壁を超えて拡張する、ＳｉＣ半導体基板層上のｎ型ＳｉＣ半導体材料の離散突出領域、
ｎ型ＳｉＣ半導体材料の上面の中央部上のｐ型ＳｉＣ半導体材料の１つあるいはそれ以上の離散突出領域、
ｎ型ＳｉＣ半導体材料の上面の周辺部上にあって且つｐ型ＳｉＣ半導体材料の１つあるいはそれ以上の離散突出領域を取り囲むｐ型ＳｉＣ半導体材料の連続突出領域であって、ｐ型ＳｉＣ半導体材料の連続突出領域が周辺部周縁を有する領域、
ｐ型ＳｉＣの１つあるいはそれ以上の離散突出領域およびｐ型ＳｉＣ半導体材料の連続突出領域上のオーミックコンタクト、
ｎ型ＳｉＣ半導体材料の離散領域の周辺部を超えて拡張するＳｉＣ半導体基板層上およびｎ型領域の側壁上およびｐ型ＳｉＣ半導体材料の連続突出領域の周辺部周縁上の絶縁材料の１つあるいはそれ以上の層、および
ｐ型ＳｉＣの１つあるいはそれ以上の離散突出領域上のオーミックコンタクト、ｐ型ＳｉＣ半導体材料の連続突出領域上のオーミックコンタクト、およびｎ型ＳｉＣ半導体材料の領域上にあって且つこれとコンタクトする第１の金属層を含む半導体デバイスが提供される。
１つの実施形態によると、デバイスはモノリシックに集積されたショットキー障壁ダイオードおよび並列接続したｐ型／固有／ｎ型（ＰｉＮ）接合ダイオードを含む。例示的デバイスを図１に示す。通常の操作条件では、デバイスは電流の大部分がショットキーコンタクトを通じて発生するショットキー障壁ダイオードとして作用する。しかしサージ電流条件では、高電流密度での伝導性変調によってドリフト抵抗が大きく減少するために、電流は主としてｐ−ｎ接合を通って流れる。この現象は、順行電流密度ＪＦ［６］によりＰｉＮダイオードのベース領域の比抵抗を算出する以下の数学的表現によって例示することができる。
Figure 0005357014
この式では、μｎおよびμｐはそれぞれ電子および正孔の運動性、τａは同時二極性寿命、およびｔおよびＮはそれぞれドリフト（ベース）領域の厚さとドーピング濃度を表す。ｔおよびＮの最適値は、以下の式を用い、目標遮断電圧ＶＢと最大平面接合電界Ｅ１ＤＭＡＸの関数として、通常操作条件（すなわち伝導性変調なし）について選択することができる［７］。
Figure 0005357014
記載したデバイスの例示的な二次加工プロセスは、図２に示すように以下のマクロステップからなることもある。
１．エピタキシャルスタックの成長
２．ｐ型層（３）をｎ型層（２）まで選択的プラズマエッチダウンしてｐ型アイランドを形成し、さらにｐ型層（３）およびｎ型層（２）をｎ型基板（１）まで選択的プラズマエッチダウンしてデバイスメサを形成した後、熱酸化し、またさらなる絶縁層を任意に蒸着して絶縁スタック（４）を形成する。熱酸化手順はＳｉＣのプラズマエッチングにより引き起こされる表面損傷を除去する。
３．ｎ型基板（１）の背面上でのオーミックコンタクト（５）の形成によりｎ型材料とのオーミックコンタクトを生成した後、ｐ型アイランド上にオーミックコンタクト（６）を選択的に形成してｐ型材料とのオーミックコンタクトを生成する。
４．ショットキーコンタクト（７）および正面の最終金属（８）の蒸着により金属スタック（７〜８）を生成した後、背面の最終金属（９）を蒸着して背面をメタライゼーションする。
メタライゼーション手順３および４には、金属蒸着前にＳｉＣ表面を露出し、ＳｉＣのプラズマエッチングによって発生する表面損傷を取り除くための絶縁スタック（４）の選択的エッチング（例：ウェットエッチング）が含まれる。
図３は、１つの実施形態によるデバイスにおける高度にドーピングされたｐ型領域（３０）の例示的配置を示す。図３には単独の正方形型領域が示されるものの、ｐ型領域の形状、個数、および面積は変更してもよい。デバイスメサエッジ３４と同様に、外側のｐ型リング３２も示される。外側のｐ型リング３２は、金属−半導体接合をデバイスの終端で発生する最高電界より保護する。金属半導体接合は、ショットキー障壁を通る熱電子電界放出による同じ印加電界について、ｐ−ｎ接合よりも高い漏れ電流を示す［８］。
図１に示すように、記載されたデバイスは高電場より保護するためにメサエッジ終端を使用する。主要接合および電圧遮断層のメサエッチングは、理論的には二次元効果によって生じる電場増強を解消する最も効果的な方法である。メサの側壁にインターフェース電荷がないと仮定すると、デバイスの電場分布は一次元ポワソン方程式を用いて計算することができる。
上述の方法は、例えばアルミニウム注入接合終端拡張（ＪＴＥ）周縁終端の形成を目的とした、高温イオン注入および注入後に必要なアニーリングなどの制御が困難で高価な二次加工手順を必要としないので、二次加工の観点からは比較的簡便である。メサ終端デバイスの空乏領域は逆バイアス下で横に拡張しないので、この方法によって他の周縁終端技術よりも効果的に面積を使用できることにより、コストが低減され、歩留まりが上昇する。
多くの長所にもかかわらず、メサエッジ終端はインターフェーストラップ密度およびメサ側壁あるいはその近傍に蓄積された固定電荷の量を最小化するために、側壁の慎重な不動態化を必要とする。図４Ａおよび４Ｂは、６００Ｖの逆バイアスが印加されたメサ終端４Ｈ−ＳｉＣ ＰｉＮダイオードの側壁に沿った電荷分布に対するインターフェース電荷の影響を例示する。具体的には、図４Ａはメサ終端４Ｈ−ＳｉＣ ＰＩＮダイオードの横断模式図である。図４Ｂは６００Ｖの逆バイアスにおける各インターフェース電荷密度についてのメサ側壁に沿った電界分布を示すグラフである。図４Ｂに示すように、不動態化層内の一定量の負電荷はメサ側壁に沿った最大電界をさらに低下させるので、利益となりうる。しかし実際には、ＳｉＣデバイスにおいて不動態化に用いられる二酸化ケイ素における固定電荷は通常は正であり、インターフェーストラップによって導入される負電荷および不動態化層に注入された電子は記憶効果を引き起こし、高温でのデバイス性能を損なうこともある。
メサ側壁に沿った電界分布のほぼ一次元的な性質を例示するために、印加した逆バイアスの関数として表面電界を検討した。
図５は、表面電荷が存在しない場合における１００Ｖから９００Ｖの逆電荷でのメサ表面電界分布の集合を示す。図５に示すように、表面電界は印加した逆バイアスと共に線形上昇を経験し、また電界分布は印加したバイアスにかかわらずメサ側壁に沿って適切な線形性を維持する。
（実験）
４Ｈ−ＳｉＣ ＰＩＮダイオードを、ＶＢ＝６００Ｖにおける最大平面接合電界Ｅ１ＤＭＡＸ＝１．８ＭＶ／ｃｍとなるようデザインし、周縁終端にメサエッチングを用いた電圧遮断層によって二次加工した。二次加工終了後、Ｋｅｉｔｈｌｅｙ２３７ＳＭＵおよびＴｅｋｔｒｏｎｉｘ５７６カーブトレーサーを用い、Ｆｌｕｏｒｉｎｅｒｔ（商標）においてオン・ウェーハＩ−Ｖ測定を実施した。いずれの種類の周縁終端を有するデバイスとも、可逆的ななだれ降伏を示した。図６は、Ｔｅｋｔｒｏｎｉｘ５７６カーブトレーサーを用いてメサ終端ダイオード上で測定した非破壊的なだれ降伏を例示する。２５Ｖ刻みで逆バイアス電圧を上昇させながら、降伏電圧のウェーハスケール測定を実施した。典型的なＶＢマップを図７Ａに示す。次に、測定したエピパラメータおよび降伏電圧より、以下の式を用いて最大１−Ｄ電界ＥＩＤＭＡＸを抽出した。
Figure 0005357014
メサ終端ダイオード上では、この電界の平均値は２．４ＭＶ／ｃｍで標準偏差σ＝３５ｋＶ／ｃｍであると確認された。平均値からのこのように小さな標準偏差は、ＥＩＤＭＡＸ均一性１．４５％に対応した。典型的なＥＩＤＭＡＸマップを図７Ｂに示す。実験的に達成した２．４ＭＶ／ｃｍのＥ１ＤＭＡＸは参照文献［９］で示される４Ｈ−ＳｉＣにおける臨界電界の「理論値」の〜９３％に対応する。
Figure 0005357014
メサ側壁上の電荷の状態は不明であるものの、シミュレーションの結果より、電界は図４および５に示すような一定の非線形的上昇を経験することが示唆される。この場合、電界は陽極接合でなだれ降伏のきっかけとなる真の臨界値に達する。３つの基板の全てで測定したメサ終端デバイスの大半（測定対象５５８４あるいは８２２２、あるいは６７．９％）は９２５Ｖから９７５Ｖの範囲の平均降伏電圧を示した。図８は、メサエッジ終端および別の周縁終端技術を用いて二次加工したダイオードの降伏分布同士の比較を示す。
ｎ型ＳｉＣ半導体材料の単層を有するデバイスを上に記載したものの、デバイスはｎ型ＳｉＣ半導体材料の複数の層を含んでもよい。例えば、デバイスはＳｉＣ基板層とコンタクトするｎ型ＳｉＣ半導体材料の第１の層およびｎ型ＳｉＣ半導体材料の第１の層上にある第２のｎ型ＳｉＣ半導体材料の層を含んでもよい。ｎ型ＳｉＣ半導体材料の第２の層はｎ型ＳｉＣ半導体材料の第１の層よりも低いドーピング濃度を有してもよい。
オーミックコンタクトを形成する例示的な材料はニッケルである。しかし、ＳｉＣにはその他のオーミックコンタクト材料も用いることができる。
ＳｉＣに適したｎ型ドーパントは窒素およびリンを含む。窒素は好ましいｎ型ドーパントである。炭化ケイ素に適したｐ型ドーパントはホウ素およびアルミニウムを含む。アルミニウムは好ましいｐ型ドーパントである。しかし、上記の材料は単なる例であり、炭化ケイ素にはあらゆるｎあるいはｐ型ドーパントを使用することができる。
デバイスの様々な層の具体的なドーピングレベルおよび厚さを上に記載したものの、様々な層のドーピングレベルおよび厚さは特定の用途のための所望の特性を有するデバイスを製造するために変更することができる。
ＳｉＣ層のドーピングは、ＳｉＣ基板層上のこれらの層のそれぞれのエピタキシャル成長時に原位置で実施することができる。ＳｉＣ層は、ＣＶＤ、分子ビームおよび昇華エピタキシーを含む技術上周知のあらゆるエピタキシャル成長法によって形成することができる。ドーピングＳｉＣ層は、ドーパント原子が成長時に炭化ケイ素に取り込まれる、エピタキシャル成長時における原位置でのドーピングによって形成することができる。
上述の明細書が、例示を目的として提供された実施例と共に本発明の原則を教示する一方で、当業者は、この開示を読むことにより、本発明の真の範囲から逸脱することなく、形体および詳細に多様な変更を行うことができることを認識するであろう。
引用文献：
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１つの実施形態によるデバイスの横断模式図である。 図１のデバイスの二次加工についてのプロセスフローの模式図である。 デバイスメサ上のｐ型領域の例示的配置を示す。 Ａ：メサ終端４Ｈ−ＳｉＣ ＰｉＮダイオードの横断模式図である。Ｂ：６００Ｖの逆バイアスにおける各インターフェース電荷密度についてのメサ側壁に沿った電界分布を示すグラフである。 インターフェース電荷密度を０と仮定した場合の４Ｈ−ＳｉＣ ＰｉＮダイオードのメサ側壁に沿った電界分布力学を示すグラフである。 ５．７μｍ、１．２５×１０１６ｃｍ−３ベース層を有するメサ終端ダイオード上で測定した非破壊的なだれ降伏を例示する。 同一の基板上で測定した降伏電圧（Ａ）および抽出したＥ１ＤＭＡＸ（Ｂ）を示すウェーハマップである。逆バイアスの測定は２５Ｖ刻みで実施した。ＶＢ＜８５０Ｖのデバイスはマップから除外されている。 異なるエッジ終端技術による４Ｈ−ＳｉＣ ＰｉＮダイオード間の降伏分布の比較を示す。
符号の説明
１ ｎ型ＳｉＣ基板（例：ドーピング濃度＞１×１０１８ｃｍ−３）。
２ エピタキシャル成長ＳｉＣ層（ｎ型）。この層の代表的な厚さは０．７５μｍ〜１００μｍとし、代表的なドーピング濃度は５×１０１４〜１×１０１７ｃｍ−３とすることができる。
３ エピタキシャル成長ＳｉＣ層（ｐ型）。この層の代表的な厚さは０．２〜５μｍとし、代表的なドーピング濃度は＞５×１０１８ｃｍ−３とすることができる。
４ 単層あるいは多層絶縁スタック。
５ ｎ型ＳｉＣ材料とのオーミックコンタクト
６ ｐ型ＳｉＣ材料とのオーミックコンタクト
７ ショットキーコンタクト
８ 正面の最終的メタライゼーション
９ 背面の最終メタライゼーション

Claims (18)

  1. ｎ型ＳｉＣ半導体基板層上のｎ型ＳｉＣ半導体材料の層上のｐ型ＳｉＣ半導体材料の層を選択的エッチングしてデバイスの中央部の下層のｎ型ＳｉＣ半導体材料を露出し、
    且つ
    前記のｐ型半導体材料の層および前記のｎ型ＳｉＣ半導体材料の層を選択的エッチングして前記デバイスの周辺部の下層のｎ型ＳｉＣ半導体基板層を露出し、
    これにより、側壁及び上面を有する基板層上にｎ型ＳｉＣ半導体材料の突出領域、および前記ｎ型半導体材料の上面の周辺部上のｐ型ＳｉＣ半導体材料の連続突出領域によって囲まれた前記ｎ型ＳｉＣ半導体材料の前記上面の中央部上にｐ型ＳｉＣ半導体材料の１つあるいはそれ以上の離散突出領域を含むメサ構造を形成し、
    前記デバイスを熱酸化してｐ型ＳｉＣ半導体材料の未エッチング面上および前記のｎ型半導体材料の突出領域の前記側壁および前記の露出した半導体基板材料を含む前記デバイスのエッチング面上に酸化膜層を形成し、
    前記酸化膜層および前記離散ｐ型領域上および前記連続突出領域上のいずれかの絶縁材料の層を選択的エッチングして下層のｐ型ＳｉＣ半導体材料を露出し、
    前記酸化膜層および前記の露出したｎ型ＳｉＣ半導体材料上のいずれかの絶縁材料の層を選択的エッチングして前記デバイスの前記中央部の下層のｎ型ＳｉＣ半導体材料を露出し、
    前記離散ｐ型領域の露出したｐ型ＳｉＣ半導体材料上および前記のｐ型半導体材料の連続突出領域の露出したｐ型ＳｉＣ半導体材料上にオーミックコンタクトを形成し、
    前記オーミックコンタクト上および前記の露出したｎ型ＳｉＣ半導体材料上にショットキー金属を蒸着することを含む前記半導体デバイスの製造方法。
  2. 前記酸化膜層上に絶縁材料の１つあるいはそれ以上の層を形成することをさらに含む、請求項１に記載の方法。
  3. 前記ショットキー金属上に金属層を形成することをさらに含む、請求項１又は２に記載の方法。
  4. 前記ｎ型半導体材料層の反対側の前記半導体基板層上にオーミックコンタクトを蒸着することをさらに含む、請求項１ないし３のいずれか一項に記載の方法。
  5. 前記半導体基板層上の前記オーミックコンタクト上に金属層を形成することをさらに含む、請求項１ないし４のいずれか一項に記載の方法。
  6. 前記ｎ型ＳｉＣ基板層が＞１×１０１８ｃｍ−３のドーピング濃度を有する、請求項１ないし５のいずれか一項に記載の方法。
  7. 前記ｎ型ＳｉＣ半導体層が５×１０１４〜１×１０１７ｃｍ−３のドーピング濃度を有する、請求項１ないし６のいずれか一項に記載の方法。
  8. 前記のｐ型ＳｉＣ半導体材料の１つあるいはそれ以上の離散突出領域および前記のｐ型ＳｉＣ半導体材料の連続突出領域がそれぞれ５×１０１４〜１×１０１７ｃｍ−３のドーピング濃度を有する、請求項１ないし７のいずれか一項に記載の方法。
  9. 前記ｎ型ＳｉＣ半導体層が０．７５μｍ〜１００μｍの厚さを有する、請求項１ないし８のいずれか一項に記載の方法。
  10. 前記のｐ型ＳｉＣ半導体材料の１つあるいはそれ以上の離散突出領域および前記のｐ型ＳｉＣ半導体材料の連続突出領域がそれぞれ０．２〜５μｍの厚さを有する、請求項１ないし９のいずれか一項に記載の方法。
  11. 前記オーミックコンタクトがニッケルを含む、請求項１ないし１０のいずれか一項に記載の方法。
  12. 前記ｐ型ＳｉＣ半導体材料がアルミニウムでドーピングされる、請求項１ないし１１のいずれか一項に記載の方法。
  13. 前記ｎ型ＳｉＣ半導体材料が窒素でドーピングされる、請求項１ないし１２のいずれか一項に記載の方法。
  14. 請求項１ないし１３のいずれか一項に記載の方法で製造される半導体デバイス。
  15. ｎ型ＳｉＣ半導体材料の離散突出領域が上面および側壁を有し且つｎ型ＳｉＣ半導体基板層が前記側壁を超えて拡張する、前記ｎ型ＳｉＣ半導体基板層上の前記のｎ型ＳｉＣ半導体材料の離散突出領域、
    前記ｎ型ＳｉＣ半導体材料の前記上面の中央部上のｐ型ＳｉＣ半導体材料の１つあるいはそれ以上の離散突出領域、
    前記ｎ型ＳｉＣ半導体材料の前記上面の周辺部上にあって且つ前記のｐ型ＳｉＣ半導体材料の１つあるいはそれ以上の離散突出領域を取り囲むｐ型ＳｉＣ半導体材料の連続突出領域であって、前記のｐ型ＳｉＣ半導体材料の連続突出領域が周辺部周縁を有する領域、
    前記のｐ型ＳｉＣの１つあるいはそれ以上の離散突出領域および前記のｐ型ＳｉＣ半導体材料の連続突出領域上のオーミックコンタクト、
    前記のｎ型ＳｉＣ半導体材料の離散領域の前記周辺部を超えて拡張する前記の半導体基板層、前記ｎ型領域の前記側壁および前記のｐ型ＳｉＣ半導体材料の連続突出領域の前記周辺部周縁上の絶縁材料の１つあるいはそれ以上の層であって、ＳｉＣ半導体基板層、ｎ型領域の側壁およびｐ型ＳｉＣの連続突出領域の周辺部周縁の熱酸化により形成されたことを特徴とする少なくとも１つの酸化膜を含む前記絶縁材料の１つあるいはそれ以上の層、および
    前記のｐ型ＳｉＣの１つあるいはそれ以上の離散突出領域上の前記オーミックコンタクト、前記のｐ型ＳｉＣ半導体材料の連続突出領域上の前記オーミックコンタクト、および前記のｎ型ＳｉＣ半導体材料の領域上にあって且つこれとコンタクトする第１の金属層を含む半導体デバイス。
  16. 前記ｎ型半導体材料の層の反対側の前記半導体基板層上にオーミックコンタクトをさらに含む、請求項１５に記載の半導体デバイス。
  17. 前記ｎ型半導体材料の層の反対側の前記半導体基板層上の前記オーミックコンタクトとコンタクトする第２の金属層をさらに含む、請求項１６に記載の半導体デバイス。
  18. 前記の絶縁材料の１つあるいはそれ以上の層が前記ＳｉＣ半導体基板層上の酸化膜層を含む、請求項１５に記載の半導体デバイス。
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