KR102392244B1 - 실리콘 카바이드 쇼트키 다이오드 - Google Patents

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Abstract

실리콘 카바이드 쇼트키 다이오드
실리콘 카바이드(SiC) 쇼트키 다이오드는 N 타입 SiC 층과 컨택하여 P-N 접합을 만드는 N 타입 SiC 층과 P 타입 SiC 층을 포함한다. 양극은 N 타입 SiC 층과 P 타입 SiC 층 모두와 컨택하여 양극과 N 타입 SiC 층과 P 타입 SiC 층 사이에 쇼트키 컨택을 생성한다. P 타입 SiC 층의 에지는 전기적으로 활성이고, P 타입 SiC 층이 줄어드는 또는 경사 에지에 의해 달성될 수 있는 P-N 접합부에서 줄어드는 음전하 밀도를 포함한다. P 타입 SiC 층의 줄어들거나 경사 에지에 의해 달성되는 P 타입 SiC 층은 전기적으로 활성이며, 상기 P-N 접합에서 줄어드는 음전하 밀도를 포함한다.

Description

실리콘 카바이드 쇼트키 다이오드
본 발명은 실리콘 카바이드 쇼트키 다이오드(silicon carbide Schottky diodes) 및 이러한 다이오드의 제조 방법에 관한 것이다. 특히, 본 발명은 둘레 누설(perimeter leakage)을 감소시키기 위해 에지 종단(edge termination) 구조를 포함하는 실리콘 카바이드 쇼트키 다이오드에 관한 것이다.
쇼트키 다이오드는 바이폴라 P-N 접합 다이오드, 즉 두 가지 타입의 전류 캐리어인 전자 및 정공과 비교하여 전력 변환 회로에서 훨씬 더 빠른 스위칭을 제공하기 위해 단일 타입의 전류 캐리어로서 전자의 전도를 이용한다. 실리콘(Si) 기반 쇼트키 다이오드는 잘 확립되어 있지만, 많은 애플리케이션에서 바람직하지 않은 특성 중 하나는 역 바이어스 모드에서 비교적 낮은 블로킹 전압(blocking voltage)을 갖는다는 점이다. 실리콘 카바이드(SiC) 쇼트키 다이오드는 많은 애플리케이션에서 바람직한 훨씬 높은 차단 전압을 제공한다. Si 기반 쇼트키 다이오드와 유사하게 SiC 쇼트키 다이오드는 금속-SiC 컨덱의 익숙한 정류 특성을 이용한다.
SiC 쇼트키 다이오드(100)의 주요 구성 요소가 기초 교과서에 나타나 있듯이, 도 1에 도시되어 있다. 쇼트키 다이오드(100)는 N+ 타입 SiC 기판(104) 상에 N 타입 SiC 층(102)을 포함한다. 일반적으로 알루미늄(Al) 및 쇼트키 컨택 금속(112)으로 형성된 양극(106)가 N 타입 SiC(102) 층 상에 형성되고 오믹 컨택(Ohmic contact)(108)이 N+ 타입 SiC 기판(104)과 회로 사이에 제공된다(도시되지 않음).
쇼트키 컨택(110)은 양극(106)의 금속층(112)과 N 타입 SiC 층(102) 사이에 생성된다. 금속층(112)은 일반적으로 티타늄(Ti)이지만, 많은 다른 금속도 성공적으로 사용된다. 실제로, 이 다이오드 구조는 다이오드가 역 바이어스 될 때 쇼트키 컨택(110)의 에지(114)에 축적되는 음전하가 양극 에지(114)를 따라 SiC 내의 전계를 증가시켜 높은 둘레 누설(perimeter leakage)을 야기하기 때문에 유용하지 않다. 이것은 매우 낮은 역 바이어스 전압에서 발생할 수 있다. 둘레 누설에 의해 지배되는 쇼트키 다이오드는 금속-SiC 컨택의 주요 영역을 통한 역 바이어스 전류에 의해 결정되는 높은 차단 전압을 달성할 수 없다.
도 2는 에지 종단 구조(edge-termination structure)에서 P 타입 링(P-type ring)(202)을 이용하는 또 다른 종래의 SiC 쇼트키 다이오드(200)의 구조를 도시한다. 이러한 에지 종단 구조는 예를 들어, Siliconix Technology C.V.의 출원인 미국 특허 제8368165호 및 Rohm Co. Ltd.의 출원인 미국 특허 제7973318호에 의해 알려져 있다. P 타입 링(P-type ring)(202)은 금속층(metal layer)(112)과 쇼트키 컨택(110)를 생성하는 SiC 영역인 N 타입 SiC 층(layer of N-type SiC)(102)의 내부에 매립된다. P 타입 링(202)은 N 타입 SiC 층(SiC layer)(102)과 쇼트키 컨택을 형성하는 금속층(metal layer)(112)과 오믹 컨택한다. 이러한 방식으로, 절연층(insulator)(204) 또는 유전체에 의해 그리고 P 타입 링(P-type ring)(202)과 N 타입 SiC 층(layer of N-type SiC)(102) 사이에 형성되는 역 바이어스 된 P-N 접합(P-N junction)(206)에 의해, 역 바이어스에서 음전하를 축적하는 양극 에지(anode edge)는 N 타입 SiC(102)로부터 격리된다. 이 구조에서, 음전하의 축적은 P 타입 링(202)의 에지(edge)(208) 및 N 타입 SiC(102)의 층에서 발생한다. 양극 에지(anode edge)(114)에서 전자의 전하와의 차이는 P 타입 링(202)의 에지(208)에서의 전하가 역 바이어스 된 P-N 접합(206)의 억셉터 원자 - 이동하지 않고 둘레 누설을 야기하는 N 타입 SiC 층(102)으로 터널링 할 수 없는 - 로 인한 것이다.
그러나, 음의 억셉터 전하의 축적은 여전히 P 타입 링(202)의 에지(208)에서의 전계 - P-N 접합(206)에서 전자의 밴드-투-밴드 터널링으로 인한 누설이 발생될 수 있는 레벨에 도달할 수 있는 - 를 증가시킨다.
P-N 접합의 에지(208)에서 전계를 감소시키기 위한 다양한 기술이 개발되어 왔다. 이들 기술 중 일부는 금속-반도체 컨택에서 멀어지는 방향으로, 즉 다이오드 칩의 에지쪽으로 P 타입 링(들)(202)에서 감소하는 억셉터 밀도를 포함한다. 유럽 특허 Cree 사가 출원한 EP 0965146은 그러한 기술을 개시한다. 이러한 종류의 종단 구조(termination structure)를 갖는 다이오드가 역 바이어스 되면, 공핍층(depletion layer)의 음의 억셉터 전하가 점점 줄어들어 에지에서의 전계 피크를 감소시킨다.
N 타입 SiC 층(102)에 P 타입 링(202)을 매립하는 것은 고농도의 억셉터 원자(acceptor atom), 통상 알루미늄(Al)을 매립함으로써 달성된다. 억셉터 원자는 P 타입 링(202) 내부의 N 타입 도핑을 효과적인 P 타입 도핑으로 변환시킨다. SiC의 경우, 이온 주입은 N 타입 SiC를 P 타입 SiC로 전환하여 임베디드 P 타입 링(202)을 생성하는 유일한 효과적인 방법이다. 이온 주입은 Si 기술에서 매우 효과적이고 잘 정립된 방법으로, Si가 약 1,000 ℃로 가열될 때 치환된 Si 원자와 주입된 원자가 확산되어 결정-격자(crystal-lattic) 위치에 확산되므로 이온 주입(ion-implantation) 손상을 제거하고 주입된(implanted) 원자를 활성화시킨다. 훨씬 더 조밀한 SiC에서 원자의 확산은 2,000 ℃이상에서 훨씬 높은 온도를 필요로 한다. 이 온도는 실용적이지 않지만 약 1,600 ℃에서의 가열은 여전히 주입된 억셉터 원자의 일부를 활성화시킬 수 있으며, 이는 도 2에 표시된 에지 종단 구조의 SiC 쇼트키 다이오드의 상용화를 가능하게 했다. 그럼에도 불구하고, 이 공정은 비용이 많이 들며 결정의 일부 손상이 남아 있다. 결과적으로 가공된 쇼트키 다이오드의 수율과 신뢰성을 극대화하는 방식으로 이 에지 종단 구조를 구현하는 것은 매우 어렵다. 또한, 관련된 포토 리소그래피를 이용한 다중 주입 단계는 다이오드 칩의 에지를 향해 전하 밀도를 감소시키는 에지 종단 구조를 생성하는 데 필요하다. 이 방법은 제조 비용을 상당히 증가시킨다.
따라서, 임베디드 P 타입 링을 제조하기 위해 이온 주입의 사용을 필요로 하지 않는 SiC 쇼트키 다이오드를 제조함으로써 상당한 비용 및 신뢰성 이점이 달성될 수 있다. 이러한 에지 종단 구조는 N 타입 SiC 층의 상부에서 성장한 P 타입 에피택셜층(epitaxial layer)이 이용된다면 가능하다. 이 경우에, P 타입 에피택셜층은 금속 양극과 아래에 놓이는 N 타입 SiC 사이의 쇼트키 컨택을 생성할 수 있도록 다이오드의 주 영역에서 제거되어야 한다.
우에노(Ueno) 등의 1995 년 5 월, 일본 요코하마(Yokohama) 소재, 전력 반도체 디바이스 및 IC에 관한 1995 국제 심포지엄(International Symposium on Power Semiconductor Devices & ICs) 논문의 페이지 107-111에서 국부적 산화 및 이어서 N 타입 SiC 층을 노출시키기 위해 성장된 산화물을 에칭에 의해 제거하여 P 타입 에피택셜층의 일부를 제거하여 달성된 P 타입 링이 포함된 유사한 구조를 개시하였다. N 타입 SiC 층의 노출된 부분과의 쇼트키 컨택은 N 타입 SiC 층 상에 실온에서 스퍼터링에 의해 교대로 알루미늄 및 티타늄을 증착한 다음, 900 ℃내지 1050 ℃의 온도에서 10 분 동안 어닐링함으로써 생성된다. 도 2에 도시된 바와 같이, Al/Ti와 P 타입 링 사이에 오믹 컨택(Ohmic contact)이 생성된다.
우노(Ueno) 등의 문헌에 개시된 구조 및 프로세스의 한 가지 문제점은, 고온 어닐링이 금속과 쇼트키 다이오드의 주 영역에 있는 N 타입 SiC 층 사이의 쇼트키 컨택을 손상시킬 수 있다는 것이다. 우노(Ueno) 등의 문헌에 개시된 구조 및 프로세스의 또 다른 문제점은, 순방향 바이어스 중에 P 타입 링이 다이오드의 스위칭 성능에 악영향을 미치는 N 타입 SiC 층에 소수 캐리어(정공)를 주입한다는 것이다. 위에서 언급했듯이 P-N 접합 다이오드가 아닌 쇼트키 다이오드를 사용하는 주요 이유는 두 번째 유형의 전류 캐리어로서 정공과 관련된 스위칭 속도 문제를 피하기 위해서다. 우노(Ueno) 등은 P 타입 링의 폭을 줄임으로써 P 타입 링으로부터 N 타입 SiC 층으로의 소수 캐리어 주입의 문제를 최소화할 수 있다고 기술하고 있다. 그러나, P 타입 링의 폭을 줄이기 위해서는 고가의 마이크로 미터 및 서브 마이크로 미터의 포토 리소그래피를 사용해야 한다. 현재까지, 우노(Ueno) 등은 N 타입 SiC 상에 중요한 쇼트키 컨택을 생성하는 동일한 금속 및 프로세스를 갖는 P 타입 에피택셜층 상에 오믹 컨택을 생성할 필요성과 관련된 어려움 때문에 상업용 장치에 사용되지 못했다.
본 발명의 바람직한 목적은 선행 기술의 전술한 문제점 중 하나 이상을 처리하거나 적어도 개선하고/하거나 유용한 상업적 대안을 제공하는 실리콘 카바이드 쇼트키 다이오드(silicon carbide Schottky diode)를 제공하는 것이다.
본 발명의 바람직한 목적은 에지 종단 구조(edge termination structure)를 갖는 실리콘 카바이드 쇼트키 다이오드(silicon carbide Schottky diode)를 제공하여 활성 쇼트키 다이오드 영역의 역 바이어스 전류보다 충분히 낮도록 둘레 누설을 감소시키는 것이다.
본 발명은 둘레 누설(perimeter leakage)을 감소시키기 위한 에지 종단 구조(edge termination structure)를 갖는 실리콘 카바이드 쇼트키 다이오드 및 상기 다이오드의 제조 방법에 관한 것이다.
일 형태에서, 반드시 가장 넓은 형태는 아니지만, 본 발명은 실리콘 카바이드(SiC) 쇼트키 다이오드(Schottky diode)에 관한 것으로서,
N 타입 SiC 층(layer of N-type SiC);
N 타입 SiC 층과 컨택하여 P-N 접합을 생성하는 P 타입 SiC 층(layer of P-type Si); 및
양극(anode)과 N 타입 SiC 층 및 P 타입 SiC 층 모두 사이의 쇼트키 컨택(Schottky contacts)을 생성하는 N 타입 SiC 층 및 P 타입 SiC 층 모두와 컨택하는 상기 양극을 포함하며,
P 타입 SiC 층의 에지(edge)는 전기적으로 활성(electrically active)이며, 상기 P-N 접합에서 줄어드는 음전하 밀도(tapered negative charge density)를 포함한다.
바람직하게는, 상기 N 타입 SiC 층은 에피택셜층(epitaxial laye) 이다.
바람직하게는, 상기 P 타입 SiC 층은 에피택셜층 이다.
바람직하게는, P 타입 SiC 층의 에지는 상기 P-N 접합에서 줄어드는(tapered) 음전하 밀도(negative charge density)를 생성하기 위해 양극으로부터 멀어지며 경사지는(sloping away) 경사(slope)를 포함한다.
적절하게는, 상기 P 타입 SiC 층의 주어진 도핑 레벨(doping level)(NP)에 대한 상기 경사의 각도(α)는 NP Х tan α < 4 Х 1019 cm-3 이다.
바람직하게는, 상기 양극은 P 타입 SiC 층의 에지의 경사면의 영역에서 P 타입 SiC 층과 컨택하지 않는다.
바람직하게는, 상기 P 타입 SiC 층은 링 형태(form of a ring)이다.
바람직하게는, 상기 P 타입 SiC 층의 도핑 레벨(NP)은 약 1017cm-3 내지 약 1019cm-3 이다.
적절하게는, 상기 P 타입 SiC 층의 두께 및 도핑 농도의 곱은 1.6 Х 1013cm-2보다 크고, 도핑 레벨은 1019cm-3보다 낮다.
다른 형태에서, 반드시 가장 넓은 형태는 아니지만, 본 발명은 실리콘 카바이드 쇼트키 다이오드의 제조 방법에 관한 것으로서,
N 타입 SiC 층과 컨택하여 P-N 접합을 생성하는 P 타입 SiC 층을 형성하는 단계;
양극과 N 타입 SiC 층과 P 타입 SiC 층 모두 사이의 쇼트키 컨택을 생성하는 N 타입 SiC 층 및 P 타입 SiC 층 모두와 양극을 컨택시키는 단계;
P-N 접합에서 줄어드는(tapered) 음전하 밀도를 포함하는 P 타입 SiC 층의 전기적으로 활성(active) 에지를 형성하는 단계를 포함한다.
바람직하게는, 상기 N 타입 SiC 층 및/또는 P 타입 SiC 층은 에피택셜층 이다.
바람직하게는, 상기 방법은 P-N 접합에서 줄어드는(tapered) 음전하 밀도를 생성하기 위해 양극으로부터 멀어지며 경사지도록 P 타입 SiC 층의 에지에서 경사를 형성하는 단계를 더 포함한다.
바람직하게는, 상기 경사는 포토 레지스트(photoresist)의 형성에서 소프트 에칭 마스크(soft etching mask )를 사용하여 플라즈마 에칭(plasma etching)에 의해 형성된다.
적절하게는, 상기 방법은 상기 포토 레지스트를 140 ℃에서 하드-베이킹(hard-bakin) 하는 단계를 포함한다.
적절하게는, 상기 방법은 권장 하드 베이킹 온도보다 높은 온도에서, 포토 레지스트를 오버-베이킹(over-bakin) - 예를 들어, 그러나 이에 한정되지 않는 150 ℃내지 160 ℃에서 - 하는 단계를 포함한다.
본 발명의 다른 형태 및/또는 특징은 이하의 상세한 설명으로부터 명백해질 것이다.
본 발명이 용이하게 이해될 수 있고 실제적인 효과를 나타낼 수 있도록 하기 위해 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 참조할 것이며, 동일한 도면 부호는 동일한 요소를 나타낸다. 도면은 단지 예로서 제공되며,
도 1은 종래 기술로 공지된 SiC 쇼트키 다이오드의 주요 구성 요소를 도시한다.
도 2는 종래 기술로부터 공지된 P 타입 링의 형태의 에지 종단 구조를 포함하는 SiC 쇼트키 다이오드를 도시한다.
도 3은 본 발명의 일 실시예에 따른 금속 양극과 P 타입 에피택셜 링 사이의 에지 종단 및 쇼트키 컨택을 포함하는 SiC 쇼트키 다이오드를 도시한다.
도 4a 및 도 4b는 도 3에 도시된 SiC 쇼트키 다이오드와 우에노(Ueno) 등에 의해 공지된 SiC 쇼트키 다이오드 사이의 기능적 차이를 도시한다.
도 5a, 도 5b 및 도 5c는 포토 레지스트를 소프트 마스크로서 이용하여 P 타입 SiC의 에칭된 에피택셜층에서 경사 에지를 생성하는 플라즈마 에칭 된 트렌치의 SEM 이미지이다. 및
도 6은 본 발명의 실시예에 따른 SiC 쇼트키 다이오드의 단위 길이 당 둘레 누설(JP)의 전기적 측정을 도시한다.
당업자는 도면이 개략적일 수 있고 도면의 구성 요소가 간결하고 명료하게 도시되고 반드시 실제 척도로 그려진 것은 아니라는 것을 알 수 있을 것이다. 예를 들어, 도면들 중 몇몇 요소들의 상대적인 치수가 왜곡되어 본 발명의 실시예의 이해를 돕는다.
본 발명은 둘레 누설(perimeter leakage)을 감소시키기 위한 에지 종단 구조(edge termination structure)를 갖는 실리콘 카바이드 쇼트키 다이오드(silicon carbide Schottky diode) 및 상기 다이오드의 제조 방법에 관한 것이다. 도 3을 참조하면, 본 발명의 실시예에 따른 실리콘 카바이드 쇼트키 다이오드(silicon carbide Schottky diode)(300)는 N+ 타입 SiC 기판(N+ type SiC substrate)(104) 상에 N 타입 SiC 층(layer of N-type SiC)(102)을 포함한다. 바람직한 실시예에서, N 타입 SiC 층은 에피택셜층이다. 오믹 콘택(Ohmic contact)(108)은 N+ 타입 SiC 기판(104)과 회로(도시되지 않음) 사이에 제공된다. 쇼트키 다이오드(300)는 N 타입 SiC 층(102)과 컨택하여, 바람직하게는 링의 형태인 P 타입 SiC 층(layer of P-type SiC)(302) 형태의 에지 종단 구조를 포함하여, P-N 접합을 생성한다. 바람직한 실시예에서, P 타입 SiC 층은 에피택셜층이다. 양극(106)의 쇼트키 컨택 금속(Schottky-contact metal)(112)은 금속 양극(anode)(106)과 P 타입 SiC 에피택셜층 사이에 쇼트키 컨택(Schottky contact)(304)을 생성하는 P 타입 SiC 에피택셜층(epitaxial layer of P-type SiC)(302)과 컨택한다. 쇼트키 컨택 금속(112)은 티타늄(Ti) 일 수 있지만, 다른 금속이 적합할 수 있다. 도 3에 도시된 실시예에서, 양극(106)은 N 타입 SiC 에피택셜층(102) 및 P 타입 SiC 에피택셜층(302)과 쇼트키 금속층(112)과 컨택하는 알루미늄 층(aluminum layer)(106) 컨택(304)은 양극(106)의 금속층(112)과 P 타입 SiC 에피택셜층(302) 사이에 생성된다.
이러한 에지 종단 구조(edge-termination structure)는 N 타입 SiC 층(N-type SiC layer)(102)의 상부에 성장된 P 타입 SiC 에피택셜층(epitaxial layer of P-type SiC)(302)이 이용되면 가능하다. 이 경우, 양극(anode)(106)의 금속층(metal layer)(112)과 N 타입 SiC(102)의 밑에 있는 에피택셜층 사이의 쇼트키 컨택(110)을 가능하게 하기 위해, P 타입 에피택셜층의 일부가 다이오드의 주요 영역으로부터 제거되어야 한다 만들 수 있다. 본 발명의 제조 방법은 이온 주입 기술의 사용을 필요로 하지 않으며, 따라서 상당한 비용 및 신뢰성 이점을 달성한다. 우노(Ueno) 등에 의해 공지된 종래 기술의 구조들 간의 기능적 차이 및 본 발명의 구조가 도 4a 및 도 4b에 도시되어 있다. 도 4a에 도시된 바와 같은 일부 종래 기술의 구조에서, P 타입 에지 종단 링(edge termination ring)(202)은 등가의 전기 회로에서 저항 기호(resistor symbol)(400)로 도시된 바와 같이, 다이오드의 양극(106)의 금속(112)과 오믹 컨택(Ohmic contact)한다. 대조적으로, 도 4b는 등가의 전기 회로에서 다이오드 기호(402)로 도시된 바와 같이, 다이오드의 양극(106)의 금속(112)과 본 발명에서 이용된 P 타입 에지 종단 구조 사이의 쇼트키 컨택(Schottky contact)을 도시한다.
SiC의 넓은 에너지 갭 때문에, 메인 다이오드 영역의 N 타입 SiC 층(102)과 본 발명의 에지 종단 구조를 위해 사용되는 P 타입 SiC 에피택셜층(302) 모두를 금속과 쇼트키 컨택시키는 것은 비교적 용이하다. 이것은 상업적으로 이용가능한 SiC 결정 구조(또는 폴리 타입(polytype))의 패밀리, 4H 및 6H 모두를 위한 것이다. 선호되는 폴리 타입은 바람직한 저항성 파라미터 때문에 4H SiC이다. 그러나, 본 발명은 다른 폴리 타입의 SiC에도 적용될 수 있다고 생각된다.
N 타입 SiC와 쇼트키 컨택(110)을 위해 선택되는 대부분의 금속은 또한 (a) P 타입 SiC 에피택셜층의 표면 도핑이 SiC는 1019 cm-3 이하로 유지되며, (b) 700 ℃ 이상의 온도에서는 컨택이 어닐링 되지 않는다. 금속-반도체 컨택의 높은 도핑 레벨 및 고온 어닐링은 P 타입 SiC 에피택셜층의 표면에 충분히 높은 음전하 농도를 생성하여 감소된 장벽 폭(reduced barrier width)을 통해 정공(hole)이 터널링 할 수 있게 한다. 이 정공의 터널링은 오믹 컨택을 생성하고 피하는 경우 대부분의 금속과의 컨택은 쇼트키 컨택의 형태가 된다. 바람직한 실시예에서, 에지 종단 구조에 대한 쇼트키 컨택(304)은 Ti 층(112)과 P 타입 SiC의 에피택셜층(302) 사이의 컨택이다. 바람직한 실시예에서, P 타입 SiC 에피택셜층(302)의 두께는 0.5 ㎛이고, P 타입 SiC 에피택셜층에서의 도핑은 5 x 1018 cm-3이다.
도 3에 도시한 바와 같이, 본 발명의 다른 특징은 P 타입 SiC 에피택셜층(302)의 경사 에지(sloped edge)(306)를 생성하는 방식으로 활성(active) 쇼트키 다이오드 영역으로부터 P 타입 SiC 에피택셜층(302)의 일부를 제거하는 것이다. 줄어드는(tapered) 또는 경사 에지(306)는 양극(106)로부터 멀어지며 경사지고, 양극(106)은 경사 에지(306)의 영역에서 P 타입 SiC 층(302)과 컨택하지 않는다. 우노(Ueno) 등에 의해 기술된 국부적 산화 공정은 활성 영역으로부터 P 타입 SiC 에피택셜층(302)의 일부를 제거하고 P 타입 SiC 에피택셜층(302)의 경사 에지를 생성하는데 사용될 수 있다. 그러나, 이 프로세스는 복잡하므로 필요 이상으로 비싸다.
본 발명의 바람직한 실시예에서, P 타입 SiC 에피택셜층(302)을 활성 영역으로부터 제거하고 줄어드는(tapered) 음전하 밀도를 갖는 경사 에지(sloped edge)(306)를 플라즈마 에칭에 의해 형성한다. 플라즈마 에칭은 가능한 한 가파른 엣지를 생성하는 목적으로 수행되며 그 목적을 위해 개발된 많은 프로세스가 있다. 　그러나, 본 발명에서는, 가파른 에지(steep edges)를 피하는 것이 필요하다. 플라즈마 에칭 중에 경사 에지를 얻는 가장 간단한 기술은 "소프트" 에칭 마스크(“soft” etching mask)를 사용하는 것이다. 이 문맥에서 "소프트"는 실제로 밑에 있는 SiC와 비슷한 비율로 에칭된 에칭 마스크를 의미한다. 이러한 방식으로, 마스크의 측면 에칭은 에칭이 진행됨에 따라 노출된 SiC 영역을 확장시키고 에칭되지 않은 SiC 링 상에 슬로프를 생성한다. 바람직한 실시예에서, 포토 레지스트는 소프트 마스크로서 사용된다. 이것은 추가 재료를 증착하고 후속적으로 에칭 할 필요가 없으므로 가장 간단한 솔루션이다. 또한 하드 마스크로 금속을 사용하면 활성 쇼트키 다이오드 영역(금속(112)과 N 타입 SiC(102)의 층 사이의 쇼트키 컨택 영역)을 오염시킬 수 있기 때문에 가장 깨끗한 솔루션이다. 이러한 오염으로 인해 이러한 결함을 통해 쇼트키 다이오드 누설을 야기할 수 있는 결함이 발생할 수 있다.
포토 레지스트의 식각비는 SiC의 식각비와 비슷하며 결과적으로 약 45o의 기울기를 만든다. 도 5a에 도시된 마스크로서 포토 레지스트를 갖는 플라즈마 에칭 된 트렌치의 SEM 이미지는 이 기술에 의해 얻어질 수 있는 SiC 에지의 기울기를 도시한다. 도 5a에 도시된 경우에 있어서, 포토 레지스트의 하드 베이킹 온도는 140 ℃였다. 포토 레지스트를 에칭 마스크로서 사용함으로써, 보다 작은 각을 얻을 수 있다. 한가지 기술은 권장 하드 베이킹 온도보다 높은 온도에서 레지스트를 베이킹 하는 것이다. 이 "오버 베이킹(overbaking)"은 포토 레지스트 자체에 경사진 가장자리를 생성하게 되며, 그 결과 밑에 있는 SiC의 에칭 된 측면의 경사가 감소하게 된다. 이는 도 5b 및 도 5c의 SEM 이미지에 의해 예시되며, 150 ℃(도 5b) 및 160 ℃(도 5c)에서 하드-베이킹 된(hard-baked) 마스크로서 포토 레지스트가 있는 플라즈마 에칭 된 트렌치를 도시한다. 그러나, 150 ℃와 160 ℃ 사이의 온도, 150 ℃ 이하의 온도 및 160 ℃ 이상의 온도와 같은 "오버 베이킹(overbaking)"온도가 사용될 수 있는 다른 "오버 베이킹" 온도를 사용할 수 있다. 본 발명의 다양한 실시예에서, P 타입 SiC 에피택셜층(302)의 경사 에지(306)의 각(α)은 약 80 ° 이하이다.
줄어드는 전하 밀도가 P 타입 SiC의 경사 에지(306)의 팁에서 0에서부터 팁으로부터의 측 방향 거리 WL = 4nm 이상에서 관심의 최대 전하 밀도보다 크지 않을 때까지 변화하도록, P 타입 SiC의 도핑 레벨 NP 및 경사 에지(306)의 각도(α)가 결정된다. 관심의 최대 전하 밀도는
Figure 112021111796585-pct00001
, 여기서 εr은 SiC의 비유전율(relative dielectric constant), ε0는 진공 유전율, Ec는 SiC의 임계 전계이다. 4H SiC의 경우, 최대 전하 밀도는 Nmax = 1.6 × 1013 cm-2 정도이다. 예를 들어, 경사 에지(306)의 각도 α = 80 °는 NP = Nmax/(WL × tanα)
Figure 112021111796585-pct00002
7 × 1018cm-3의 P 타입 SiC의 도핑 레벨(NP)에 대응한다. P 타입 SiC 층의 두께(tP)는 WL × tanα보다 커야 하고 P 타입 링의 폭은 관심 영역의 최대 전하 밀도가 경사 영역 내에 도달하도록 보장하기 위해 WL보다 커야 하고, P 타입 SiC의 경사 에지(306)를 전기적으로 활성화시킨다. P 타입 SiC 층의 도핑 레벨(NP)은 경사 에지(306)의 각도(α)의 범위에 대해 약 1017cm-3 내지 약 1019cm-3 범위 일 수 있다고 생각된다. 다르게 표현하면, P 타입 SiC 층의 두께와 P 타입 SiC 층의 도핑 농도의 곱은 1.6x1013cm-2 보다 크고 도핑 레벨(NP)은 1019cm-3 보다 낮다.
결함을 통한 누설이 없는 경우, 단일 다이오드의 측정된 역 바이어스 전류(IR)는 활성 영역을 통과하는 전류(IA)와 둘레에서 에지 종단(edge-termination)을 통과하는 전류(IP)로 구성된다.
Figure 112021111796585-pct00003
식(1)
둘레 누설 IP를 측정하는 표준 방법은 동일한 활성 영역(A)을 가지지만 동일한 칩과 동일한 공정에서 다른 둘레(P)를 갖는 쇼트키 다이오드를 제작하는 것이다. 이 방법으로, 활성 영역(JA = IA / A)의 전류 밀도와 종단 에지에서의 단위 길이당 전류(JP = IP / P)는 모든 다이오드에서 동일하지만 둘레의 길이(perimeters)가 다르므로 총 둘레 전류 IP(total perimeter current)가 다르다. 이 차이는 다음과 같은 수학적 변환을 기반으로 하는 기법에 의해 전체 전류와 둘레 전류를 분리하는데 사용된다.
Figure 112021111796585-pct00004
식(2)
Figure 112021111796585-pct00005
식(3)
식(3)은 y = ax + b의 형태이다. 결함을 통한 누설이 없는 경우, 여기 개시된 본 발명에 따르는 종단 구조를 가지고 제조된 쇼트키 다이오드에 대해, 도 6에 도시된 바와 같이, 전류 밀도(y = IR / A) 대 둘레-영역 비(x = P / A)의 그래프는 선형이다. 직선의 기울기는 단위 길이 당 둘레 전류(JP) 와 같으며 y 축과의 절편은 메인 다이오드 영역을 통과하는 전류 밀도(JA)와 같다. 도 6에서 알 수 있듯이 단위 길이 당 측정된 둘레 누설(perimeter leakage per unit length)은 JP = 17.9nA / cm이며, 측정된 역 바이어스 전류 밀도(reverse-bias current density)는 JA = 18.6μA / cm2 이다. 이 숫자는 1700V의 역 바이어스 전압과 5x1015cm-3으로 도핑된 20-μm 두께의 N 타입 드리프트 영역(N-type drift region)에 해당한다. 종단 링용 P 타입 SiC 에피택셜층(302)의 두께는 0.5 ㎛이고 도핑은 5 × 1018cm-3 였다. P 타입 SiC 에피택셜층(302)을 정의하기 위한 트렌치 에칭의 깊이는 0.75 ㎛ 였다. JP 및 JA의 측정된 값을 사용하여 특정 누전 전류 기능을 위해 설계된 특정 활성 영역을 갖는 쇼트키 다이오드의 둘레 누설율(fraction of the perimeter leakage)을 결정할 수 있다. 예를 들어, 2mm x 2mm 활성 영역의 경우 A = 4mm2 및 P = 4x2 = 8mm이다. 이것은 IP = JP P = 14.3 nA이고 IA = JA A = 744 nA임을 의미한다. 둘레 전류의 비율은 100 × IP / (IP + IA) = 1.9 %이다. 이것은 둘레 누설 전류가 실질적으로 제거되어 본 명세서에 설명된 에지 종단 구조(edge-termination structure)를 포함하는 SiC 쇼트키 다이오드의 기능을 확인하는 것을 나타낸다.
그러므로, 본 발명의 실시예는 선행 기술 쇼트키 다이오드의 전술한 문제점 중 하나 이상을 처리하거나 적어도 개선하는 에지 종단 구조를 갖는 실리콘 카바이드(SiC) 쇼트키 다이오드를 제공한다.
예를 들어, 메인 쇼트키 다이오드(금속과 N 타입 SiC 층 사이의 컨택)가 순방향 바이어스 될 때 금속과 P 타입 에피 링 사이의 쇼트키 컨택의 역 바이어스는 P 타입 링(P-type ring)으로부터 순방향 바이어스 된 P-N 접합에 의한 N 타입 SiC로의 정공의 주입을 방지한다.
금속과 P 타입 에피 링(P-type epi ring) 사이의 오믹 컨택보다는 쇼트키 컨택의 사용은 정공 주입의 문제점을 완전히 제거한다. 결과적으로, P 타입 링의 폭은 고가의 마이크로 미터 및 서브 마이크로 미터의 포토 리소그래피 기술의 필요를 피하기에 충분히 클 수 있다.
P 타입 SiC 에피택셜층의 경사 에지는 전기적으로 활성 에지에서 전계를 감소시키는 중요한 이점을 제공하는 P-N 접합부에서 줄어드는 음전하를 생성한다.
임베디드 P 타입 링을 제조하기 위해 이온 주입 기술을 사용하지 않고 SiC 쇼트키 다이오드를 제조함으로써 상당한 비용 및 신뢰성 이점을 달성할 수 있다.
본 발명에 따른 에지 종단 구조를 갖는 쇼트키 다이오드의 단위 길이 당 둘레 누설(JP)의 전기적 측정은 에지 종단 구조가 능동 다이오드 영역을 통한 역 바이어스 전류와 비교하여 둘레 누설을 실질적으로 제거한다는 것을 입증한다.
본 명세서에서, 용어 "포함하다" 또는 "포함하는" 또는 유사한 용어는 비배타적인 포함을 의미하는 것으로서, 요소들의 리스트를 포함하는 장치는 그 요소들을 단독으로 포함하지 않고, 목록에 없는 다른 요소를 포함할 수 있다.
이 명세서에서 임의의 선행 기술에 대한 참조는 선행 기술이 공통의 일반적인 지식의 부분을 형성한다는 인식 또는 어떤 형태의 제안으로도 간주되어서는 안되며, 또한 받아들여서는 안된다.
본 명세서 전반에 걸쳐, 본 발명을 임의의 일 실시예 또는 특정 특징들의 집합에 제한하지 않고서 본 발명을 설명하고자 한다.
관련 기술 분야의 당업자는 그럼에도 불구하고 본 발명의 범위 내에 속하는 특정 실시예로부터의 변형을 실현할 수 있다.

Claims (15)

  1. 실리콘 카바이드(SiC) 쇼트키 다이오드에 있어서,
    N 타입 SiC 층;
    상기 N 타입 SiC 층과 컨택하여 P-N 접합을 생성하는 P 타입 SiC 층; 및
    상기 N 타입 SiC 층 및 상기 P 타입 SiC 층 모두와 컨택하는 양극 - 상기 양극과 상기 N 타입 SiC 층의 사이 및 상기 양극과 상기 P 타입 SiC 층의 사이 모두에 쇼트키 컨택이 생성됨 -
    을 포함하고,
    상기 P 타입 SiC 층의 에지는,
    전기적으로 활성이고,
    상기 P-N 접합에서 줄어드는 음전하 밀도를 생성하기 위해, 상기 양극으로부터 멀어지며 경사지는 경사를 포함하는
    실리콘 카바이드(SiC) 쇼트키 다이오드.
  2. 제1항에 있어서,
    상기 N 타입 SiC 층은,
    에피택셜층인
    실리콘 카바이드(SiC) 쇼트키 다이오드.
  3. 제1항 또는 제2항에 있어서,
    상기 P 타입 SiC 층은,
    에피택셜층인
    실리콘 카바이드(SiC) 쇼트키 다이오드.
  4. 제1항 또는 제2항에 있어서,
    상기 P 타입 SiC 층의 주어진 도핑 레벨(NP)에 대한 상기 경사의 각도(α)는,
    NP × tan α < 4 × 1019 cm-3 인
    실리콘 카바이드(SiC) 쇼트키 다이오드.
  5. 제1항 또는 제2항에 있어서,
    상기 양극은,
    상기 P 타입 SiC 층의 에지의 경사의 영역에서
    상기 P 타입 SiC 층과 컨택하지 않는
    실리콘 카바이드(SiC) 쇼트키 다이오드.
  6. 제1항 또는 제2항에 있어서,
    상기 P 타입 SiC 층은,
    링(ring) 형태인
    실리콘 카바이드(SiC) 쇼트키 다이오드.
  7. 제1항 또는 제2항에 있어서,
    상기 P 타입 SiC 층의 도핑 레벨(NP)은,
    1017cm-3 내지 1019cm-3 인
    실리콘 카바이드(SiC) 쇼트키 다이오드.
  8. 제1항 또는 제2항에 있어서,
    상기 P 타입 SiC 층의 두께 및 도핑 농도의 곱은,
    1.6 × 1013cm-2보다 크고,
    도핑 레벨은,
    1019cm-3보다 낮은
    실리콘 카바이드(SiC) 쇼트키 다이오드.
  9. 실리콘 카바이드 쇼트키 다이오드의 제조 방법에 있어서,
    N 타입 SiC 층과 컨택하여 P-N 접합을 생성하는 P 타입 SiC 층을 형성하는 단계;
    양극을 상기 N 타입 SiC 층 및 상기 P 타입 SiC 층 모두와 컨택하여, 상기 양극과 상기 N 타입 SiC 층의 사이 및 상기 양극과 상기 P 타입 SiC 층의 사이 모두에 쇼트키 컨택을 생성하는 단계; 및
    상기 P-N 접합에서 줄어드는 음전하 밀도를 생성하기 위해, 상기 양극으로부터 멀어지며 경사지는 경사를 형성함으로써, 전기적으로 활성인 상기 P 타입 SiC 층의 에지를 형성하는 단계
    를 포함하는 방법.
  10. 제9항에 있어서,
    상기 N 타입 SiC 층 및/또는 P 타입 SiC 층은,
    에피택셜층인
    방법.
  11. 제9항 또는 제10항에 있어서,
    상기 P 타입 SiC 층의 에지에 상기 경사를 형성하는 단계는,
    포토 레지스트의 형성에서 소프트 에칭 마스크를 사용하는 플라즈마 에칭 단계
    를 포함하는 방법.
  12. 제11항에 있어서,
    상기 포토 레지스트를 하드-베이킹 하는 단계
    를 더 포함하는 방법.
  13. 제12항에 있어서,
    상기 포토 레지스트를 하드-베이킹 하는 단계는,
    상기 포토 레지스트를 140 ℃에서 하드-베이킹 하는 단계
    를 포함하는 방법.
  14. 제11항에 있어서,
    권장 하드 베이킹 온도보다 높은 온도에서 상기 포토 레지스트를 오버-베이킹하는 단계
    를 더 포함하는 방법.
  15. 제14항에 있어서,
    상기 포토 레지스트를 오버-베이킹하는 단계는,
    150 ℃ 내지 160 ℃의 사이의 온도에서 상기 포토 레지스트를 오버-베이킹하는 단계
    를 포함하는 방법.
KR1020197017952A 2016-12-15 2017-12-13 실리콘 카바이드 쇼트키 다이오드 KR102392244B1 (ko)

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