KR100701140B1

KR100701140B1 - 쇼트키 다이오드 및 그 제조 방법

Info

Publication number: KR100701140B1
Application number: KR1020050013067A
Authority: KR
Inventors: 다다아끼 소우마; 다다시 나쯔메
Original assignee: 산요덴키가부시키가이샤
Priority date: 2004-02-24
Filing date: 2005-02-17
Publication date: 2007-03-29
Also published as: CN100470831C; TW200529425A; US7615839B2; JP2005243715A; JP4610207B2; US20050194610A1; KR20060042035A; CN1661809A; TWI256135B

Abstract

종래, 쇼트키 배리어 다이오드의 VF, IR 특성은 트레이드 오프의 관계에 있고, 저 VF화를 실현하기 위해서는 누설 전류의 증대를 피할 수 없는 문제가 있었다. 또 P⁺영역을 포함시킴으로써 공핍층을 확대시켜 핀치 오프 효과를 이용하여 누설 전류를 억제하는 구조도 알려져 있지만 현실적으로는 공핍층을 완전하게 폐쇄하는 것은 곤란하였다. P⁺형 영역을 형성하고, P⁺형 영역과 그 주위의 공핍 영역에는 저 VF의 쇼트키 금속층을 컨택트시키고, 공핍 영역간의 N형 기판 표면에는 저 IR 쇼트키 금속층을 컨택트시킨다. 순바이어스 시에는 저 VF 금속층을 전류가 흐르고, 역바이어스 시에는, 공핍 영역에 의해 좁혀진 전류 경로가 저 IR 금속층 부분만으로 된다. 이에 의해, 저 VF, 저 IR의 쇼트키 배리어 다이오드를 실현할 수 있다.

공핍 영역, 전류 경로, 순바이어스, 쇼트키 배리어 다이오드

Description

쇼트키 다이오드 및 그 제조 방법{SHOTTKY DIODE AND MANUFACTURING METHOD THEREOF}

도 1은 본 발명의 쇼트키 다이오드를 설명하기 위한 단면도.

도 2는 본 발명의 쇼트키 다이오드를 설명하기 위한 평면도.

도 3은 본 발명의 쇼트키 다이오드를 설명하기 위한 단면도.

도 4는 본 발명 및 종래의 쇼트키 다이오드를 설명하기 위한 특성도.

도 5는 본 발명의 쇼트키 다이오드의 제조 방법을 설명하기 위한 단면도.

도 6은 종래의 쇼트키 다이오드를 설명하기 위한 (A) 평면도, (B) 단면도.

도 7은 종래의 쇼트키 다이오드를 설명하는 단면도.

<도면의 주요 부분에 대한 부호의 설명>

1, 21, 31 : 반도체 기판

1a, 21a, 31a : N⁺형 반도체 기판

1b, 21b, 31b : N^-형 에피택셜층

3, 33 : P⁺형 영역

4 : 공핍 영역

5, 25 : 제1쇼트키 금속층

6 : 제2 쇼트키 금속층

7, 27, 37 : 가드 링

8, 28, 38 : 애노드 전극

9, 29, 39 : 캐소드 전극

35 : 쇼트키 금속층

40 : 공핍층

본 발명은, 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 쇼트키 배리어 다이오드의 저 VF, 저 IR 특성을 향상시키는 쇼트키 다이오드 및 그 제조 방법에 관한 것이다.

실리콘 반도체 기판과 금속층으로 형성되는 쇼트키 접합은, 그 장벽에 의해 정류 작용을 갖기 때문에, 쇼트키 배리어 다이오드로서 일반적으로 잘 알려진 소자이다.

도 6에는, 종래의 쇼트키 배리어 다이오드(110)를 도시한다. 도 6의 (A)는 평면도이고, 도 6의 (B)는 도 6의 (A)의 C-C선을 따라 자른 단면도이다.

기판(21)은 N⁺형 반도체 기판(21a)에 N^-형 에피택셜층(21b)을 적층한 것이고, 그 표면과 쇼트키 접합을 형성하는 쇼트키 금속층(25)을 형성한다. 이 금속층 은 예를 들면 Ti이다. 또한 금속층(25) 전면을 피복하여 애노드 전극(28)으로 되는 Al 층을 형성한다. 반도체 기판(21) 외주에는 내압을 확보하기 위해 P⁺형 불순물을 확산시킨 가드 링(27)이 형성되고, 그 일부가 쇼트키 금속층(25)과 컨택트한다. 기판(21) 이면에는 캐소드 전극(29)이 형성된다(예를 들면, 특허 문헌1 참조).

또한, 도 7에 도시하는 구조도 알려져 있다. 도 7의 (A)는 단면도이고, 도 7의 (B)는 단면의 일부 확대도이다.

기판(31)은 N⁺형 반도체 기판(31a)에 N^-형 에피택셜층(31b)을 적층한 것이다. N^- 에피택셜층(31b) 내에 P⁺형 영역(33)을 복수 형성하고, 기판 표면과 쇼트키 접합을 형성하는 쇼트키 금속층(35)을 형성한다. 이 금속층은 예를 들면 Ti 이다. 또한 금속층(35) 전면을 피복하여 애노드 전극(38)으로 되는 Al 층을 형성한다. 반도체 기판(31) 외주에는 내압을 확보하기 위해 P⁺형 불순물을 확산시킨 가드 링(37)이 형성되고, 그 일부가 쇼트키 금속층(35)과 컨택트한다. 기판(31) 이면에는 캐소드 전극(39)이 형성된다.

이 쇼트키 배리어 다이오드(120)에 역바이어스를 인가하면, 도 7의 (B)와 같이 P⁺형 영역(33)으로부터 N^- 에피택셜층(31b)으로 공핍층(40)이 확대된다. 인접하는 P⁺형 영역(33)의 이격 거리를 그 공핍층이 핀치 오프하는 폭 이하로 형성함으로 써, 역바이어스 인가 시에 쇼트키 접합 영역에서 누설 전류가 발생해도, 공핍층(40)에 의해 차단하는 것이다. 즉, 쇼트키 금속층(35)의 특성으로서, IR 특성을 그다지 고려하지 않고 VF 특성이 낮은 것을 선택할 수 있다(예를 들면 특허 문헌2 참조).

<특허 문헌1> 일본 특개평6-224410호 공보(제2페이지, 도 2)

<특허 문헌2> 일본 특개2000-261004호 공보(제2-4페이지, 도 1, 도 3)

도 6에 도시하는 구조의 쇼트키 배리어 다이오드(110)의 특성을 결정하는 요인은, 반도체 기판(21)과 쇼트키 금속층(25)과의 일함수차 φBn이다. 그러나, φBn은 금속에 고유한 값이기 때문에, 이용하는 쇼트키 금속층(25)에 의해 그 특성은 거의 결정된다.

또한, 임의의 쇼트키 배리어 다이오드에 대하여 생각한 경우, φBn이 커지면, 쇼트키 배리어 다이오드의 순방향 전압 VF가 높아지고, 반대로 역방향 전압 시의 누설 전류 IR는 저감한다. 즉 순방향 전압 VF와 누설 전류 IR은 트레이드 오프의 관계에 있다.

이것에 대하여, 도 7에 도시한 바와 같이, 공핍층(40)의 핀치 오프를 이용한 구조는, 이론적으로는 가능해도 실제로는 공핍층(40)만으로 전류 경로를 완전하게 억제하는 것은 곤란하다. 공핍층(40)은 전압 인가에 의해 발생하지만, 특히 예를 들면 40V 정도의 내압의 쇼트키 배리어 다이오드에서는, 에피택셜층(31b)의 비저항이 낮기 때문에 공핍층(40)이 확대되기 어려워, 설계값대로 충분히 확대되지 않는 경우도 있다. 예를 들면 도 7의 구조에서는 1개소에서도 공핍층(40)의 확대가 불충분하여 핀치 오프할 수 없는 영역이 있으면, 누설 전류를 억제하는 것은 불가능하다. 또한, 이 경우의 P⁺형 영역(33)은 쇼트키 배리어 다이오드로서는 동작하지 않는 영역이다. 즉 핀치 오프를 완전하게 하기 위해, P⁺형 영역(33)을 너무 근접시키면, 쇼트키 금속층(35)과 N^-형 에피택셜층(31b)과의 쇼트키 접합 면적이 저감하여, VF 특성의 악화와 스위칭 타임의 증가를 초래한다는 문제가 있었다.

본 발명은, 이러한 과제를 감안하여 이루어진 것으로, 첫째, 일 도전형 반도체 기판과, 그 기판 상에 복수 형성된 역도전형 영역과, 역바이어스 인가 시에 상기 역도전형 영역으로부터 상기 반도체 기판에 공핍층이 확대되는 공핍 영역과, 인접하는 상기 공핍 영역간에 노출되는 상기 기판 표면을 피복하는 제1 금속층과, 적어도 상기 역도전형 영역 및 상기 공핍 영역의 표면을 피복하는 제2 금속층을 구비함으로써 해결하는 것이다.

또한, 상기 제1 및 제2 금속층은, 각각이 접하는 기판 표면과 쇼트키 접합을 형성하는 것을 특징으로 하는 것이다.

또한, 상기 제2 금속층과 반도체와의 일함수차는, 상기 제1 금속층과 반도체와의 일함수차보다 작은 것을 특징으로 하는 것이다.

또한, 상기 역도전형 영역은, 상기 기판에 역도전형 불순물을 확산시킨 영역인 것을 특징으로 하는 것이다.

또한, 상기 역도전형 영역은, 상기 에피택셜층에 형성한 트렌치에 역도전형의 반도체 재료를 매설하여 이루어지는 것을 특징으로 하는 것이다.

또한, 상호 인접하는 상기 역도전형 영역은, 등간격으로 이격하여 배치되는 것을 특징으로 하는 것이다.

둘째, 일 도전형 반도체 기판에 복수의 역도전형 영역을 형성하는 공정과, 상기 역도전형 영역으로부터 소정의 거리로 이격된 상기 반도체 기판 표면과 쇼트키 접합을 형성하는 제1 금속층을 형성하고, 상기 제1 금속 층간에 노출된 상기 기판 표면과 쇼트키 접합을 형성하는 제2 금속층을 형성하는 공정을 구비함으로써 해결하는 것이다.

또한, 상기 제1 금속층 및 제2 금속층을 증착한 후, 어닐링 처리에 의해 동시에 제1 및 제2 금속층과 상기 기판 표면과의 쇼트키 접합을 형성하는 것을 특징으로 하는 것이다.

본 발명의 실시 형태를 도 1 내지 도 5를 이용하여 상세히 설명한다.

도 1 및 도 2에는, 본 발명의 쇼트키 배리어 다이오드를 도시한다. 도 1은 단면도이고, 도 2는 평면도이다. 또한, 도 1은 도 2의 (A)의 A-A선 또는 도 2의 (B)의 B-B선 단면도에 상당한다. 또한 도 2에서는 기판 표면의 애노드 전극을 생략하고 있다. 본 발명의 쇼트키 배리어 다이오드(100)는, 일 도전형 반도체 기판(1)과, 역도전형 영역(3)과, 제1 금속층(5)과, 제2 금속층(6)으로 구성된다.

반도체 기판(1)은, N⁺형 반도체 기판(1a) 상에 N^-형 에피택셜층(1b)을 적층 한 것이다.

역도전형 영역(3)은, 에피택셜층(1b)에 형성된 복수의 P⁺형 영역이다. P⁺형 불순물을 주입·확산시키고, 영역의 폭을 예를 들면 10㎛∼15㎛ 정도로, 인접하는 P⁺형 영역(3)의 이격 거리를 15㎛ 정도로 형성한다. 또한, 이 거리는 후술하는 공핍 영역(4)의 폭이나 쇼트키 접합 면적 등을 고려하여 적절하게 선택한다.

또한, 에피택셜층(1b)에 트렌치를 형성하고, P⁺형의 불순물을 도핑한 폴리실리콘을 매설하고, 열 처리에 의해 P⁺형 불순물을 트렌치 주위에 확산시켜 P⁺형 영역(3)으로 해도 된다. 트렌치를 형성하는 방법이면 라인 앤드 스페이스의 제어가 용이하다.

P⁺형 영역(3)의 주위의 N형 에피택셜층(1b)에는, 역바이어스 인가 시에 파선과 같이 공핍층(50)이 확대된다. 공핍층(50)은 P⁺형 영역(3)으로부터 예를 들면 수㎛ 정도 확대되도록 제어되어 있다. 본 명세서에서는, 공핍층(50)이 확대되지 않거나, 또는 완전히 확대되지 않은 상태라도, 파선과 같이 공핍층(50)이 최대한(P⁺형 영역(3)으로부터 수㎛ 정도)으로 확대될 예정의 영역을, 공핍 영역(4)이라고 칭한다. 본 실시 형태에서는 인접하는 공핍 영역(4)은 소정의 거리로 이격되어 있고, 역바이어스 시에 공핍층(50)에 의해 핀치 오프하지는 않는다. 즉, 핀치 오프하지 않도록, P⁺형 영역(3) 및 공핍 영역(4)을 형성한다.

제1 금속층(5)은, 인접하는 공핍 영역(4)간에 노출되는 에피택셜층(1b)과 쇼트키 접합을 형성하는 쇼트키 금속층이다. 제1 쇼트키 금속층(5)은 반도체와의 일함수차 φBn가 큰 금속(예를 들면 Mo)이고, 역바이어스 시의 누설 전류(이하 IR이라고 칭함)가 낮은 특성을 갖는다.

제1 쇼트키 금속층(5)은, 도 2와 같이, 인접하는 공핍 영역(4)간의 에피택셜층(1b)을 완전하게 피복하도록 섬 형상(도 2의 (A)) 혹은 격자 형상(도 2의 (B))으로 형성한다.

그러나, 후술하겠지만, 제1 쇼트키 금속층(5)의 형성 영역이, 공핍 영역(4)에 대하여 너무 확대되면, 순방향 전압 인가 시의 전류 경로를 막게 된다. 즉, 공핍 영역(4)을 완전하게 피복할 수 있는 범위에서 최소의 면적으로 형성하는 것으로 한다.

또한, 도 1 및 도 2에서는 개략적으로 도시하고 있지만, P⁺형 영역(3) 및 제1 쇼트키 금속층(5)은 다수를 형성하는 것으로 한다. 제1 쇼트키 금속층(5)은, 개개로 독립된 섬 형상보다도 연속된 격자 형상이 전류가 분산되어 적합하다.

제2 금속층(6)은, 적어도 제1 쇼트키 금속층(5)간에 노출되는 P⁺형 영역(3) 및 공핍 영역(4)을 모두 피복하도록 형성한 쇼트키 금속층이다. 제1 쇼트키 금속층(5)과 인접하도록 패터닝해도 되지만, 도 1과 같이 제1 쇼트키 금속층(5) 상을 피복하여 형성하면 오정렬을 고려할 필요가 없으므로 효율적이다.

또한, 제2 쇼트키 금속층(6)은, 제1 쇼트키 금속층(5)보다도 반도체와의 일 함수차 φBn이 작은 금속(예를 들면 Ti)을 이용한다. 일함수차 φBn이 작은 금속층은, 순방향 전압(이하 VF라고 칭함)이 낮은 특성을 갖는다.

반도체 기판(1) 외주에는 고농도의 P형 영역으로 이루어지는 가드 링(7)이 형성된다. 가드 링(7)은 역바이어스 시에 쇼트키 배리어로부터 확대된 공핍층이 쇼트키 접합의 엣지 부분에서 발생하는 전계 집중을 완화시켜, 내압을 확보하기 위해 형성된다.

제1 및 제2 쇼트키 금속층(5, 6)의 상층에는, 애노드 전극(8)으로서 예를 들면 Al 층 등을 형성하고, N⁺형 반도체 기판(1) 이면에는 캐소드 전극(9)을 형성한다.

도 3 및 도 4를 이용하여 이 쇼트키 배리어 다이오드(100)의 동작을 설명한다.

도 3은 동작 영역 단면의 확대도로서, 도 3의 (A)는 순바이어스 인가 시의 개략을 도시하며, 도 3의 (B)는 역방향 바이어스 시의 개략도를 도시한다.

우선, 도 3의 (A)와 같이 순바이어스 인가 시에는, 제1 쇼트키 금속층(5) 및 제2 쇼트키 금속층(6)에 전압이 인가된다. 기판(1) 표면에서는, 제1 쇼트키 금속층(5)의 쇼트키 접합 영역과 제2 쇼트키 금속층(6)의 쇼트키 접합 영역이 있으며, 제2 쇼트키 금속층(6)은, 제1 쇼트키 금속층(5)보다 VF가 낮은 특성이 있다. 순바이어스 시에는 보다 낮은 VF에서 쇼트키 배리어 다이오드가 동작하기 때문에, 도 3의 (A)의 화살표와 같이 전류 경로가 형성된다. 즉, 제2 쇼트키 금속층(6)(Ti)의 특성으로 동작하게 된다.

계속해서, 도 3의 (B)와 같이 쇼트키 배리어 다이오드에 역바이어스를 인가하면, P⁺형 영역(3)과 N^-형 에피택셜층(1b)과의 PN 접합에 의해, P⁺형 영역(3)간의 에피택셜층(1b)으로 공핍층(50)이 확대된다. 전술한 바와 같이, P⁺형 영역(3)은 각각 균등한 소정의 간격으로 이격되어 배치되어 있기 때문에, 본 실시 형태에서는, 전술한 바와 같이 공핍층에 의한 핀치 오프는 발생하지 않고, 공핍층(50)은 공핍 영역(4)까지를 한계로 하여 확대된다.

즉, 공핍 영역(4)에 의해, 이 경우의 전류 경로는 화살표와 같이, 선택적으로 제1 쇼트키 금속층(5)의 쇼트키 접합 영역만으로 된다. 따라서 역바이어스 시의 전류는 제1 쇼트키 금속층(5)(Mo) 부분을 흘러, 저 IR의 특성으로 동작하게 된다.

이와 같이, 예를 들면 Ti 및 Mo 등, 각각 저 VF 특성 및 저 IR 특성을 갖는 2 종류의 금속층을 이용하여, 공핍층(50)에서 전류 경로를 컨트롤한다. 이에 의해, 순방향 바이어스 시에는 Ti에 의해 저 VF 특성으로 동작하고, 역바이어스 시에는 Mo에 의해 저 IR 특성으로 동작시킬 수 있다. 즉, 장치 전체적으로 실질적으로 저 VF 특성이며 또한 저 IR 특성을 갖는 쇼트키 배리어 다이오드(100)를 제공할 수 있다.

또한, 제1 및 제2 쇼트키 금속층(5, 6)은 상기한 것에 한하지 않고, 제1 쇼트키 금속층(5)이 제2 쇼트키 금속층(6)보다 일함수차 φBn이 큰 것이면 순바이어 스 시에 저 VF로 되고, 역바이어스 시에 저 IR로 된다. 또한, 당연히 일함수차 φBn의 대소 관계뿐만 아니라, 제1 쇼트키 금속층(5)은 VF 특성이 낮을수록 바람직하고, 제2 쇼트키 금속층(6)은 IR 특성이 낮을수록 바람직하다.

쇼트키 배리어 다이오드는 쇼트키 금속층과 기판과의 쇼트키 접합 면적이 큰 쪽이 VF를 낮게 할 수 있으므로 바람직하다. 그러나, P⁺형 영역(3)은, 쇼트키 배리어 다이오드의 순방향 전압 인가 시에는 무효 영역으로 된다.

즉, 순바이어스 시에 전류 경로로 되는 제2 쇼트키 금속층(6)과 기판과의 접합 면적을 가능하면 크게 취하도록 한다. 대책으로서는 예를 들면, P⁺형 영역(3)의 폭을 가능한 한 좁게 형성하여, 제2 쇼트키 금속층(6)과 기판의 접합 면적을 확보하면 된다. 또한, N형 에피터셜층(1b)의 불순물 농도를 낮게 함으로써 공핍 영역(4)의 면적(폭)을 확대시켜도 된다. 공급 영역(4)이 확대된 만큼, 제1 쇼트키 금속층(5)의 면적을 작게 할 수 있으므로, 제2 쇼트키 금속층(6)과 기판 표면의 접합 면적을 확보할 수 있다. 또한 이들을 조합해도 된다.

도 4에는, 종래 구조 및 본 실시 형태의 쇼트키 배리어 다이오드의 특성도를 도시한다. 도 4는, 순방향 전압(VF) 및 순방향 전류(IF)의 관계와 역방향 전압(VR) 및 역방향 전압 인가 시의 누설 전류(IR)의 관계를 나타낸다. 또한, 칩 사이즈는 동일하게 한다.

도 4에서 파선 a는 도 6에 도시하는 종래의 쇼트키 배리어 다이오드(110)이고, 쇼트키 금속층(25)으로서 높은 일함수차 φBn의 금속층(Mo)을 이용한 구조이 다. 파선 b는 쇼트키 배리어 다이오드(110)이고, 쇼트키 금속층(25)으로서 낮은 일함수차 φBn의 금속층(Ti)을 이용한 구조이다. 한편, 실선으로 나타내는 c가 본 실시예의 쇼트키 배리어 다이오드(100)이고, 상기한 바와 같이 제1 쇼트키 금속층(5)에 Mo를 채용하고, 제2 쇼트키 금속층(6)에 Ti를 채용한 경우이다.

이와 같이, 종래 구조에서는, Mo만의 쇼트키 금속층(25)이면 파선 a와 같이 저 IR 이지만 고 VF로 되고, Ti만의 쇼트키 금속층(25)이면 파선 b와 같이 저 VF 이지만 고 IR로 되어 버린다.

이것에 대하여, 본 실시 형태의 구조에 의하면, P⁺형 영역(3)을 형성함으로써 다소 쇼트키 접합 면적이 감소하여, 파선 b보다 VF가 높아지지만, 순바이어스 시에 파선 a의 경우보다 저 VF로 된다. 또한, 역바이어스 시에 파선 a 및 파선 b보다도 저 IR의 특성을 얻을 수 있다.

계속해서, 도 5를 이용하여 본 발명의 쇼트키 다이오드의 제조 방법을 상세히 설명한다.

본 발명의 쇼트키 다이오드의 제조 방법은, 일 도전형 반도체 기판에 복수의 역도전형 영역을 형성하는 공정과, 상기 역도전형 영역으로부터 소정의 거리로 이격된 상기 반도체 기판 표면과 쇼트키 접합을 형성하는 제1 금속층을 형성하고, 상기 제1 금속층간에 노출된 상기 기판 표면과 쇼트키 접합을 형성하는 제2 금속층을 형성하는 공정으로 구성된다.

제1 공정(도 5의 (A)) : 일 도전형 반도체 기판에 복수의 역도전형 영역을 형성하는 공정.

N⁺형 반도체 기판(1a)에 N^-형 에피택셜층(1b)을 적층한 반도체 기판(1)을 준비하고, 산화막(도시 생략)을 전면에 생성한다.

산화막의 소정의 위치를 개구하여, 에피택셜층(1b) 표면에 P⁺형 불순물을 주입·확산하여 P⁺형 영역(3)을 등간격으로 복수 형성한다. P⁺형 영역(3)은 소정의 거리(예를 들면 각각의 엣지로부터 15㎛ 정도)로 이격된다. 또한, P⁺형 영역(3)의 폭은 예를 들면 10㎛∼15㎛ 정도로 한다. P⁺형 영역(3)은, 역바이어스 시에 P⁺형 영역(3)으로부터 에피택셜층(1b)으로 공핍층이 확대된 경우, 공핍 영역(4)(도 1 참조)이 인접하는 공핍 영역(4)에 접하지 않도록, P⁺형 영역(3) 폭, P⁺형 영역의 이격 거리, 또한 공핍 영역(4) 폭(P⁺형 영역 및 에피택셜층의 불순물 농도)을 컨트롤하여 형성된다.

또한 한편, 전술한 바와 같이 후속 공정에서 형성되는 제2 쇼트키 금속층과 기판과의 쇼트키 접합 면적을 확보할 수 있도록, P⁺형 영역(3)은 되도록이면 폭을 좁게 형성하는 것이 바람직하다.

여기서, P⁺형 영역(3)은, 수㎛ 정도의 트렌치를 형성하고 그 내부에 P⁺형 불순물을 도핑한 폴리실리콘을 매설하고, 열 처리에 의해 트렌치 주위에 불순물을 확 산시켜 형성해도 된다. 이 방법이면 확산으로 형성하는 것보다도 P⁺형 영역(3)의 미세화가 용이하다.

계속해서 가드 링(7)을 형성한다. 가드 링(7)은 주변 영역에서의 공핍층(50)의 곡율을 완화시켜 내압을 확보하기 위해 형성한다. 즉, P⁺형 영역(3)의 확산 조건과 동등해도 특성적으로 문제가 없으면, P⁺형 영역(3)과 동일 공정에서 형성할 수 있다. 한편, 고내압 용도의 장치라도 P⁺형 영역(3)의 확산 조건과 동등하게 해서 확산이 불충분한 경우에는, P⁺형 영역(3)의 형성 후에, 별도 주입·확산 공정을 행하여 형성한다.

제2 공정(도 5의 (B), 도 5의 (C)) : 역도전형 영역으로부터 소정의 거리로 이격된 반도체 기판 표면과 쇼트키 접합을 형성하는 제1 금속층을 형성하고, 제1 금속 층간에 노출된 기판 표면과 쇼트키 접합을 형성하는 제2 금속층을 형성하는 공정.

확산 공정 등에 의해, 전면에 부착한 산화막(10)의 일부를 제거하여, 쇼트키접합 영역 부분, 즉 모든 P⁺형 영역(3)과 에피택셜층(1b) 표면을 노출시킨다. 또한, 가드 링(7) 영역도 쇼트키 금속층을 컨택트시키기 때문에, 그 일부를 노출시킨다.

우선, 제1 쇼트키 금속층(5)으로 되는 예를 들면 Mo를 전면에 증착하고, 인 접하는 공핍 영역(4)간에 노출된 에피택셜층(1b) 표면에 남도록 패터닝한다. 예를 들면, 섬 형상이나, 격자 형상 등으로 패터닝하면 된다(도 5의 (B)).

계속해서, 제2 금속, 예를 들면 Ti를 전면에 증착하여, 노출된 기판(1) 표면과 컨택트하는 제2 쇼트키 금속층(6)을 형성한다. 제2 쇼트키 금속층(6)은 전면에 증착하므로 제1 쇼트키 금속층(5) 상에도 제2 쇼트키 금속층(6)이 형성된다.

그 후, 예를 들면 400도∼600도 정도에서 어닐링 처리를 행하고, 제1 및 제2 쇼트키 금속층(5, 6)과 기판(1)과의 계면을 동시에 실리사이드화한다. 이에 의해, 제1 쇼트키 금속층(5)과 기판(1) 표면, 및 제2 쇼트키 금속층(6)과 기판(P⁺형 영역(3) 및 공핍 영역(4)) 표면과의 쇼트키 접합이 형성된다(도 5의 (C)).

이와 같이, 본 실시 형태에서는, 2 종류의 쇼트키 금속층을 이용하지만, 한번의 열 처리로 동시에 실리사이드화가 가능하다. 단, 이용하는 금속에 의해, 개별로 복수회의 어닐링 처리를 행하는 경우도 있다.

그 후, 애노드 전극(8)으로 되는 Al층 등을 전면에 증착하고, 원하는 형상으로 패터닝하고, 이면에는 예를 들면 Ti/Ni/Au 등의 캐소드 전극(9)을 형성하여, 도 1에 도시하는 최종 구조를 얻는다.

본 발명에 따르면, 순바이어스 인가 시와 역바이어스 인가 시에, 서로 다른 쇼트키 금속층을 이용할 수 있다. 즉, 순바이어스 시에는 저 VF의 쇼트키 접합 영역에 전류가 흐르고, 역바이어스 시에는 공핍 영역에 의해 저 IR의 쇼트키 접합 영 역에 전류가 흐르게 된다. 이에 의해, 저 VF 특성과 저 IR 특성을 겸비한 쇼트키 배리어 다이오드를 제공할 수 있다.

또한, P⁺형 영역을 트렌치 내에 매설한 폴리실리콘에 의해 형성함으로써, P⁺형 영역을 미세하게 형성할 수 있어, 쇼트키 접합 면적의 저감을 최대한 억제할 수 있다.

Claims

일 도전형 반도체 기판과,

해당 기판 상에 복수 형성되고, 상호 등간격으로 이격된 역도전형 영역과,

역바이어스 인가 시에 상기 역도전형 영역으로부터 상기 반도체 기판에 공핍층이 확대되는 공핍 영역과,

인접하는 상기 공핍 영역간에 노출되는 상기 기판 표면을 피복하는 제1 금속층과,

적어도 상기 역도전형 영역의 표면 전체 및 해당 역도전형 영역 주위의 상기 공핍 영역의 표면을 연속하여 피복하는 제2 금속층

을 구비하는 것을 특징으로 하는 쇼트키 다이오드.
제1항에 있어서,

상기 제1 및 제2 금속층은, 각각이 접하는 기판 표면과 쇼트키 접합을 형성하는 것을 특징으로 하는 쇼트키 다이오드.
제1항에 있어서,

상기 제2 금속층과 반도체와의 일함수차는, 상기 제1 금속층과 반도체와의 일함수차보다 작은 것을 특징으로 하는 쇼트키 다이오드.
제1항에 있어서,

상기 역도전형 영역은, 상기 기판에 역도전형 불순물을 확산시킨 영역인 것을 특징으로 하는 쇼트키 다이오드.
제1항에 있어서,

상기 역도전형 영역은, 상기 에피택셜층에 형성한 트렌치에 역도전형의 반도체 재료를 매설하여 이루어지는 것을 특징으로 하는 쇼트키 다이오드.
삭제
일 도전형 반도체 기판에 복수의 역도전형 영역을 형성하는 공정과,

상기 역도전형 영역으로부터 소정의 거리로 이격된 상기 반도체 기판 표면과 쇼트키 접합을 형성하는 제1 금속층을 형성하고, 상기 제1 금속층간에 노출된 상기 기판 표면과 쇼트키 접합을 형성하는 제2 금속층을 형성하는 공정을 구비하고,

상기 제1 금속층은, 역바이어스 인가 시에 상기 역도전형 영역으로부터 상기 반도체 기판에 확대되는 공핍 영역 간에 노출되는 상기 기판 표면에 형성되는 것을 특징으로 하는 쇼트키 다이오드의 제조 방법
제7항에 있어서,

상기 제1 금속층 및 제2 금속층을 증착한 후, 어닐링 처리에 의해 동시에 제1 및 제2 금속층과 상기 기판 표면과의 쇼트키 접합을 형성하는 것을 특징으로 하는 쇼트키 다이오드의 제조 방법.