JP2006210540A - ダイオード及びその製造方法 - Google Patents

Abstract

【課題】 ＰＩＮダイオードのスイッチング速度を向上させる。
【解決手段】 ＰＩＮダイオードでは、カソードとしてのＮ^＋層１上にエピタキシャル成長法で形成されたＩ層としてのＰ⁻エピ層２が設けられ、 Ｎ^＋層１及びＰ⁻エピ層２はＰＩＮダイオードを製造する場合のシリコン基板３として用いられる。このＰ⁻エピ層２の表面（第１主面）にはアノードとしてのＰ^＋層８が選択的に形成されている。そして、 Ｐ⁻エピ層２を貫通し、 Ｎ^＋層１まで達するメサエッチング溝５がＰ^＋層８を分離するように形成されている。
【選択図】 図１

Description

本発明は、ＰＩＮダイオードに係り、特にＩ層が低濃度Ｐ型不純物層であるダイオード及びその製造方法に関する。

スイッチング速度が速く、順方向電圧（Ｖｆ）降下の小さな低損失ＰＩＮ（Positive Intrinsic Negative）ダイオードは、アンテナスイッチ、位相シフト、或いはスイッチングレギュレータなどの整流素子などに適用されている（例えば、特許文献１参照。）。

近年、電子機器の高速化・高周波化の進展に伴い、電子機器に搭載されるＰＩＮダイオードには、より一層スイッチング速度の向上が求められている。ところが、特許文献１などに記載されているＰＩＮダイオードでは、Ｉ（イントリンシック）層にＮ⁻層が用いられている。 Ｎ⁻層を用いた場合、少数キャリアがホールとなるのでスイッチング速度を向上しにくいという問題点がある。また、接合部がＰ^＋Ｎ⁻の場合、アノードであるＰ^＋層を高濃度にすると結晶欠陥等が発生しやすいので、アノードであるＰ^＋層を高濃度、例えば、５×１０^１９／ｃｍ^３以上にするのが困難であり、順方向電圧（Ｖｆ）を小さくしにくいという問題点がある。更に、 Ｐ^＋層を表面から拡散等により形成した場合、 Ｐ^＋層を急峻な不純物プロファイルにできないので、理想的な階段状のＰ^＋Ｎ⁻ダイオードにするのが困難であるという問題点がある。
特開２００４−１４６５８号公報（頁５、図２）

本発明は、スイッチングスピードを向上させたダイオード及びその製造方法を提供する。

上記目的を達成するために、本発明の一態様のダイオードは、５×１０^１９／ｃｍ^３以上の高不純物濃度の第１導電型のカソード層と、前記カソード層の第１主面に設けられ、２．６×１０^１３／ｃｍ^３以下の低不純物濃度のイントリンシック層としての第２導電型の半導体層と、前記半導体層の第１主面に選択的に設けられた第２導電型のアノード層とを具備することを特徴とする。

更に、上記目的を達成するために、本発明の一態様のダイオードの製造方法は、５×１０^１９／ｃｍ^３以上の高不純物濃度の第１導電型のカソード層の第１主面にエピタキシャル法により、２．６×１０^１３／ｃｍ^３以下の低不純物濃度のイントリンシック層としての第２導電型の半導体層を形成する工程と、前記半導体層の第１主面に、第２導電型のアノード層を選択的に形成する工程と、前記アノード層の間の前記半導体層を貫いて、前記カソード層に達し、前記アノード層及び前記半導体層を分離するメサエッチング溝を形成する工程とを具備することを特徴とする。

本発明によれば、スイッチングスピードを向上させたダイオード及びその製造方法を提供することができる。

以下本発明の実施例について図面を参照しながら説明する。

まず、本発明の実施例１に係るダイオード及びその製造方法について、図面を参照して説明する。図１はＰＩＮダイオードを示す断面図、図２は図１のＡ−Ａ断面に沿うＰＩＮダイオードの不純物プロファイルである。本実施例では、ＰＩＮダイオードのＩ層にＰ⁻層を用い、メサエッチング溝を素子間の分離に適用している。

図１に示すように、ＰＩＮダイオードでは、カソードとしてのＮ^＋層１上にエピタキシャル成長法で形成されたＩ層としてのＰ⁻エピ層２が設けられ、 Ｎ^＋層１及びＰ⁻エピ層２はＰＩＮダイオードを製造する場合のシリコン基板３として用いられる。このＰ⁻エピ層２の表面（第１主面）にはアノードとしてのＰ^＋層８が選択的に形成されている。そして、 Ｐ⁻エピ層２を貫通し、 Ｎ^＋層１まで達するメサエッチング溝５がＰ^＋層８を分離するように形成されている。

Ｐ⁻エピ層２、Ｐ^＋層８の一部、及びメサエッチング溝５上には、シリコン酸化膜６及び絶縁膜９が積層形成されている。図示しないコンタクト開口部がＰ^＋層８の一部を露出するように設けられ、この露出されたＰ^＋層８に、例えば、ＡＬ−Ｓｉ膜からなるアノード電極１０が形成されている。アノード電極１０及び絶縁膜９上には、ＰＩＮダイオードの信頼性を維持するために表面保護膜１１が形成されている。また、シリコン基板３のＮ^＋層１の裏面（第２主面）にはカソード電極１２が形成されている。なお、カソード電極１２には、ＡｕＳｎ膜、ＡｕＧｅ膜、或いはＡｕＳｂ膜などを用いる。

ここで、ＰＩＮダイオードをモールド樹脂等に封止する場合、メサエッチング溝５のシリコン酸化膜６及び絶縁膜９を選択的にエッチング除去し、ブレードダイシングやレーザダイシングなどを用いて、１つ或いは複数のＰＩＮダイオードを分離する。なお、メサエッチング溝５は、 ＰＩＮダイオードのＰ^＋層８の分離として用いるばかりでなく、ＰＩＮダイオードをチップに分離するためのダイシングラインとして用いている。このため、ＰＩＮダイオードの製造工程を簡略化することができる。

図２に示すように、ＰＩＮダイオードのカソード層としてのＮ^＋層１は、ドナーであるＡｓ（砒素）を１×１０^２０／ｃｍ^３（抵抗率 ０．００１Ωｃｍ）含んでいる。ＰＩＮダイオードのＩ層としてのＰ⁻エピ層２は、アクセプターであるＢ（硼素）を１．３×１０^１３／ｃｍ^３（１０００Ωｃｍ）含み、Ｉ層幅であるＷｉが２５μｍである。 ＰＩＮダイオードのアノード層としてのＰ^＋層８は、アクセプターであるＢ（硼素）の表面濃度が５×１０^１９／ｃｍ^３である。

ここで、不純物プロファイルの評価方法は、例えば、Ｂ（硼素）で１×１０^１５／ｃｍ^３以上の領域ではＳＩＭＳ（Secondary Ion Mass Spectrometry）などの分析機器から算出し、１×１０^１５／ｃｍ^３以下の低不純物領域ではＣ−Ｖ法やＳｐｒｅａｄｉｎｇ Ｒｅｓｉｓｔａｎｃｅ法などを用いてキャリア濃度を求め、その値を換算して不純物濃度を算出している。また、抵抗率（ρ）と不純物濃度（Ｎ）の関係は、例えば、Ｂ（硼素）では、
ρ＝１．３×１０^１６／Ｎｂ・・・・・・・・・・・・・・・・式（１）
を用いている。なお、ＮｂはＢ（硼素）の濃度である。

次に、ＰＩＮダイオードのスイッチング特性について図３を参照して説明する。図３はＰＩＮダイオードの容量と抵抗の関係を示した特性図で、図中の破線（ａ）は従来の特性を示し、実線（ｂ）は本実施例の特性を示す。ここで、従来のＰＩＮダイオードではＩ層にＮ⁻層を用いている。

図３に示した特性図から明らかのように、従来では、 ＰＩＮダイオードのスイッチング特性としての０Ｖでの ＰＩＮダイオードの容量（Ｃ）と ＰＩＮダイオードの抵抗（Ｒｓ）の積であるＣＲ時定数は、 Ｉ層にＮ⁻層を用い、少数キャリアがホールであるため、比較的大きな値となる。

一方、本実施例では、ＰＩＮダイオードのスイッチング特性としての０ＶでのＰＩＮダイオードの容量（Ｃ）とＰＩＮダイオードの抵抗（Ｒｓ）のＣＲ時定数の積は、Ｉ層にＰ⁻層を用い、少数キャリアがエレクトロンであるため、従来よりも小さくすることができる（ここでは、２５％改善）。

ここで、 Ｎ^＋層１を１×１０^２０／ｃｍ^３（０．００１Ωｃｍ）に設定しているが、５×１０^１９／ｃｍ^３（０．００６Ωｃｍ）から１×１０^２０／ｃｍ^３（０．００１Ωｃｍ）の範囲が好ましい。５×１０^１９／ｃｍ^３以下の場合、ＰＩＮダイオードの順方向電圧（Ｖｆ）が大きくなり、 １×１０^２０／ｃｍ^３以上の場合、 Ｐ⁻エピ層２のエピタキシャル成長中でのＡｓ（砒素）のオートドーピングの影響でＰ⁻エピ層２の濃度を制御することが困難となる。また、 Ｐ⁻エピ層２を１．３×１０^１３／ｃｍ^３（１０００Ωｃｍ）に設定しているが、２．６×１０^１２／ｃｍ^３（５０００Ωｃｍ）から２．６×１０^１３／ｃｍ^３（５００Ωｃｍ）の範囲が好ましい。２．６×１０^１２／ｃｍ^３以下の場合、Ｐ⁻エピ層２のエピタキシャル成長でのＰ型不純物濃度を制御することが困難となり、２．６×１０^１３／ｃｍ^３以上の場合、 ＰＩＮダイオードの容量が大きくなりスイッチング速度が低下する。

次に、ＰＩＮダイオードの製造方法について、図４及び図５を参照して説明する。図４及び図５はＰＩＮダイオードの製造工程を示す断面図である。

図４（ａ）に示すように、まず、 Ｎ^＋層１上にＰ⁻エピ層２が形成されたシリコン基板３の表面を高温酸化してシリコン酸化膜４を形成する。次に、周知のリソグラフィー法によりレジスト膜を選択的に形成し、レジスト膜をマスクにしてシリコン酸化膜４をエッチング除去する。続いて、レジスト膜を剥離する。そして、このシリコン酸化膜４をマスクとして、混酸などのＨＦ系の薬液を用いてＰ⁻エピ層２及びＮ^＋層１の一部をエッチング除去し、Ｎ^＋層１に達するメサエッチング溝５を形成する。

次に、図４（ｂ）に示すように、シリコン酸化膜４を剥離した後、再度シリコン基板３の表面を高温酸化してシリコン酸化膜６を形成する。そして、周知のリソグラフィー法によりレジスト膜を選択的に形成し、レジスト膜をマスクにしてアノード形成予定部のシリコン酸化膜６をエッチング除去し、 アノード形成予定部のＰ⁻エピ層２を露呈する。

続いて、図５（ａ）に示すように、アノード形成予定部のＰ⁻エピ層２及びシリコン酸化膜６上にＢＳＧ（Borosilicate glass）膜７をＣＶＤ法により堆積する。そして、高温拡散によりＰ⁻エピ層２表面にアノードとしてのＰ^＋層８を形成する。ここで、 ＢＳＧ膜７の代わりに、ボロンイオン注入及び高温熱処理を用いてＰ^＋層８を形成してもよい。

次に、図５（ｂ）に示すように、 ＢＳＧ膜７を剥離した後、例えば、ＣＶＤ法によりアンドープシリコン酸化膜及びＢＰＳＧ（Borophosphosilicate glass）膜からなる積層絶縁膜９を堆積する。続いて、周知のリソグラフィー法によりレジスト膜を選択的に形成し、レジスト膜をマスクにして絶縁膜９をエッチング除去し、 図示しないコンタクト開口部のＰ^＋層８を露呈する。そして、Ｐ^＋層８表面に、アノード電極１０を選択的に形成する。なお、これ以降の工程は説明を省略する。

上述したように、本実施例のダイオードでは、カソードとしてのＮ^＋層１上にエピタキシャル成長法で形成されたＩ層としてのＰ⁻エピ層２が設けられ、 Ｎ^＋層１及びＰ⁻エピ層２はシリコン基板３として用いられる。このＰ⁻エピ層２の表面（第１主面）にはアノードとしてのＰ^＋層８が選択的に形成されている。そして、 Ｐ⁻エピ層２を貫通し、 Ｎ^＋層１まで達するメサエッチング溝５がＰ^＋層８を分離するように形成され、Ｎ^＋層１とＰ⁻エピ層２の接合部分がＮ^＋Ｐ⁻ダイオードとして動作する。

このため、Ｐ⁻エピ層２中の少数キャリアがエレクトロンとなり、従来のＮ⁻層中の少数キャリアがホールの場合に比べ、ＰＩＮダイオードのスイッチング速度を向上することができる。また、Ｎ^＋層１を高濃度にすることができるのでＰＩＮダイオードの順方向電圧（Ｖｆ）を小さくすることができる。更に、メサエッチング溝５をアノードとしてのＰ^＋層８の分離として用いるばかりでなく、ＰＩＮダイオードをチップに分離するためのダイシングラインとして用いているので、ＰＩＮダイオードの製造工程を簡略化することができる。

次に、本発明の実施例２に係るダイオード及びその製造方法について、図面を参照して説明する。図６はＰＩＮダイオードに用いられるシリコン基板の製造工程を示す断面図である。本実施例では、貼り合わせウエーハからなるシリコン基板を用いている。

図６（ａ）に示すように、まず、 ドナーであるＡｓ（砒素）を１×１０^２０／ｃｍ^３（０．００１Ωｃｍ）含むＮ^＋シリコンウエーハ１ａとアクセプターであるＢ（硼素）を１．３×１０^１２／ｃｍ^３（１００００Ωｃｍ）含みＰ⁻シリコンウエーハ２ａをＨＣＬ、Ｈ_２Ｏ_２、及びＨ_２ＯからなるＳＣ１液やＨＦ液などを用いて清浄処理し、Ｎ^＋シリコンウエーハ１ａ及びＰ⁻シリコンウエーハ２ａの張り合わせを行う。

ここで、 Ｎ^＋シリコンウエーハ１ａ及びＰ⁻シリコンウエーハ２ａの張り合わせ面は鏡面で且つ面粗さを０．５ｎｍ以下にするのが好ましい。面粗さが０．５ｎｍ以上になるとＮ^＋シリコンウエーハ１ａ及びＰ⁻シリコンウエーハ２ａの良好な張り合わせが困難となる。また、貼り合わせ面のシリコン酸化膜を１．２ｎｍ以下に抑えて張り合わせを行うのが好ましく、例えば、ＨＦ液などを用いて、シリコン酸化膜の除去の洗浄処理を行った後２時間以内に貼り合わせを行うのがよい。

次に、図６（ｂ）に示すように、 例えば、８５０〜９００℃、ＤｒｙＯ_２雰囲気で２時間熱処理を行うことにより、Ｎ^＋シリコンウエーハ１ａ及びＰ⁻シリコンウエーハ２ａを張り合わせる。上記条件で張り合わせられたウエーハでは、欠陥の発生が抑制され、且つ連続性の高い張り合わせが実現される。

続いて、図６（ｃ）に示すように、張り合わせられたウエーハのＰ⁻シリコンウエーハ２ａを研削及び鏡面研磨して所望の厚さにする。そして、 Ｎ^＋シリコンウエーハ１ａ と研削及び鏡面研磨されたＰ⁻シリコンウエーハ２ａからなるシリコン基板３ａはＰＩＮダイオードの製造に用いられる。

なお、張り合わせで形成されたシリコン基板３ａは、エピタキシャル成長で形成された実施例１のシリコン基板と比較して、貼り合わせを行うための熱処理しか実施されていないので、Ａｓ（砒素）のオートドーピングを大幅に抑制することができる。ここで、ＰＩＮダイオードの製造方法は実施例１と同様なので説明を省略する。

次に、ＰＩＮダイオードの不純物プロファイルについて図７を参照して説明する。図７はＰ^＋層（アノード）、Ｉ層、及びＮ^＋層（カソード）の不純物プロファイルで、図中の実線（ａ）は貼り合わせウエーハからなるシリコン基板を用いて製造された本実施例のＰＩＮダイオードの不純物プロファイルで、破線（ｂ）は実施例１のＰＩＮダイオードの不純物プロファイルである。

図７に示すように、本実施例の張り合わせウエーハのシリコン基板３ａを用いたＰＩＮダイオードでは、 ＰＩＮダイオードのＩ層としてのＰ⁻層を実施例１の１．３×１０^１３／ｃｍ^３（１０００Ωｃｍ）よりも１桁濃度の低い１．３×１０^１２／ｃｍ^３（１００００Ωｃｍ）に設定でき、且つ Ｐ⁻エピ層２へのＡｓ（砒素）のオートドーピングが観測される実施例１と比較して、 Ａｓ（砒素）のオートドーピングを大幅に抑制することができ、理想的な階段状の不純物プロファイルを有するＮ^＋Ｐ⁻ダイオードを形成することができる。

ここで、Ｐ⁻層としてのＰ⁻シリコンウエーハ２ａの濃度を１．３×１０^１２／ｃｍ^３（１００００Ωｃｍ）に設定しているが、Ｐ⁻層としてのＰ⁻シリコンウエーハ２ａの濃度を１．３×１０^１１／ｃｍ^３（１０００００Ωｃｍ）から２．６×１０^１３／ｃｍ^３（５００Ωｃｍ）の範囲が好ましい。１．３×１０^１１／ｃｍ^３（１０００００Ωｃｍ）以上の場合、Ｐ型のシリコン結晶成長が困難となり、２．６×１０^１３／ｃｍ^３（５００Ωｃｍ）以上の場合、ＰＩＮダイオードの容量が大きくなりスイッチング速度が低下する。なお、Ｐ型低不純物濃度、例えば、Ｂ（硼素）を１．３×１０^１１／ｃｍ^３（１０００００Ωｃｍ）有するシリコンウエーハには、市販のＦＺ（Floating Zone）法で形成されたものを用いている。

上述したように、本実施例のダイオードでは、Ｎ^＋シリコンウエーハ１ａとＰ⁻シリコンウエーハ２ａを張り合わせて形成されたシリコン基板３ａのＰ⁻シリコンウエーハ２ａ表面にアノードとしてのＰ^＋層８が選択的に形成されている。そして、Ｐ⁻層としてのＰ⁻シリコンウエーハ２ａを貫通し、Ｎ^＋層としてのＮ^＋シリコンウエーハ１ａまで達するメサエッチング溝５がＰ^＋層８を分離するように形成されている。そして、Ｎ^＋層としてのＮ^＋シリコンウエーハ１ａとＰ⁻層としてのＰ⁻シリコンウエーハ２ａの接合部分がＮ^＋Ｐ⁻ダイオードとして動作する。

このため、Ｐ⁻層としてのＰ⁻シリコンウエーハ２ａ中の少数キャリアがエレクトロンとなり、Ｎ^＋層としてのＮ^＋シリコンウエーハ１ａを高濃度にすることができるのでＰＩＮダイオードの順方向電圧（Ｖｆ）を小さくすることができる。また、メサエッチング溝５をアノードとしてのＰ^＋層８の分離として用いるばかりでなく、ＰＩＮダイオードをチップに分離するためのダイシングラインとして用いているので、ＰＩＮダイオードの製造工程を簡略化することができる。更に、実施例１よりもＰ⁻層としてのＰ⁻シリコンウエーハ２ａを低濃度にすることができるのでＰＩＮダイオードの容量を小さくすることができ、スイッチング速度を実施例１よりも向上することができる。

本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。

例えば、本実施例では、メサエッチング溝５を混酸などのＨＦ系の薬液を用いて形成しているが、ドライエッチングを用いて形成してもよい。また、シリコンＰＩＮダイオードに適用したが、ＧａＡｓなどの化合物系のＰＩＮダイオードにも適用できる。

本発明は、以下の付記に記載されているような構成が考えられる。
（付記１） ５×１０^１９／ｃｍ^３以上、１×１０^２０／ｃｍ^３以下の範囲の高不純物濃度の第１導電型のカソード層と、前記カソード層の第１主面に設けられ、２．６×１０^１２／ｃｍ^３以上、２．６×１０^１３／ｃｍ^３以下の範囲の低不純物濃度のイントリンシック層としての第２導電型の半導体層と、前記半導体層の第１主面に選択的に設けられた第２導電型のアノード層と、前記アノード層の間の前記半導体層を貫いて、前記カソード層に達し、前記アノード層及び前記半導体層を分離するメサエッチング溝とを有し、前記カソード層と前記半導体層界面に非晶質ＳｉＯ×がないことを特徴とするダイオード。

（付記２） ５×１０^１９／ｃｍ^３以上の高不純物濃度の第１導電型のカソード層の第１主面に２．６×１０^１３／ｃｍ^３以下の低不純物濃度のイントリンシック層としての第２導電型の半導体層を形成する工程と、前記半導体層の第１主面に、第２導電型のアノード層を選択的に形成する工程と、前記アノード層の間の前記半導体層を貫いて、前記カソード層に達し、前記アノード層及び前記半導体層を分離するメサエッチング溝を形成する工程と、前記メサエッチング溝の底部をダイシングして、前記カソード層、前記半導体層、及び前記アノード層から構成されるＰＩＮダイオードをチップに分離する工程とを具備するダイオードの製造方法。

本発明の実施例１に係るＰＩＮダイオードを示す断面図。 本発明の実施例１に係るＰＩＮダイオードの不純物プロファイル。 本発明の実施例１に係るＰＩＮダイオードの容量と抵抗の関係を示した特性図。 本発明の実施例１に係るＰＩＮダイオードの製造工程を示す断面図。 本発明の実施例１に係るＰＩＮダイオードの製造工程を示す断面図。 本発明の実施例２に係るＰＩＮダイオードに用いられるシリコン基板の製造工程を示す断面図。 本発明の実施例２に係るＰＩＮダイオードの不純物プロファイル。

符号の説明

１ Ｎ^＋層（カソード層）
１ａ Ｎ^＋シリコンウエーハ
２ Ｐ⁻エピ層
２ａ Ｐ⁻シリコンウエーハ
３、３ａ シリコン基板
４、６ シリコン酸化膜
５ メサエッチング溝
７ ＢＳＧ膜
８ Ｐ^＋層（アノード層）
９ 絶縁膜
１０ アノード電極
１１ 表面保護膜
１２ カソード電極

Claims (5)

1. ５×１０^１９／ｃｍ^３以上の高不純物濃度の第１導電型のカソード層と、
   前記カソード層の第１主面に設けられ、２．６×１０^１３／ｃｍ^３以下の低不純物濃度のイントリンシック層としての第２導電型の半導体層と、
   前記半導体層の第１主面に選択的に設けられた第２導電型のアノード層と、
   を具備することを特徴とするダイオード。
2. ５×１０^１９／ｃｍ^３以上の高不純物濃度の第１導電型のカソード層と、
   前記カソード層の第１主面に設けられ、２．６×１０^１３／ｃｍ^３以下の低不純物濃度のイントリンシック層としての第２導電型の半導体層と、
   前記半導体層の第１主面に選択的に設けられた第２導電型のアノード層と、
   前記アノード層の間の前記半導体層を貫いて、前記カソード層に達し、前記アノード層及び前記半導体層を分離するメサエッチング溝と、
   を具備することを特徴とするダイオード。
3. ５×１０^１９／ｃｍ^３以上、１×１０^２０／ｃｍ^３以下の範囲の高不純物濃度の第１導電型のカソード層と、
   前記カソード層の第１主面に設けられ、１．３×１０^１１／ｃｍ^３以上、２．６×１０^１３／ｃｍ^３以下の範囲の低不純物濃度のイントリンシック層としての第２導電型の半導体層と、
   前記半導体層の第１主面に選択的に設けられた第２導電型のアノード層と、
   前記アノード層の間の前記半導体層を貫いて、前記カソード層に達し、前記アノード層及び前記半導体層を分離するメサエッチング溝と、
   を具備することを特徴とするダイオード。
4. ５×１０^１９／ｃｍ^３以上の高不純物濃度の第１導電型のカソード層の第１主面にエピタキシャル法により、２．６×１０^１３／ｃｍ^３以下の低不純物濃度のイントリンシック層としての第２導電型の半導体層を形成する工程と、
   前記半導体層の第１主面に、第２導電型のアノード層を選択的に形成する工程と、前記アノード層の間の前記半導体層を貫いて、前記カソード層に達し、前記アノード層及び前記半導体層を分離するメサエッチング溝を形成する工程と、
   を具備することを特徴とするダイオードの製造方法。
5. ５×１０^１９／ｃｍ^３以上の高不純物濃度の第１導電型の第１のシリコンウエーハと、２．６×１０^１３／ｃｍ^３以下の低不純物濃度の第２導電型の第２のシリコンウエーハとを貼り合わせる工程と、
   前記第２のシリコンウエーハの、第１のシリコンウエーハと相対向する面を所定の厚さに研削及び鏡面研磨し、前記第１のシリコンウエーハを第１導電型のカソード層とし、前記第２のシリコンウエーハをイントリンシック層としての第２導電型の半導体層とする工程と、
   前記半導体層の第１主面に、第２導電型のアノード層を選択的に形成する工程と、前記アノード層の間の前記半導体層を貫いて、前記カソード層に達し、前記アノード層及び前記半導体層を分離するメサエッチング溝を形成する工程と、
   を具備することを特徴とするダイオードの製造方法。

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