JPH0428144B2 - - Google Patents
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- JPH0428144B2 JPH0428144B2 JP59177803A JP17780384A JPH0428144B2 JP H0428144 B2 JPH0428144 B2 JP H0428144B2 JP 59177803 A JP59177803 A JP 59177803A JP 17780384 A JP17780384 A JP 17780384A JP H0428144 B2 JPH0428144 B2 JP H0428144B2
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- Japan
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- forming
- semiconductor substrate
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- layer containing
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Links
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- 239000000758 substrate Substances 0.000 claims description 23
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
Description
【発明の詳細な説明】
＜産業上の利用分野＞
本発明は半導体基板上にpn接合またはシヨツ
トキ・バリア接合などにより形成する複数の電子
素子間の分離特性の改善に関する。
トキ・バリア接合などにより形成する複数の電子
素子間の分離特性の改善に関する。
＜従来技術＞
半導体基板上に薄膜を形成し、ダイオードやト
ランジスタなどの電子素子を形成する場合、小さ
な面積に可能な限り多くの電子素子を形成した方
が経済的に有利である。
ランジスタなどの電子素子を形成する場合、小さ
な面積に可能な限り多くの電子素子を形成した方
が経済的に有利である。
従来半導体基板上に電子素子を形成する方法と
して、第２図〜第４図にて断面図にて示すものが
知られている。第２図において、３は半導体基板
でその一方の面にシヨツトキ・バリア接合電極１
が一定の間隔ｄを隔てて形成され、他方の面にオ
ーミツク接合電極２が全面に形成され、前記電極
１，２間に電子素子を構成している。上記従来例
においては、各電子素子間の分離は半導体基板３
を高抵抗半導体とし、電子素子間の距離を大きく
とつて各電子素子間の抵抗が大きくなるようにし
て行なつていた。このような構造の場合、第５図
の断面図にて示す如く、半導体基板の抵抗を大き
くして高密度に電子素子を形成しようとしても高
抵抗半導体のキヤリア濃度が低くなるに従い空乏
層８が拡大し、この空乏層８が隣接の電子素子と
接触するので、各電子素子間の間隔を小さくする
ことが難しく、経済的に不利であるとともに各電
子素子の配置や設計上も問題がある。
して、第２図〜第４図にて断面図にて示すものが
知られている。第２図において、３は半導体基板
でその一方の面にシヨツトキ・バリア接合電極１
が一定の間隔ｄを隔てて形成され、他方の面にオ
ーミツク接合電極２が全面に形成され、前記電極
１，２間に電子素子を構成している。上記従来例
においては、各電子素子間の分離は半導体基板３
を高抵抗半導体とし、電子素子間の距離を大きく
とつて各電子素子間の抵抗が大きくなるようにし
て行なつていた。このような構造の場合、第５図
の断面図にて示す如く、半導体基板の抵抗を大き
くして高密度に電子素子を形成しようとしても高
抵抗半導体のキヤリア濃度が低くなるに従い空乏
層８が拡大し、この空乏層８が隣接の電子素子と
接触するので、各電子素子間の間隔を小さくする
ことが難しく、経済的に不利であるとともに各電
子素子の配置や設計上も問題がある。
第３図に示す従来例は半導体基板３の一方の面
にエピタキシヤル層４を形成し、この上にシヨツ
トキ・バリア接合後エピタキシヤル層４をメサエ
ツチングして各電子素子間の分離を行なつて他方
の面に形成したオーミツク電極２との間で電子素
子を構成する方法であるが、半導体基板上にエピ
タキシヤル層を形成しその表面にメサエツチング
を行なう技術が各種化合物半導体では確立されて
おらず困難な場合が多い。
にエピタキシヤル層４を形成し、この上にシヨツ
トキ・バリア接合後エピタキシヤル層４をメサエ
ツチングして各電子素子間の分離を行なつて他方
の面に形成したオーミツク電極２との間で電子素
子を構成する方法であるが、半導体基板上にエピ
タキシヤル層を形成しその表面にメサエツチング
を行なう技術が各種化合物半導体では確立されて
おらず困難な場合が多い。
第４図に示す従来例は半導体基板３の一方の面
にエピタキシヤル層４を形成し、このエピタキシ
ヤル層４を拡散層５により分離し他方の面に形成
したオーミツク電極２との間で電子素子を構成す
る方法で、例えばエピタキシヤル層がｎ形エピタ
キシヤル層であれば拡散層はp+拡散層として形
成する。この場合、シヨツトキ・バリア接合電極
１の形成は拡散層５を形成する前でも後でもよ
い。しかしながら、各種化合物半導体に拡散層５
を形成するための熱処理工程やドーパントの選択
は技術的に確立されておらず困難な場合が多い。
にエピタキシヤル層４を形成し、このエピタキシ
ヤル層４を拡散層５により分離し他方の面に形成
したオーミツク電極２との間で電子素子を構成す
る方法で、例えばエピタキシヤル層がｎ形エピタ
キシヤル層であれば拡散層はp+拡散層として形
成する。この場合、シヨツトキ・バリア接合電極
１の形成は拡散層５を形成する前でも後でもよ
い。しかしながら、各種化合物半導体に拡散層５
を形成するための熱処理工程やドーパントの選択
は技術的に確立されておらず困難な場合が多い。
＜発明の目的＞
本発明は上記従来例の問題点に鑑みてなされた
もので、例えば光検出素子等のように空乏層が大
きいほうが好ましい電子素子を高密度に形成する
場合に各電子素子の間隔を大きくすることなく簡
単に分離することが可能な分離法を提供すること
を目的とする。
もので、例えば光検出素子等のように空乏層が大
きいほうが好ましい電子素子を高密度に形成する
場合に各電子素子の間隔を大きくすることなく簡
単に分離することが可能な分離法を提供すること
を目的とする。
＜発明の構成＞
この目的を達成する本発明の構成は、CdTe結
晶からなる高抵抗半導体基板上に空乏層が大きい
方が好ましい複数の電子素子を近接して形成する
に際し、 前記基板を化学エツチングして表面近くに存
在する欠陥，不純物によつて生じる深いトラツ
プ準位を含む層を形成する工程と、 前記深いトラツプ準位を含む層のうち前記電
子素子を形成すべき領域のみをエツチングによ
り除去する工程と、 前記深いトラツプ準位を含む層を除去した部
分に前記電子素子を形成する工程。
晶からなる高抵抗半導体基板上に空乏層が大きい
方が好ましい複数の電子素子を近接して形成する
に際し、 前記基板を化学エツチングして表面近くに存
在する欠陥，不純物によつて生じる深いトラツ
プ準位を含む層を形成する工程と、 前記深いトラツプ準位を含む層のうち前記電
子素子を形成すべき領域のみをエツチングによ
り除去する工程と、 前記深いトラツプ準位を含む層を除去した部
分に前記電子素子を形成する工程。
を含むことを特徴とするものである。
＜実施例＞
第１図は本発明の一実施例を示すもので、３０
は例えばｐ形CdTe結晶からなる高抵抗半導体で
ある。１０は分離帯で、高抵抗半導体３０の表面
に形成された欠陥、不純物によつて生じる深いト
ラツプ準位を含む層により形成されている。この
欠陥、不純物によつて生じる深いトラツプ準位を
含む層１０は通常は半導体基板の欠陥として極力
除かれるべきものであるが、本発明においてはこ
の欠陥を積極的に利用して分離帯１０を形成する
ものである。まず、高抵抗半導体基板３０を例え
ばBr2（臭素）とメタノールの混合液で化学エツ
チングして、基板３０の表面近くに深いトラツプ
準位を含む層を形成し、次にシヨツトキ・バリア
接合電極１が形成される面のみをAr+イオンによ
つてエツチングして深いトラツプ順位を含む層を
取り除き、シヨツトキ・バリア接合電極１が形成
される面以外に深いトラツプ順位を含む層を残し
て分離帯１０を形成する。上記のように分離帯１
０を形成した後、Al，Pt等を深いトラツプ準位
を取り除いた部分にシヨツトキ・バリア接合して
電極１を形成し、他方の面に形成したオーミツク
電極２との間で電子素子を構成する。この方法に
よれば、シヨツトキ・バリア接合によつて半導体
基板３０に形成される空乏層の拡大が分離帯１０
によつて阻止され隣接する電子素子が接触するこ
とがない。
は例えばｐ形CdTe結晶からなる高抵抗半導体で
ある。１０は分離帯で、高抵抗半導体３０の表面
に形成された欠陥、不純物によつて生じる深いト
ラツプ準位を含む層により形成されている。この
欠陥、不純物によつて生じる深いトラツプ準位を
含む層１０は通常は半導体基板の欠陥として極力
除かれるべきものであるが、本発明においてはこ
の欠陥を積極的に利用して分離帯１０を形成する
ものである。まず、高抵抗半導体基板３０を例え
ばBr2（臭素）とメタノールの混合液で化学エツ
チングして、基板３０の表面近くに深いトラツプ
準位を含む層を形成し、次にシヨツトキ・バリア
接合電極１が形成される面のみをAr+イオンによ
つてエツチングして深いトラツプ順位を含む層を
取り除き、シヨツトキ・バリア接合電極１が形成
される面以外に深いトラツプ順位を含む層を残し
て分離帯１０を形成する。上記のように分離帯１
０を形成した後、Al，Pt等を深いトラツプ準位
を取り除いた部分にシヨツトキ・バリア接合して
電極１を形成し、他方の面に形成したオーミツク
電極２との間で電子素子を構成する。この方法に
よれば、シヨツトキ・バリア接合によつて半導体
基板３０に形成される空乏層の拡大が分離帯１０
によつて阻止され隣接する電子素子が接触するこ
とがない。
なお半導体基板上に形成する電子素子として
は、光検出素子、β線検出素子、χ線検出素子を
多チヤンネル形として形成する等、各種利用が可
能である。また本実施例においては、電子素子を
構成する一方の電極をシヨツトキ・バリア接合電
極として説明したがこの電極はpn接合電極とし
て構成してもよい。
は、光検出素子、β線検出素子、χ線検出素子を
多チヤンネル形として形成する等、各種利用が可
能である。また本実施例においては、電子素子を
構成する一方の電極をシヨツトキ・バリア接合電
極として説明したがこの電極はpn接合電極とし
て構成してもよい。
＜発明の効果＞
以上、実施例とともに具体的に説明したよう
に、本発明によれば、高抵抗化合物半導体基板上
に空乏層が大きい方が好ましい複数の電子素子を
近接して形成するに際し、基板を化学エツチング
して表面近くに存在する欠陥，不純物によつて生
じる深いトラツプ準位を含む層を形成する工程
と、電子素子を形成すべき領域をエツチングによ
り除去する工程と、その除去した部分に電子素子
を形成する工程により作製するので、 (1) イオン注入装置等の高エネルギーを必要とす
る大きな装置を用いる工程が不要である。
に、本発明によれば、高抵抗化合物半導体基板上
に空乏層が大きい方が好ましい複数の電子素子を
近接して形成するに際し、基板を化学エツチング
して表面近くに存在する欠陥，不純物によつて生
じる深いトラツプ準位を含む層を形成する工程
と、電子素子を形成すべき領域をエツチングによ
り除去する工程と、その除去した部分に電子素子
を形成する工程により作製するので、 (1) イオン注入装置等の高エネルギーを必要とす
る大きな装置を用いる工程が不要である。
(2) 高抵抗化するために必要な深い不純物準位を
形成する為の不純物を添加する工程が不要であ
る。
形成する為の不純物を添加する工程が不要であ
る。
(3) 熱処理を全く必要としない（特に−族半
導体の場合、中には熱変成層の様な不必要で害
のある変化が生じることがある。） 等顕著な効果がある。
導体の場合、中には熱変成層の様な不必要で害
のある変化が生じることがある。） 等顕著な効果がある。
第１図は本発明の一実施例を示す半導体基板の
断面図、第２図〜第４図は従来例を示す半導体基
板の断面図、第５図は第２図の従来例において空
乏層が接触した状態を示す断面図である。 １……シヨツトキ・バリア電極、２……オーミ
ツク接合電極、１０……分離帯、３０……高抵抗
半導体。
断面図、第２図〜第４図は従来例を示す半導体基
板の断面図、第５図は第２図の従来例において空
乏層が接触した状態を示す断面図である。 １……シヨツトキ・バリア電極、２……オーミ
ツク接合電極、１０……分離帯、３０……高抵抗
半導体。
Claims (1)
- 【特許請求の範囲】 １ 高抵抗化合物半導体基板上に空乏層が大きい
方が好ましい複数の電子素子を近接して形成する
に際し、 前記基板を化学エツチングして化学的組成比
のずれを表面に生じさせ、これによる欠陥ある
いは内在する不純物によつて生じる深いトラツ
プ準位を含む層を形成する工程と、 前記深いトラツプ準位を含む層のうち前記電
子素子を形成すべき領域のみをエツチングによ
り除去する工程と、 前記深いトラツプ準位を含む層を除去した部
分に前記電子素子を形成する工程。 を含むことを特徴とする電子素子の分離法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59177803A JPS6155938A (ja) | 1984-08-27 | 1984-08-27 | 電子素子の分離法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59177803A JPS6155938A (ja) | 1984-08-27 | 1984-08-27 | 電子素子の分離法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6155938A JPS6155938A (ja) | 1986-03-20 |
| JPH0428144B2 true JPH0428144B2 (ja) | 1992-05-13 |
Family
ID=16037358
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59177803A Granted JPS6155938A (ja) | 1984-08-27 | 1984-08-27 | 電子素子の分離法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6155938A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01222761A (ja) * | 1988-03-02 | 1989-09-06 | Toukaiku Suisan Kenkyu Shocho | 晒し肉の製造方法 |
| US5196221A (en) * | 1990-02-08 | 1993-03-23 | Rutgers University | Process for inhibiting the growth of bacteria on seafood |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4837232A (ja) * | 1971-09-15 | 1973-06-01 | ||
| JPS5658226A (en) * | 1979-10-17 | 1981-05-21 | Matsushita Electric Ind Co Ltd | Manufacture of semiconductor device |
| JPS5662882A (en) * | 1979-10-30 | 1981-05-29 | Agency Of Ind Science & Technol | Feeding of raw material to pyrolysis plant and its device |
| JPS57177537A (en) * | 1981-04-24 | 1982-11-01 | Matsushita Electric Ind Co Ltd | Isolation of semiconductor element |
| JPS5860557A (ja) * | 1981-10-06 | 1983-04-11 | Nec Corp | 砒化ガリウム高抵抗層形成方法 |
-
1984
- 1984-08-27 JP JP59177803A patent/JPS6155938A/ja active Granted
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4837232A (ja) * | 1971-09-15 | 1973-06-01 | ||
| JPS5658226A (en) * | 1979-10-17 | 1981-05-21 | Matsushita Electric Ind Co Ltd | Manufacture of semiconductor device |
| JPS5662882A (en) * | 1979-10-30 | 1981-05-29 | Agency Of Ind Science & Technol | Feeding of raw material to pyrolysis plant and its device |
| JPS57177537A (en) * | 1981-04-24 | 1982-11-01 | Matsushita Electric Ind Co Ltd | Isolation of semiconductor element |
| JPS5860557A (ja) * | 1981-10-06 | 1983-04-11 | Nec Corp | 砒化ガリウム高抵抗層形成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6155938A (ja) | 1986-03-20 |
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