JP2005135972A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】半導体基板、特に不純物拡散が困難なＳｉＣに対して、同一導電型であって不純物濃度の異なる複数の領域を一度のイオン注入で形成する製造方法に関する。
【解決手段】 ｎ型の半導体層２の表面に第1の開口部を有する第1の絶縁物３１を設置し、第1の開口部に第２の開口部を有する第1の絶縁膜３１より薄い第２の絶縁膜３２を設置し、第1の絶縁膜３１をマスクに、第2の絶縁膜３２と第２の開口部を通してｐ型の不純物をイオン注入することによりｐ型の低濃度領域４１を作成し、更に第２の開口部を通してｐ型の不純物をイオン注入することにより、ｐ型の低濃度領域４１内にｐ型の高濃度領域４２を作成することを特徴とするする半導体装置の製造方法。ショットキーダイオードのガードリングに適用し、耐圧が安定し、順サージに強い素子が得られた。またこの製造方法は表面濃度の異なる複数のウェル領域の形成にも応用できる。
【選択図】 図２

Description

本発明は、半導体基板、特に不純物拡散が困難な炭化けい素（以下「ＳｉＣ」と称する。）半導体基板に対して、同一導電型であって不純物濃度の異なる複数の領域を一度のイオン注入ならびに拡散工程で形成する製造方法に関する。
ＳｉＣは広いバンドギャップ、高い最大電界強度を持つため、大電力、高耐圧の電力用デバイスへの応用が展開されている。ＳｉＣショットキーダイオードは少数キャリアの注入がほとんど無いため高速スイッチングができる。また構造が簡単なため、製造が比較的容易でＳｉＣデバイスの実用化の一番手となった。
従来のけい素（以下「Ｓｉ」と称する。）のショットキーダイオードでは、高耐圧化しようとすると、シリーズ抵抗分が急激に大きくなる結果、順電圧が高くなり実用的でなくなってくる。また、バンドギャップが小さいため、特に、低い不純物濃度の場合、あるいは接合温度が高い場合には少数キャリアの注入が多くなり、高速スイッチングができなくなる。
Ｓｉに対してＳｉＣは広いバンドギャップを持つため高耐圧、高温動作においても少数キャリアの注入が少なく、また、高い最大電界強度を持つため高耐圧の領域においてもシリーズ抵抗分はそれほど大きくならない。
図５は従来のショットキーダイオードの構造の例を説明する図である（特許文献１、２参照。）。ショットキーダイオードでは安定した耐圧と高信頼度を得るためにショットキー障壁を形成するアノード電極層５周辺部にｎ型の半導体層２とは逆の導電型であるｐ型のガードリング領域４を設けている。アノード電極層５はｎ型の半導体層２とｐ型のガードリング領域４の表面に形成されている。アノード電５はｎ型の半導体層２の界面でショットキー接合を作り、ガードリング4とも電気的に接続されている。
半導体の基板はシリーズ抵抗を下げるためにｎ＋型の半導体層１の表面に耐圧を確保するのに必要な濃度と厚さを持つｎ型の半導体層２が形成され、ｎ＋型の半導体層１の裏面にはカソード電極層６を形成したときにオーミック電極特性が確保されるよう、ｎ型不純物をイオン注入したｎ＋＋型の半導体層７が形成されている構成になっている。以下、半導体層がＳｉＣの場合について述べる。このｎ＋＋型の半導体層７の表面にＮｉ等のカソード電極層６が蒸着などの方法により形成されている。
アノード電極層５は、ショットキーダイオードが使用される電源等の機器における性能を最大にするような障壁高さが選ばれ、さらに信頼度確保の点から金属や金属間化合物あるいはシリサイド等から選ばれる。Ｔｉ、Ｍｏ、Ｎｉ、Ａｌ、Ａｌ−Ｔｉ合金などが用いられる例が多い。
従来の例において順方向にサージ電流が入力されると素子が破壊しやすいという現象を見出した。特にＴｉ、Ｎｉ、Ｍｏあるいはこれらの合金等のショットキー障壁高さが低い場合に顕著である。このようなショットキーダイオードの場合、実用領域の順電流をはるかに超える順サージ電流の領域で、少数キャリアの注入がないが故に、オーミック抵抗分が大きく、順電圧が高くなり、接合部の温度上昇が大きくなるため、順サージ電流で壊れやすい現象が生じるものと思われる。
また、順方向に大電流が流れると突然少数キャリアの注入が始まり、急激に順電圧が下がる場合があることがシミュレーションで確認されている。負性抵抗特性を示すため、素子構造のわずかな不均一により、ショットキーダイオードのごく一部に大電流が集中するため順サージ電流に弱いという現象も生じていると推定される。
ＳｉＣショットキーダイオードを試作し原因を究明したところ、ｐ型のガードリング領域４の表面濃度が高く、アノード電極５との間で十分なオーミック接触が得られているとＳｉＣショットキーダイオードの順方向にサージ電流が入力されても破壊されにくいということがわかった。
しかしながら、ｐ型のガードリング領域４の表面濃度を高くすると、耐圧が出難くなり、漏れ電流も大きくなってしまう。ガードリング４の周辺に同じ導電型の低濃度の終端拡張層（特許文献３参照。）を設けても耐圧が出難い。分析を行った結果、ｐ型のガードリング領域４を高濃度とすると、ｐ型のガードリング領域４の表面層に荒れを生じ、この部分において逆電圧印加時のリーク電流が大きくなることが分かった。さらに、高濃度部分に欠陥が多くできるため、逆電圧印加時に、逆電圧による空乏層がこの欠陥部分まで到達すると逆電流が多くなり、ソフトな逆電圧波形になるため耐圧が小さくなることが分かった。
この耐圧低下の減少は、ＳｉＣに固有な現象ではなく、拡散工程が困難で、深い拡散ができなく、高濃度拡散層を形成しようとする欠陥が多くなってしまう他の化合物半導体でも同様である。Ｓｉについても、イオン注入を用い、拡散深さを浅く設計する場合は、同様な現象が生じる。
ｐ型のガードリング領域４を低濃度とし、表面の一部を高濃度とすると、ショットキー障壁形成用の金属とｐ型のガードリング領域４の接触が良好なオーミック接触となり、順サージに強くなる。また、ｐ型のガードリング領域４の大部分が低濃度であると、逆電圧によってｐ型のガードリング領域４内に広がる空乏層はこの低濃度部分にほぼ留まる。表面の高濃度の部分には到達しないか、達してもわずかである。従って、高濃度の欠陥のある部分にに掛かる電界は非常に低いか、掛からないことになる。この方式によるｐ型のガードリング領域４の構造であれば、逆電流が少なく、耐圧を高く維持したまま順サージ耐量を向上させることができる。この低濃度領域は、周辺方向に適度に拡張することにより、リサーフ層として働き、耐圧を向上できる（特許文献４、非特許文献１参照。）。
図６は従来の実施例の工程を説明するための図である。この図を用いて、従来のｐ型のガードリング領域４形成工程を説明する。ｎ型の半導体層２の表面に酸化けい素からなる絶縁膜３１を堆積し、写真工程とフッ酸系のエッチング工程を用いて、ｐ型のガードリング領域４形成する予定の領域上に存在する絶縁膜３１を除去し、イオン注入用の窓明けを行う。この後、絶縁膜をマスクにｐ型の不純物をイオン注入し、熱処理することにより、ｐ型のガードリング領域４を形成する。ｐ型のガードリング領域４の表面におけるｐ型不純物の濃度が低下するのを防ぐために、イオン注入工程の前に、ｎ型の半導体層２の表面に酸化けい素からなる絶縁膜３３を薄く堆積することもある。
このように、従来、一回の絶縁膜形成工程、窓明け用写真工程、窓明けエッチング工程、イオン注入工程と活性化拡散工程でｐ型のガーリング領域４を形成していた。しかし、濃度の異なる領域を形成するためにはｐ型のガードリング領域４の形成工程が二倍になってしまう問題点がある。従来、深い高濃度領域の周辺に浅い低濃度領域を一度の拡散で作る方法はあるものの、低濃度領域の中に高濃度領域を簡易に作る方法で工程を少なくする方法はなかった（特許文献３、５、６参照。）。
米国特許３５４１４０３号明細書 米国特許５８９５２６０号明細書 米国特許４６３８５５１号明細書 特開２００３-１０１０３９号公報 特開昭５７−１２８０２７号公報 特開２００１−２９７９９７号公報 J.A.Appels et al., Proc.IEDM, pp.238-241(1979)
ｐ型のガードリング領域４を有するショットキーダイオードにおいて、耐圧を低下させることなく、ｐ型のガードリング領域４の表面部分のみを高濃度とし、順サージ電流に対する耐量を向上させる拡散構造を簡易に形成する方法を提供する。またこの製造方法は表面濃度の異なる複数のウェル領域の形成にも応用できる。
本発明は、上記の課題を解決するための手段として、ショットキーダイオードのガードリング等の形成において、低濃度領域内に高濃度領域を作成するにあたり、イオン注入させない領域、低濃度領域、高濃度領域上にそれぞれ異なる厚さの絶縁膜を形成し、従来二度必要とされたイオン注入の工程を一度に行う半導体素子の製造方法を提供するものである。さらにレジストをイオン注入のマスクに利用することにより絶縁膜の形成工程を削減するものである。
請求項１記載の発明は、第1導電型の半導体層の表面に第1の開口部を有する第1の絶縁物を設置し、前記第1の開口部に第２の開口部を有する前記第1の絶縁膜より薄い第2の絶縁膜を設置し、前記第1の絶縁膜をマスクに、前記第2の絶縁膜と第２の開口部を通して第2導電型の不純物をイオン注入することにより第2導電型の低濃度領域を作成し、更に第2の開口部を通して第2導電型の不純物をイオン注入することにより、前記第2導電型の低濃度領域内に第2導電型の高濃度領域を作成することを特徴とするする半導体装置の製造方法である。
請求項２記載の発明は、前記第２の開口部には前記第２の絶縁膜より薄い第３の絶縁膜を設置することを特徴とする請求項1記載の半導体装置の製造方法である。
請求項３記載の発明は、前記絶縁物は酸化けい素若しくはレジスト膜又はこれらの複合されたものであることを特徴とする請求項1又は請求項2記載の製造方法である。
請求項４記載の発明は、前記第1導電型の半導体層は炭化けい素であることを特徴とする請求項1乃至請求項３記載の製造方法である。
請求項５記載の発明は、前記第2導電型の高濃度領域を作成するイオン注入は多重イオン注入の方式であり、その加速電圧の最大値は、前記第2導電型の低濃度領域を形成するイオン注入の加速電圧の最大値より小さい電圧であることを特徴とする請求項1乃至請求項４記載の半導体装置の製造方法である。
請求項６記載の発明は、前記第2導電型の低濃度領域は表面濃度の異なる複数のウェル領域であることを特徴とする請求項1乃至請求項５記載の半導体装置の製造方法。
ｐ型のガードリング領域４を有するショットキーダイオードにおいて、耐圧を低下させることなく、ｐ型のガードリング領域４の表面部分のみ高濃度とし、順サージ電流に対する耐量を向上させるショットキーダイオードのガードリング等の形成において、低濃度領域内に高濃度領域を作成するにあたり、イオン注入させない領域、低濃度領域、高濃度領域上にそれぞれ異なる絶縁膜を形成し、従来二度必要とされたイオン注入の工程を一度に行う半導体素子の製造方法を提供するものである。さらにレジストをイオン注入のマスクに利用することにより絶縁膜の形成工程を削減する。
本発明は、ショットキーダイオードのガードリング等の形成にあたり、低濃度領域内に高濃度領域を作成する工程において、イオン注入させない領域、低濃度領域、高濃度領域上にそれぞれ異なる絶縁膜を形成し、従来二度必要とされたイオン注入の工程を一度に行う半導体素子の製造方法を提供するものである。さらにレジストをイオン注入のマスクに利用することにより絶縁膜の形成工程を削減するものである。
図１は本発明の実施例１の構造を説明するための図である。本実施例は本発明を適用したショットキーダイオードの構造である。ｎ＋型の半導体層１の表面に耐圧を確保するのに必要な濃度と厚さを持つｎ型の半導体層２が形成されている。ｎ＋型の半導体層１の裏面にはｎ＋＋型の半導体層７が形成されている。ｎ＋＋型の半導体層７の表面にカソード電極層６が形成されている。ｎ＋＋型の半導体層７が高濃度であるため、カソード電極層６はオーミック特性が確保される。
アノード電極層５はｎ型の半導体層２の界面においてショットキー接合を形成している。
安定した耐圧と高信頼度を得るために、ショットキー接合周辺部にｎ型の半導体層２の導電型とは逆の導電型を持つｐ型のガードリング領域４が設けられている。ｐ型のガードリング領域４は耐圧を確保するためのp型のガードリングの低濃度領域４１とアノード電極５に対するオーミック性を確保するためのｐ＋型のガードリングの高濃度領域４２とからなる。
アノード電極層５はｎ型の半導体層２とｐ型のガードリング領域４に電気的に接続されている。また、アノード電極層５はｐ型のガードリング領域４からその外側に存在する絶縁膜３の上まで延在されている。この延在された電極により、逆電圧印加時にｎ型の半導体層２と絶縁物３の界面に存在する界面電荷の影響を和らげられ、ｎ型の半導体層２の表面における空乏層が拡張されるため、耐圧が出やすくなっている。
図２は本発明の実施例１の工程を説明する図である。この図を用いて、半導体がＳｉＣである場合についての製造方法を説明する。まず、高不純物濃度であって比抵抗０．０２Ω・ｃｍ以下であるＳｉＣのｎ＋型の半導体層１を用意する。この表面に濃度が１Ｅ１６個／cm３、厚さが１０μｍである低不純物濃度のｎ型の半導体層２をエピタキシアル法によって成長させる。
しかる後にｎ型の半導体層２の表面にＣＶＤ法によりＳｉの酸化膜による絶縁膜３１を１．７５μｍを成長させる。ｎ型の半導体層２上の絶縁膜３１を弗酸系のエッチング液を利用した写真工程によりｐ型のガードリングの低濃度領域４１を形成する部分だけ除去し、絶縁膜３の第１の開口部を形成する。
次に、この絶縁膜３とｎ型の半導体層２の表面にＣＶＤ法によりＳｉの酸化膜による新たな絶縁膜３２を０．２０μｍ成長させる。ｎ型の半導体層２上の絶縁膜３２を弗酸系のエッチング液を利用した写真工程によりｐ型のガードリングの高濃度領域４２を形成する部分だけ除去し、絶縁膜３の第２の開口部を形成する。
次に、この絶縁膜３１、３２とｎ型の半導体層２の表面にＣＶＤ法によりＳｉの酸化膜による新たな絶縁膜３３を０．０５μｍ成長させる。開口部以外の部分はＳｉの酸化膜が２．０μｍ、第１の開口部はＳｉの酸化膜が０．２５μｍ、第２の開口部にはＳｉの酸化膜が０．０５μｍの絶縁膜が形成されている。
しかる後、開口部を通してｐ型のガードリングの低濃度領域４１を形成するためにＡｌを加速電圧１００〜４００ｋｅＶで、１Ｅ１２から１Ｅ１３個／cm２イオン注入する。次に、p型のガードリングの高濃度領域を形成するためにＡｌを加速電圧３０〜１００ｋｅＶで、１Ｅ１４個／cm２イオン注入する。このイオン注入の工程は一度の工程で行ってしまう。
また、ｎ＋型の半導体層１の裏面にオーミック用のｎ＋＋型の半導体層７を形成するために、リンを加速電圧３０〜１３０ｋｅＶで、１E１５個／cm２イオン注入する。この後、不純物を活性化するためにアルゴン雰囲気中で１５００℃以上の温度で１０分間の熱処理を行う。
ｎ型の半導体層２の表面のｐ型のガードリング領域の濃度と接合深さについて説明する。前述の、Ａｌを加速電圧１００〜４００ｋｅＶで、１Ｅ１２から１Ｅ１３個／cm２イオン注入により、ｐ型のガードリングの低濃度領域４１が形成される。このとき、開口部以外は、２．０μｍ厚さのＳｉの酸化膜によりマスクされているため、開口部以外のｎ型の半導体層２の表面にはイオンが注入されない。第１、第２の開口部には１Ｅ１７から１Ｅ１８個／cm３の不純物濃度をもつｐ型のガードリングの低濃度領域が形成される。その深さは、第２の開口部で０．２μmであり、第２の開口部を除く第１の開口部で０．１μｍである。
また、前述のＡｌを加速電圧３０〜１００ｋｅＶで、１Ｅ１４個／cm２イオン注入により、ｐ型のガードリングの高濃度領域４２が形成される。このとき、第１の開口部は０．２５μｍ、開口部以外は２．０μｍ厚さのＳｉの酸化膜による絶縁膜３マスクされているため、第２の開口部以外におけるｎ型の半導体層２の表面にはイオンが注入されない。第２の開口部には１Ｅ２０個／cm３の不純物濃度をもつｐ型のガードリングの高濃度領域が形成される。その深さは、０．０５μｍである。
また、加速電圧３０〜１３０ｋｅＶ、１Ｅ１５個／cm２のリンのイオン注入により、ｎ＋型の半導体層１の裏面に形成した、ｎ＋＋型の半導体層７の表面濃度は１Ｅ２０個／cm３であり接合深さ０．０５μｍである。
しかる後、ｐ型のガードリング領域４の中央から内側のｎ型の半導体層１の酸化膜を弗酸系のエッチング液を利用したエッチング、写真工程により除去する。この表面にショットキー障壁形成用のアノード電極層５としてＴｉをスパッタリング法にて堆積する。周辺の絶縁膜３上の不要なＴｉの堆積膜を、ＣＦ４系ドライエッチングを利用したエッチング、写真工程にて除去する。
裏面のオーミック用ｎ＋＋型の半導体層７の表面にカソード電極層６としてスパッタリング法によりＮｉ電極を形成する。これで、図１に示した、本発明の製造方法を適用した実施例１の半導体装置ができあがる。
図１の実施例１のＳｉＣショットキーダイオードにおいてアノード電極層５に正電圧を、カソード電極層６に負電圧を印加するとアノード電極層５とｎ型の半導体層２の間に形成されたショットキー接合が順バイアスされ、アノード電極層５からカソード電極層６に向かって電流が流れる。
この時ｐ型のガードリング領域４に対するカソード電極層６はアノード電極層５と電気的に接続されているのでｐ型のガードリング領域４とｎ型の半導体層２との間にあるｐｎ接合も順バイアスされる。ｐｎ接合の障壁高さはショットキー接合の障壁高さより高いため実用的な順電流の領域ではｐｎ接合には電流が流れないか流れても僅かである。
ｐ型のガードリング領域４に対するアノード電極層５のオーミック特性が不十分の場合、
実用領域の順電流をはるかに超える順サージ電流の領域で、ＳｉＣショットキーダイオードのシリーズ抵抗分は大きいままであるため、ＳｉＣショットキーダイオードの順電圧は大きくなり、この損失により接合部温度が上がり順サージ破壊を起こす。、あるいは、ある順電圧になると突然少数キャリアが注入され、負性抵抗特性を示し、順電圧が急激に下がる。負性特性を示すため、素子構造のわずかな不均一により、ＳｉＣショットキーダイオードのショットキー接合部のごく一部に大電流が集中するために順サージ電流に弱いという現象が生じる。
本発明はｐ型のガードリングの高濃度領域４２を作製することによりｐ型のガードリング領域４の表面の不純物濃度を上げた。 従って、ｐ型のガードリング領域４に対するアノード電極層５のオーミック特性がよい。このため、実用領域の順電流をはるかに超える順サージ電流の領域になり、ＳｉＣショットキーダイオードの順電圧が大きくなってくると、ｐ型のガードリング領域４を通って順電流が流れ始める。ｐ型のガードリング領域４とｎ型半導体層２との間にあるｐｎ接合は大電流で比較的順電圧が小さいため、順サージで壊れにくい。
また、順方向の負性抵抗が壊れやすい原因であるときを考えてみる。実用領域の順電流をはるかに超える順サージ電流の領域になり、ＳｉＣショットキーダイオードの順電圧が大きくなってくると、ｐ型のガードリング領域４を順電流が流れ始める。ＳｉＣショットキーダイオード部分だけだと負性抵抗を示し破壊しやすくなる順電流の値、順電圧の値になる前からｐｎ接合から少数キャリアの注入がが少しづつ行われ、ＳｉＣショットキーダイオードのショットキー接合の部分まで拡散しシリーズ抵抗を下げる結果、負性抵抗が緩やかになり、順方向のサージ電流に対して破壊しにくくなる。
アノード電極層５に負電圧を、カソード電極層６に正電圧を印加するとショットキー障壁が逆バイアスされ、またｐ型のガードリング領域４とｎ型の半導体層２との間にあるｐｎ接合も逆バイアスされるため電流はほとんど流れなくなる。
逆バイアスされると、この電圧による空乏層は、ショットキー障壁とｐｎ接合からｎ型の半導体層２に広がっていく。同時に、ｐｎ接合から、ｐ型のガードリング領域４内にも広がってくる。ｐ型のガードリング領域４を空乏層を広がらせるためのｐ型のガードリングの低濃度領域４１とオーミック接触を得るためのｐ型のガードリングの高濃度領域４２とに分けた。ｐ型のガードリングの低濃度領域４１を設けたため、空乏層は、ｐ型のガードリングの低濃度領域４１だけに広がるか、もし、ｐ型のガードリングの高濃度領域４２まで広がるとしてもわずかである。従って、欠陥の多いｐ型のガードリングの高濃度領域４２まで空乏層が広がり、しかも高い電界が掛かるということはないので逆電流が多くなったり、耐圧が低下したり、耐圧がばらつくことがなくなった。
さらに、ｐ型のガードリング領域4のアノード電極層５と接触する部分にはｐ型のガードリングの高濃度領域４２が存在するため、順サージ耐量は高く安定している。
実施例１ではイオン注入のマスクとして絶縁膜を３回堆積したが、実施例２は、絶縁膜の堆積は１回で、イオン注入のマスクとしてレジスト膜を１層だけ使う簡易な方法である。
図３は本発明の実施例２の工程を説明する図である。この図を用いて、半導体がＳｉＣである場合についての製造方法を説明する。まず、高不純物濃度であって比抵抗０．０２Ω・ｃｍ以下であるＳｉＣのｎ＋型の半導体層１を用意する。この表面に濃度１Ｅ１６個／cm３で厚さ１０μｍの低不純物濃度のｎ型の半導体層２をエピタキシアル法によって成長させる。
しかる後にｎ型の半導体層２の表面にＣＶＤ法によりＳｉの酸化膜による絶縁膜３を０．２５μｍ成長させる。ｎ型の半導体層２上の酸化膜３を弗酸系のエッチング液を利用した写真工程によりｐ型のガードリングの高濃度領域４２を形成する部分だけ除去し、酸化膜３の第２の開口部を形成する。
次に、この絶縁膜３上にレシスト膜７を２．００μｍ塗布する。写真工程によりｐ型のガードリングの高濃度領域４２を含むｐ型のガードリングの低濃度領域４１形成する部分だけ除去し、レジスト膜８の開口部、第２の開口部を形成する。
実施例１において、第２の開口部に形成した０．０５μｍのＳｉの酸化膜は本実施例においては形成していない。この酸化膜はｐ型のガードリング領域４の表面におけるｐ型不純物の濃度が低下するのを防ぐためのものである。今回の発明では、ｐ型のガードリング領域４を空乏層を広がらせるためのｐ型のガードリングの低濃度領域４１とオーミック接触を得るためのｐ型のガードリングの高濃度領域４２とに分けたため、ｐ型のガードリングの高濃度領域４２に若干の欠陥があっても、耐圧に関し良好な特性が得られるために、この酸化膜形成の工程を省略できた。
しかる後、実施例１同様Ａｌを加速電圧１００〜４００ｋｅＶで、１Ｅ１２から１Ｅ１３個／cm２イオン注入とｐ型のガードリングの高濃度領域を形成するためにＡｌを加速電圧３０〜１００ｋｅＶで、１Ｅ１４個／cm２イオン注入を行う。ここで、レジスト膜８を除去する。する。このイオン注入の工程は一度の工程で行ってしまう。
また、ｎ＋型の半導体層１の裏面にオーミック用のｎ＋＋型の半導体層７を形成するために、リンを加速電圧３０〜１３０ｋｅＶで、１Ｅ１５個／cm２イオン注入、この後、不純物を活性化するためにアルゴン雰囲気中で１５００℃以上の温度で１０分間の熱処理を同様に行う。
このとき、開口部以外は、０．２５μｍのＳｉの絶縁膜３と２．０μｍ厚さのレジスト膜８によりマスクされているため、開口部以外のｎ型の半導体層２の表面にはイオンが注入されない。第１、第２の開口部に形成されるｐ型のガードリングの低濃度領域４１とｐ型のガードリングの高濃度領域４２は不純物濃度、接合深さその形状とも実施例１とほぼ同じであった。
しかる後、実施例１同様、ｎ型の半導体層２表面にショットキー障壁形成用のアノード電極層５を形成するためＴｉをスパッタリング法にて堆積し、周辺のＴｉの堆積膜をＣＦ４系ドライエッチングを利用した写真工程にて除去する。裏面のオーミック用ｎ＋＋型の半導体層７の表面にカソード電極層６としてスパッタリング法によりＮｉ電極を形成する。これで、図１に示した、本発明の製造方法を適用した実施例１の半導体装置ができあがる。
実施例２の工程を用いても、実施例１と同様な特性が得られると共に順サージ耐量が強くなっている。従来の実施例のように逆電流が多くなったり、耐圧が低下したり、耐圧がばらつくことがなくなった。従来絶縁膜堆積２回、写真２回、絶縁膜エチング２回、絶縁膜堆積２回、イオン注入工程２回行っていたのに対して、実施例１では絶縁膜堆積３回、写真２回、絶縁膜エチング２回、イオン注入工程１回と絶縁膜形成１回、イオン注入工程１回が省略できた。今回の実施例２では絶縁膜堆積１回、写真１回、絶縁膜エチング２回となり、レジスト塗布による写真工程は増えたものの従来工程が、６工程省略できた。
実施例３は本発明を集積回路のウェル領域形成に応用したものである。異なる表面濃度の複数のウェル領域を一度ののイオン注入で形成できる。
図４は本発明の実施例３の工程を説明する図である。この図を用いて、半導体がＳｉである場合についての製造方法を説明する。まず、高不純物濃度であって比抵抗０．０２Ω・ｃｍ以下であるＳｉのｎ＋型の半導体層１を用意する。この表面に濃度１Ｅ１５個／cm３で厚さ１０μｍの低不純物濃度のｎ型の半導体層２をエピタキシアル法によって成長させる。
しかる後にｎ型の半導体層２の表面に熱酸化によりＳｉの酸化膜による絶縁膜３を２．０μｍ成長させる。ｎ型の半導体層２上の酸化膜３を弗酸系のエッチング液を利用した写真工程により第１のウェル領域９２を形成する部分だけ除去し、酸化膜３に開口部を形成する。引き続き、熱酸化により、この開口部に第１のウェル領域９２の表面濃度になるよう設定された厚さの酸化膜を形成する。
次に、ｎ型の半導体層２上の酸化膜３を弗酸系のエッチング液を利用した写真工程により第２のウェル領域９３を形成する部分だけ除去し、酸化膜３に開口部を形成する。引き続き、熱酸化により、この開口部に第２のウェル領域９３の表面濃度になるよう設定された厚さの酸化膜を形成する。
次に、ｎ型の半導体層２上の酸化膜３を弗酸系のエッチング液を利用した写真工程によりウェルのオーミック領域９１を形成する部分だけ除去し、酸化膜３に開口部を形成する。引き続き、熱酸化により、この開口部に熱酸化により０．０５μｍの酸化膜を形成する。
しかる後、実施例１同様Ａｌを加速電圧１００〜４００ｋｅＶで、１Ｅ１２から１Ｅ１３個／cm２イオン注入を行う。比較的低い表面濃度の第１のウェル領域９２を形成する高い加速電圧ではドーズ量を少なくし、それより高めである表面濃度の第２のウェル領域９３を形成する低めの加速電圧ではドーズ量を多めにする。
次に、高濃度の浅いウェルのオーミック領域９１を形成するためにＡｌを加速電圧３０〜１００ｋｅＶのイオン注入も引き続き１Ｅ１４個／cm２イオン注入を行う。
この後、表面濃度の異なる複数の領域にＣＭＯＳを作製すれば、しきい値電圧の異なるＣＭＯＳを作製できる。本実施例では、表面濃度が３種類あるため、従来の方法では、少なくともイオン注入工程が３回必要であったが、本発明では１回ですむ。
半導体として実施例１、２ではＳｉＣの例を示したが、結晶系は４Ｈ、６Ｈあるいは３Ｃ型の他、他の結晶型（たとえば１５Ｒ）でも構わない。ショットキー障壁形成用のアノード電極層５はＴｉのほかＮｉ、またはＭｏ及びこれらの合金であってもよい。アノード電極５はＴｉである例を示した。パッケージに組みたてるためにＴｉの上にＡｌを堆積してＡｌボンディングをすることができる。Ａｕ線ボンディングのために、Ａｌ上にさらにＡｕが堆積されていてもよいし、半田接続用にＡｌ−Ｎｉ−Ａｇのような電極システムであってもよい。裏面のオーミック電極層８としてスパッタリング法によりＮｉ電極を形成したが、その他の金属を利用してもよいし、堆積法も電子ビームを利用した蒸着法などの他の方法であってもよい。
実施例１、２ではＳｉＣ以外の半導体、例えば、Ｓｉ等にも本発明は適用できる。実施例３ではＳｉ以外の半導体、例えば、ＳｉＣ等も適用できる。イオン注入のマスクとしてＳｉの酸化膜やレジスト膜の例を示したが、イオン注入のマスクはすべてＳｉの酸化膜による絶縁物であっても良いし、全てレジスト膜であっても良いし、これらの組み合わせであることもできる。レジスト膜は層状に何層か堆積することもできるし、マスクの光透過度を部分的に変えて、現像工程でレジストの膜厚を制御しても良い。
本発明はショットキーダイオードのガードリング構造に適用できる。特に拡散工程が困難なＳｉＣなどの化合物半導体の素子に効果がある。また、集積回路のウェルにおいて、多数の濃度の異なる低濃度領域を作り、その領域内に高濃度領域を作る場合等にも応用できる。
本発明の実施例１の構造を説明するための図である。 本発明の実施例１の工程を説明するための図である。 本発明の実施例2の工程を説明するための図である。 本発明の実施例３の工程を説明するための図である。 従来の実施例の構造を説明するための図である。 従来の実施例の工程を説明するための図である。
符号の説明
１：ｎ＋型の半導体層
２：ｎ型の半導体層
３：絶縁膜
３１：第１の絶縁膜
３２：第２の絶縁膜
３３：第３の絶縁膜
４：ｐ型のガードリング領域
４１：ｐ型のガードリングの低濃度領域
４２：p型のガードリングの高濃度領域
５：アノード電極層
６：カソード電極層
７：ｎ＋＋型の半導体層
８：レジスト膜
９１：ウェルのオーミック領域
９２：第1のウェル領域
９３：第2のウェル領域

Claims (6)

  1. 第1導電型の半導体層の表面に第1の開口部を有する第1の絶縁物を設置し、前記第1の開口部に第２の開口部を有する前記第1の絶縁膜より薄い第2の絶縁膜を設置し、前記第1の絶縁膜をマスクに、前記第2の絶縁膜と第２の開口部を通して第2導電型の不純物をイオン注入することにより第2導電型の低濃度領域を作成し、更に第2の開口部を通して第2導電型の不純物をイオン注入することにより、前記第2導電型の低濃度領域内に第2導電型の高濃度領域を作成することを特徴とするする半導体装置の製造方法。
  2. 前記第２の開口部には前記第２の絶縁膜より薄い第３の絶縁膜を設置することを特徴とする請求項１記載の半導体装置の製造方法。
  3. 前記絶縁物は酸化けい素若しくはレジスト膜又はこれらの複合されたものであることを特徴とする請求項１又は請求項２記載の製造方法。
  4. 前記第1導電型の半導体層は炭化けい素であることを特徴とする請求項１乃至請求項３記載の製造方法。
  5. 前記第2導電型の高濃度領域を作成するイオン注入は多重イオン注入の方式であり、その加速電圧の最大値は、前記第2導電型の低濃度領域を形成するイオン注入の加速電圧の最大値より小さい電圧であることを特徴とする請求項１乃至請求項４記載の半導体装置の製造方法。
  6. 前記第2導電型の低濃度領域は表面濃度の異なる複数のウェル領域であることを特徴とする請求項１乃至請求項５記載の半導体装置の製造方法。
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Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007141986A (ja) * 2005-11-16 2007-06-07 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP2007235064A (ja) * 2006-03-03 2007-09-13 Matsushita Electric Ind Co Ltd ショットキーバリア半導体装置及びその製造方法
WO2009116444A1 (ja) * 2008-03-17 2009-09-24 三菱電機株式会社 半導体装置
WO2011141981A1 (ja) * 2010-05-10 2011-11-17 株式会社日立製作所 半導体装置
JP2012129299A (ja) * 2010-12-14 2012-07-05 Nissan Motor Co Ltd 異種材料接合型ダイオード及びその製造方法
JP2012156444A (ja) * 2011-01-28 2012-08-16 Mitsubishi Electric Corp 炭化珪素半導体装置およびその製造方法
JP2013105798A (ja) * 2011-11-11 2013-05-30 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP2013120784A (ja) * 2011-12-06 2013-06-17 Toyota Motor Corp 半導体装置
JP2017098578A (ja) * 2017-01-31 2017-06-01 三菱電機株式会社 炭化珪素半導体装置およびその製造方法
WO2018073638A1 (en) * 2016-10-21 2018-04-26 Toyota Jidosha Kabushiki Kaisha Semiconductor device and production method thereof

Cited By (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007141986A (ja) * 2005-11-16 2007-06-07 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP2007235064A (ja) * 2006-03-03 2007-09-13 Matsushita Electric Ind Co Ltd ショットキーバリア半導体装置及びその製造方法
JP5361861B2 (ja) * 2008-03-17 2013-12-04 三菱電機株式会社 半導体装置
WO2009116444A1 (ja) * 2008-03-17 2009-09-24 三菱電機株式会社 半導体装置
JPWO2009116444A1 (ja) * 2008-03-17 2011-07-21 三菱電機株式会社 半導体装置
US8304901B2 (en) 2008-03-17 2012-11-06 Mitsubishi Electric Corporation Semiconductor device having a groove and a junction termination extension layer surrounding a guard ring layer
WO2011141981A1 (ja) * 2010-05-10 2011-11-17 株式会社日立製作所 半導体装置
JP2012129299A (ja) * 2010-12-14 2012-07-05 Nissan Motor Co Ltd 異種材料接合型ダイオード及びその製造方法
JP2012156444A (ja) * 2011-01-28 2012-08-16 Mitsubishi Electric Corp 炭化珪素半導体装置およびその製造方法
JP2013105798A (ja) * 2011-11-11 2013-05-30 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP2013120784A (ja) * 2011-12-06 2013-06-17 Toyota Motor Corp 半導体装置
WO2018073638A1 (en) * 2016-10-21 2018-04-26 Toyota Jidosha Kabushiki Kaisha Semiconductor device and production method thereof
CN109844954A (zh) * 2016-10-21 2019-06-04 丰田自动车株式会社 半导体器件及其制造方法
US10985241B2 (en) 2016-10-21 2021-04-20 Toyota Jidosha Kabushiki Kaisha Semiconductor device and production method thereof
CN109844954B (zh) * 2016-10-21 2022-05-10 丰田自动车株式会社 半导体器件及其制造方法
JP2017098578A (ja) * 2017-01-31 2017-06-01 三菱電機株式会社 炭化珪素半導体装置およびその製造方法

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