CN101207103B - 半导体封装元件及其制造方法 - Google Patents

Abstract

本发明提供一种半导体封装元件及其制造方法，该封装元件设有第一绝缘层，且设有多个孔洞于该第一绝缘层的第一表面上。此外，还设有多个封装导线，嵌设于该绝缘层中，与所述孔洞的另一端连接。多个孔洞可作为焊球连接封装导线的定位，使得半导体晶片的信号可以藉由该晶片的导体单元连至所述封装导线，并且经由焊球向外传输信号。该第一绝缘层的材料，以具有弹性模量大于1.0GPa的特性为宜。

Description

半导体封装元件及其制造方法

技术领域

本发明涉及一种半导体封装元件及其制造方法，更特别地，涉及一种在制造过程中可单独分离运输的导线架。

背景技术

随着科技发展，各种电子产品需求量大增，而对于电子产品的小型化，也是消费者所期望的，而应用于电子产品中的半导体元件，通常是关键的元件，因此半导体元件的需求，也走向小型化的设计，因此缩小半导体元件的线路间距(Pitch)与线宽，一直是产业努力的目标。而半导体元件的小型化，并不限于半导体晶片内部本身的线路间距问题，承负着晶片信号向外延伸的晶片封装，也扮演相当重要的角色。如果，半导体封装元件的线路间距不能有效缩小，则晶片经此封装后，实际应用的半导体元件体积小型化的程度就相当有限。

举例而言，传统封装的金属导线厚度，约为120～250微米(micrometer)，要经过光刻、曝光与蚀刻，才会形成封装导线(Package trace)。然而，因可蚀刻线距限制，以及下切(undercutting)效果，会影响封装导线的可靠度。因此，传统的导线架(lead frame)封装导线，并不太适合半导体元件小型化的需求。

因此，如何解决上述元件小型化问题，以及简化封装制程，实为目前半导体封装元件研发之一重要方向。

发明内容

依据本发明一实施例的一观点，在于提供一种半导体封装元件，包括第一绝缘层，设有多个孔洞在该第一绝缘层的第一表面上，以及多个封装导线，嵌设于该绝缘层中，与所述孔洞的另一端连接。

依据本发明另一实施例的一观点，在于提供一种半导体封装元件，包括第一绝缘层，且该绝缘材料具有弹性模量大于1.0GPa的特性；以及多个定位单元，以该第一绝缘层为材料，设于该第一绝缘层上；并且包括多个封装 导线，设于该等定位单元的下方。

依据本发明再一实施例的一观点，在于提供一种半导体封装元件制造方法，包括以下步骤：提供载体，并形成多个导线在该载体上，再形成第一绝缘层于所述多个导线上，而后形成多个定位单元于该第一绝缘层的第一表面上，且所述定位单元与所述导线直接接触。

依据本发明再一实施例的一观点，提出一种半导体封装元件制造方法，包括以下步骤：提供载体；形成由第一导电层构成的数个电绝缘的封装导线布局单元；而封装导线布局单元，则是由数个电绝缘的封装导线所组成；形成图案化的第二导电层在第一导电层上；形成由塑模材料构成的第一绝缘层，嵌封第一导电层与该第二导电层；选择性移除部分载体。

附图说明

图1至图8为根据本发明第一实施例的制作独立半导体封装元件的制作流程说明图。

图9至图14为根据本发明第一实施例的制作独立半导体封装元件，连结至晶片的进一步说明图，并包括三种不同的晶片封装说明例。

图15为根据本发明第一实施例的应用于多晶片封装的说明例。

图16至图17为根据本发明的封装元件实施例的未封装前的进一步细部说明图。

图18至图25为根据本发明第二实施例的制作独立半导体封装元件的说明图。

图26～36绘示根据本发明第三实施例的半导体封装元件的制造方法的流程图

【主要附图标记说明】

10：载体

11：光致抗蚀剂

11’：图样化光致抗蚀剂层

19、19’：载体

19’b：定位孔

19’c：支撑环

20：导电层

20’：第一导电层

20’a：第一导电层的表面

21：第一绝缘层

22.22’：孔洞

23：模具

25：光致抗蚀剂层

27：第二导电层

27’：孔洞

28：第一绝缘层

28a：第一绝缘层的表面

31、31’：晶片

32：柱状突块

32’：导电凸块

33、33’：焊料

39：导电凸点

41：第二导电层

42：导体单元

51，52，53：第二绝缘层

61：晶片

72：晶片固定连接至导线的空间

74：导电点

80：封装导线布局单元

81：光致抗蚀剂层

81a：第一开口

81b：第二开口

82：光掩模

82a：第一开口

82b：第二开口

84：导电点

90：定位孔

具体实施方式

为让本发明的上述特点以及可能的优点更为清晰，下文特举较佳实施例，并配合所附图式，作详细说明如下。

第一实施例

请参照图1及以下内容，其为本发明第一实施例的半导体封装元件的制造方法。首先提供载体10，在本实施例中，为一钢片(Steel)。然后，参照图2，在载体10上方，形成光致抗蚀剂层11，再成型为图案化光致抗蚀剂层11’，如图3所示。

请参照图4，在光致抗蚀剂层11’的空白部份，形成导电层20，其厚度一般为0.01～0.4mm，较佳为0.025～0.035mm。而在本实施例中，形成导电层20的方法为电镀法。除去光致抗蚀剂层11’，如图5所示，留下导电层20(第一导电层)，是作为封装导线使用，并非半导体晶片内的导线，而在本实施例中，导电层20形成的多个封装导线优选为电分离的，以作为封装导线布局单元(package trace layout unit)，但实际上，也可以是电连接的。而成型时，是同时形成多个封装导线布局单元(unit)，而各个封装导线布局单元为实质相同的图案，主要个别对应一个待封装的晶片。

请参照图6，提供一模具23，该模具23上设有多个突点，对应于导线层20的位置。而后注入绝缘材料，形成第一绝缘层21，其厚度一般为0.1～0.4mm，较佳为0.18～0.22mm。并使多个封装导线(package trace)嵌设于第一绝缘层21中，如第7图所示，或是设于第一绝缘层21中，并使其延伸至第一绝缘层的一表面。在本实施例中，绝缘材料为塑模材料(moldingmaterial)，且此绝缘材料具有弹性模量大于1.0GPa的特性，且较佳者，其CTE值小于10ppm/℃，在本实施例中，为环氧树脂(epoxy resin)。实际上，此第一绝缘层21，不见得限定于一层。对于本领域技术人员而言，亦可用几种材料，分次形成，组成复合的绝缘层，或是使用同一材料，分次成形，构成绝缘层。但这些变化，仍属于在本发明的保护范围内。但在本实施例中，是以一种单一材料，塑成第一绝缘层21，以使封装导线(package trace)嵌设于该第一绝缘层21中。亦即，第一绝缘层21的高度，要高于封装导线的高度。

由于模具23上对应于导线层20位置的突点，使得第一绝缘层21的表面上形成多个孔洞22。而后，移去模具23以及载体10，请参照图8，形成一可独立运送的半导体封装元件。由本图可见，在本实施例中，孔洞22的另一端，与导线层20的封装导线直接接触，所述孔洞是作为后续连接导体单元的定位单元。

请参照图9，如图8制成的独立半导体封装元件，以第二导体单元连接至晶片31。在本实施例中，是以焊料33(solder)、柱状凸块32(Pillar bump)连接至晶片31。此外，如图10所示，亦可在孔洞22中，全部填入或部分填入导体材料作为第二导电层41，例如镍、金、铜或焊料，在本实施例中是焊料41，以供后续进一步加工。

请参照图11，导体单元42(在本实施例中为焊球(solder ball)，也可以是其他形式的导线)可经由孔洞22的定位，固定于该独立半导体封装元件上，使得晶片31的信号经由柱状凸块32(Pillar bump)、焊料33(solder)、导线层20、导体单元42向外传输。而定位单元(在本实施例中为孔洞22，但此孔洞不一定要穿透，也可说是凹洞)可避免焊球的焊料因为加热而四处窜流，而被限定于孔洞22中。

而焊料41的设置，可使导体单元42与导线层20的电连结更为紧密，避免导体单元42在使用焊球时，无法完全填满孔洞22，产生气泡。

另一方面，独立半导体封装元件与晶片31的封装，可以有弹性。请参照图12，晶片31可以填入绝缘材料，例如封装材料(encapsulating material)，作为第二绝缘层51，封住柱状凸块32(Pillar bump)以下而露出晶片31；或是，如图13所示，第二绝缘层52封住柱状凸块32与晶片31，但露出晶面上表面；或者，如图14所示，只刚好封住柱状凸块32而与晶片31切齐。

此外，此半导体封装元件亦可用于多晶片封装。请参照图15，在第一绝缘层的孔洞以外，另外设有可供晶片61固定连接至导线的空间72，而以孔洞22’另外与焊球连接。

请参照图16，其为本发明一第一实施例导线架的示意图。其亦即图8所示元件的下视图。其中可见，第一导电层所形成的封装导线布局单元(package trace layout unit)80嵌设于第一绝缘层21中，其中还包括多个定位孔(fiducial mark)90，作为导线架用于晶片封装时的定位对齐之用。而本实施例的个别的封装导线布局单元80的形状，请参照图17。其中一个封装导线布局单元80中，包括多个电绝缘的封装导线，构成封装导线布局单元的图案，以对应一个待封装的晶片。其可能是较小的晶片，以导电点84与晶片 作电连接；或是较大的晶片，以导电点74与晶片作电连接。是以，本实施例可作为不同大小晶片的导线架之用。再由图16与图17可见，这些多个封装导线布局单元(unit)80为实质相同的图案，且这些多个封装导线布局单元(unit)80之间，以绝缘且重复的形式，排列成矩阵状，嵌设于第一绝缘层21之中。

而各个封装导线布局单元(unit)80的图案，较佳者为扇入(Fan-in)或扇出(Fan-out)图案。且第一导电层20与第二导电层41，可设有不同的线宽(pitch)，以达到线宽精细(Fine Pitch)的功能。

第二实施例

请参照图18及以下内容，其为本发明第二实施例的半导体封装元件的制造方法。首先提供载体19，在本实施例中，为铜片(Copper)。其他制法，与第一实施例图1至图4所示相同，而得出图18的阶段性结果，在载体19上形成图案化的第一导电层20′。

请参照图19，在第一导电层20′上方，形成一层光致抗蚀剂层25，并且图案化该光致抗蚀剂层25，留出孔洞27′。请参照图20，在孔洞27′中，形成第二导电层27，在本实施例中，是以电镀的方式成型，其为实质平坦状，并未凸出第一绝缘层28表面。

移除光致抗蚀剂层25，得到图案化的第一导电层20′以及第二导电层27，如图21所示。请参照图22，以模具填入塑模材料(molding material)形成第一绝缘层28，以将图案化的第一导电层20′以及第二导电层27嵌入于第一绝缘层28中。此第一绝缘层28所使用的塑模材料，在本实施例为环氧树脂(epoxyresin)，并且具有弹性模量大于1.0GPa的特性，且其CTE值小于10ppm/℃的特性。

以蚀刻方式，移除载体19，得到封装前的半导体封装元件，如图23所示。此封装前的半导体封装元件应用，请参照图24，其可以以焊料33′、导电凸块32′(Pillar bump)连接至晶片31′。

此外，其中第二导电层27可经预处理(pre-treatment)，可解决QFN封装会因为移除带(tape)而产生的树脂残余(resin residue)问题。

请参照图25，第一导电层20′封装导线布局上，亦可设有导电凸点39，可为银、金、其他金属或其他导电材料，并设置使得对应该导电凸点的封装导线布局垂直下方是作为第一绝缘层28的塑模材料。这样，封装前的半导 体封装元件应用于传统的导线键合(Wiring Bond)时，导线可连接至此导电凸点39，可使导线架尽可能接近封装晶片，并在连接导线时，不会摇晃，使制作导线连接到晶片的效能大为提高。

第三实施例

请参照图26～36，其绘示依照本发明第三实施例的半导体封装元件的制造方法的流程图。首先，提供载体19’。在本实施例中，载体19’为铜片(Copper)。其他制法，与第一实施例图1至图4所示相同，而得出图26的阶段性结果，在载体19’上形成图案化的第一导电层20′。

请参照图27，在第一导电层20′上方，形成一层光致抗蚀剂层25，并且图案化该光致抗蚀剂层25，留出孔洞27′。请参照图28，在孔洞27′中形成第二导电层27，在本实施例中，第二导电层27是以电镀的方式成型，其为实质平坦状，并未凸出该第一绝缘层28表面。

移除光致抗蚀剂层25，得到图案化的第一导电层20′以及第二导电层27，如图29所示。请参照图30，以模具填入塑模材料(molding material)形成第一绝缘层28，以将图案化的第一导电层20′以及第二导电层27嵌入于第一绝缘层28中。此第一绝缘层28所使用的塑模材料在本实施例为环氧树脂(epoxyresin)，并且具有弹性模量大于1.0GPa的特性，且其CTE值小于10ppm/℃的特性。

以蚀刻方式，移除载体19’，得到封装前的半导体封装元件，如图31～35所示。

请参照图31，光致抗蚀剂层81形成于载体19’上。然后，光致抗蚀剂层81透过光掩模82进行曝光。光掩模82具有至少一第一开口82a及至少一第二开口82b，如图32所示。接着，获得已图案化的光致抗蚀剂层81，从而图案化光致抗蚀剂层81具有至少一第一开口81a及至少一第二开口81b，如图33所示。其中第一开口81a及第一开口82a对应于第一绝缘层28的内侧区域，第二开口81b及第二开口82b对应于第一绝缘层28的外侧区域。

然后，请参照图34，以已图案化的光致抗蚀剂层81为掩模蚀刻载体19’。其中，载体19’及部分第一导电层20’同时被蚀刻，使得第一导电层20’的表面20’a及第一绝缘层28的表面28a位于不同表面。接着，移除已图案化的光致抗蚀剂层81，以形成支撑环19’c及至少一定位孔19’b于载体19’上， 如图35所示。

请参照图36。在部分载体19’被选择性移除后，支撑环19’c形成于载体19’的周边区域，且定位孔19’b形成于支撑环19’c内。半导体封装元件可透过支撑环19’c及定位孔19’b进行运送，而不会接触第一绝缘层28或第二导电层27。因此，可避免对于半导体封装元件的机械性损害。

由以上的实施例可知，导电层20或20′(封装导线)是以工艺直接成形，不需要对导电层进行微影、曝光与蚀刻，因此导电层不会受到蚀刻线距的限制，以及下切(undercutting)对封装导线可靠度的影响。因而封装导线可以比较适合半导体元件小型化的需求。

而且，封装导线布局单元(package trace layout unit)设有扇入(Fan-in)或扇出(Fan-out)图案的设置，可达到线宽精细(Fine pitch)功效。

再则，由于孔洞22(定位单元)的设置，可以使焊球连接至封装元件的定位较为精确，避免焊料因加热窜流。

此外，由于使用模具23，以及孔洞22(定位单元)的设置，是直接以第一绝缘层21的材料设成，使得填充一次塑模材料，即可形成第一绝缘层21以及形成定位单元，可以大幅简化半导体封装元件的制造工艺。

此外，由图11可见，由于封装导线20的设置，使得焊球(solder ball)间的间距可大于晶片凸块32(Pillar bump)间的间距，而可便于利用对线宽要求较低的工艺加工或制造。

此外，由于第一绝缘层21，使用塑模材料(molding material)作为各个封装导线图案(package trace pattern)的载具。所以各个封装导线图案(packagetrace pattern)之间并无金属导线连接，这与传统导线架(lead frame)在封装导线图案间必须有连接导线相连不同，而导线架中导线间的绝缘层，只是单纯用于绝缘，并不能作为载具。因此，依据本发明的实施例，因无连接导线架图案的连接导线，各个封装单体图案因此更容易切割。

再则，晶片连接至封装导线后，相较于过去的晶片，因为封装导线间仍有金属导线连接，因此，必须切割后才能个别测试。而依上述实施例，由于各个封装导线图案为电隔离，并无金属导线连接，所以晶片连接至封装导线后，可作批次测试。可大幅减少测试成本与时间。

综上所述，虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中的普通技术人员在不脱离本发明的精神和范围 内，当可进行各种更动与润饰。如前所述，第一绝缘层21不见得限定于一层。对于本领域技术人员而言，亦可用几种材料分次形成，组成一复合的绝缘层，或是使用同一材料分次成形，构成一绝缘层。但这些变化，仍属于在本发明的保护范围内。因此，本发明的保护范围当视所附的权利要求书所界定者为准。

Claims (32)

1.一种半导体封装元件，包括：

第一图案化的导电层，具有第一上表面和第一下表面；

第二图案化的导电层，具有第二上表面和第二下表面，第二图案化的导电层的第二下表面完全设置于并覆盖部分第一图案化的导电层的第一上表面上；

由塑模材料构成的第一绝缘层，其中第一绝缘层具有第三上表面和第三下表面，第一图案化的导电层和第二图案化的导电层完全设置于第一绝缘层内，第一图案化的导电层的第一下表面完全暴露于第一绝缘层的第三下表面，并构成多个封装导线布局单元，第二图案化的导电层的第二上表面完全暴露于第一绝缘层的第三上表面，但不覆盖第一绝缘层的第三上表面。

2.如权利要求1所述的半导体封装元件，其中各个封装导线布局单元设有扇入或扇出图案。

3.如权利要求1所述的半导体封装元件，其中第一图案化的导电层与第二图案化的导电层设有不同的节距。

4.如权利要求1所述的半导体封装元件，其中该第一图案化的导电层构成多个电绝缘的封装导线布局单元，且该多个封装导线布局单元为相同的图案。

5.如权利要求4所述的半导体封装元件，其中该多个封装导线布局单元排列成矩阵状。

6.如权利要求1所述的半导体封装元件，其中该塑模材料为环氧树脂。

7.如权利要求1所述的半导体封装元件，还包括多个金属凸点，设置于第一图案化的导电层的第一下表面上。

8.如权利要求1所述的半导体封装元件，还包括半导体芯片，经由一导电结构电连接到第一图案化的导电层的第一下表面。

9.一种半导体封装元件，包括：

第一图案化的导电层，具有第一上表面和第一下表面；

由塑模材料构成的第一绝缘层，其中第一绝缘层具有第二上表面和第二下表面，第一图案化的导电层完全设置于第一绝缘层内，第一图案化的导电层的第一下表面完全暴露于第一绝缘层的第二下表面，并构成多个封装导线布局单元；

多个孔洞，形成于该第一绝缘层的第二上表面上，其中第一图案化的导电层的第一上表面露出；以及

至少一种导电材料，完全设置于第一绝缘层的孔洞内，且与各个孔洞的侧壁及第一图案化的导电层的第一上表面接触，但不覆盖第一绝缘层的第二上表面。

10.如权利要求9所述的半导体封装元件，其中各个封装导线布局单元设有扇入或扇出图案。

11.如权利要求9所述的半导体封装元件，其中第一图案化的导电层和多个孔洞具有不同的节距。

12.如权利要求9所述的半导体封装元件，其中该第一图案化的导电层构成多个电绝缘的封装导线布局单元，且该多个封装导线布局单元为相同的图案。

13.如权利要求12所述的半导体封装元件，其中该多个封装导线布局单元排列成矩阵状。

14.如权利要求9所述的半导体封装元件，其中该塑模材料为环氧树脂。

15.如权利要求9所述的半导体封装元件，还包括半导体芯片，经由一导电结构电连接到第一图案化的导电层的第一下表面。

16.如权利要求9所述的半导体封装元件，其中多个金属凸点，设置于第一图案化的导电层的第一下表面上。

17.一种半导体封装元件的制造方法，包括以下步骤：

提供载体；

形成具有第一上表面和第一下表面的第一图案化的导电层；

形成由塑模材料构成的第一绝缘层，其中第一绝缘层具有第二上表面和第二下表面，第一图案化的导电层完全设置于第一绝缘层内；

形成多个孔洞于第一绝缘层的第二上表面上，其中第一图案化的导电层的第一上表面露出；

选择性移除载体，使第一图案化的导电层的第一下表面完全暴露于第一绝缘层的第二下表面，构成多个封装导线布局单元；以及

用至少一种导电材料填充孔洞，该导电材料完全设置于第一绝缘层的孔洞内且与各个孔洞的侧壁及第一图案化的导电层的第一上表面接触，但不覆盖绝缘层的第二上表面。

18.如权利要求17所述的半导体封装元件的制造方法，其中该第一图案化的导电层构成多个封装导线布局单元，且该多个封装导线布局单元为相同的图案。

19.如权利要求18所述的半导体封装元件的制造方法，其中该多个封装导线布局单元排列成矩阵状。

20.如权利要求17所述的半导体封装元件的制造方法，其中所述形成第一图案化的导电层的步骤包括：

在所述载体上形成第一光致抗蚀剂层；

图案化第一光致抗蚀剂层；

使用图案化的第一光致抗蚀剂层作为掩模，镀覆第一导电层；以及

移除图案化的第一光致抗蚀剂层。

21.如权利要求17所述的半导体封装元件的制造方法，其中所述选择性移除载体的步骤包括：

在所述载体上形成第二光致抗蚀剂层；

图案化第二光致抗蚀剂层；

使用图案化的第二光致抗蚀剂层作为掩模，蚀刻载体；以及

移除图案化的第二光致抗蚀剂层。

22.如权利要求17所述的半导体封装元件的制造方法，其中所述选择性移除载体的步骤包括：

同时蚀刻载体和部分的第一图案化的导电层，使得蚀刻后的第一图案化的导电层的第一下表面和蚀刻后的第一绝缘层的第二下表面不位于同一平面。

23.如权利要求17所述的半导体封装元件的制造方法，其中选择性移除该载体的步骤包括：形成具有至少一第一开口及第二开口的框架。

24.一种半导体封装元件的制造方法，包括以下步骤：

提供载体；

形成具有第一上表面和第一下表面的第一图案化的导电层；

形成具有第二上表面和第二下表面的第二图案化的导电层，第二图案化的导电层的第二下表面完全设置于并覆盖部分第一图案化的导电层的第一上表面上；

形成由塑模材料构成的第一绝缘层，第一绝缘层具有第三上表面和第三下表面，第一图案化的导电层和第二图案化的导电层完全设置于第一绝缘层内，第二图案化的导电层的第二上表面完全暴露于第一绝缘层的第三上表面，但不覆盖第一绝缘层的第三上表面；和

选择性移除该载体，使第一图案化的导电层的第一下表面完全暴露于第一绝缘层的第三下表面，构成多个封装导线布局单元。

25.如权利要求24所述的半导体封装元件的制造方法，其中该第一图案化的导电层构成多个封装导线布局单元，且该多个封装导线布局单元为相同的图案。

26.如权利要求25所述的半导体封装元件的制造方法，其中该多个封装导线布局单元排列成矩阵状。

27.如权利要求24所述的半导体封装元件的制造方法，其中所述形成第一图案化的导电层的步骤包括：

在所述载体上形成第一光致抗蚀剂层；

图案化第一光致抗蚀剂层；以及

使用图案化的第一光致抗蚀剂层作为掩模，镀覆第一导电层。

28.如权利要求27所述的半导体封装元件的制造方法，其中所述形成第二图案化的导电层的步骤包括：

在所述载体和所述第一图案化的导电层上形成第二光致抗蚀剂层；

图案化第二光致抗蚀剂层；

使用图案化的第二光致抗蚀剂层作为掩模，镀覆第二导电层；以及

移除图案化的第一和第二光致抗蚀剂层。

29.如权利要求24所述的半导体封装元件的制造方法，其中该载体为金属层，而移除该金属层的步骤为研磨法。

30.如权利要求24所述的半导体封装元件的制造方法，其中所述选择性移除载体的步骤包括：

在所述载体上形成第三光致抗蚀剂层；

图案化第三光致抗蚀剂层；

使用图案化的第三光致抗蚀剂层作为掩模，蚀刻载体；以及

移除图案化的第三光致抗蚀剂层。

31.如权利要求30所述的半导体封装元件的制造方法，其中所述蚀刻载体的步骤进一步包括：

同时蚀刻载体和部分的第一图案化的导电层，使得蚀刻后的第一图案化的导电层的第一下表面和蚀刻后的第一绝缘层的第三下表面不位于同一平面。

32.如权利要求24所述的半导体封装元件的制造方法，其中选择性移除该载体的步骤包括：形成具有至少一第一开口及第二开口的框架。

Images