TWI405319B - 堆疊之積體電路晶片組成件 - Google Patents

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Description

堆疊之積體電路晶片組成件
本發明係有關積體電路晶片的封裝，尤指封裝多個積體電路晶片於相同的封裝組件中。
許多積體電路係固定於構成用來將封裝之積體電路連接至印刷電路板上之其他電路的金屬端子等等之導線架。通常，單一的積體電路晶片被安裝於導線架，而後被膠封以形成一經封裝之裝置。但是，習知技術充滿著將多個積體電路整合成單一的封裝組件之教旨，這讓多個功能能夠由單一的封裝裝置來提供。除此之外，此小型配置相較於幾個個別的封裝裝置可減少該封裝組件所需之空間，並且再次相較於多個個別之封裝裝置所可能需要之接腳的數目，能夠減少接腳計數。
將多個積體電路整合進單一的封裝組件中並非無限制的，因為熱逸散可能事一個因素，以及所使用之封裝組件的整體尺寸。JEDEC標準控制為積體電路工業所接受之封裝組件的類型。雖然大的封裝組件係可供使用的，但是製造商企圖使封裝組件尺寸維持得盡可能小，以維持市場上的競爭力，以及增加印刷電路板上之電路的密度。
在使用多個晶片之典型的積體電路封裝組件中，將晶片分開安裝且使用接合於晶片之墊塊(pad)的導線(wire)來提供晶片間之互相連接係常例，一或多個晶片之接觸墊塊能夠被焊接於金屬導線架的引線(lead)。然後，該組成件經歷模製程序，其中，液化材料被注入模型中，其然後被固化，以提供機械保護給導線架與黏結於導線架的晶片。
有用來將積體電路連同導線架堆疊在一起之不同的技術。一些技術被提出於由Liu等人所申請的美國專利第6,919,612號案、由Pflughaupt等人所申請的美國專利第6,897,565號案、由McMahon所申請的美國專利第6,890,798號案、由Oka等人所申請的美國專利第6,861,760號案、由Shim等人所申請的美國專利第6,841,858號案、由Gann等人所申請的美國專利第6,806,559號案、由Coomer所申請的美國專利第6,777,648號案、由Seo等人所申請的美國專利第6,759,737號案、及由Hur所申請的美國專利第6,753,207號案中。
能夠看出存在有用來將多個晶片整合進積體電路封裝組件中而不需使用接合導線(bonding wire)之技術的需求，另存在有將晶片直接焊接在一起，且焊接於導線架以簡化整合程序並有助於其組合的方法。
依據本發明之原理及概念，所揭示者為一封裝之積體電路，其中，積體電路晶片係一個堆疊在另一個之上以提供型面高度不大的(low profile)晶片組成件，而不需使用接合導線或預成型(preforms)。底部的兩個積體電路晶片係並列配置，且被焊接於導線架，第三個積體電路晶片係堆疊在該底部的兩個積體電路晶片之上，且被直接焊接於該底部的兩個晶片，該頂部的積體電路晶片並未直接連接到該導線架。
依據本發明之一實施例，所揭示者為一堆疊之積體電路組成件，其包含一具有接觸端子之導線架結構，及一具有底部接觸墊塊接合於個別之導線架接觸端子的第一積體電路。該積體電路封裝組件另包含一具有底部接觸墊塊接合於個別之導線架接觸端子的第二積體電路。該第一及第二積體電路係並列地位於該導線架結構上，且該第一及第二積體電路各自具有至少一頂部接觸墊塊。所包含者為一位於該第一及第二積體電路之至少一部分的頂部上之第三積體電路，其中，該第三積體電路具有直接接合於該第一及第二積體電路之該頂部接觸的底部接觸墊塊。
依據本發明之另一實施例，所揭示者為一具有一帶有接觸端子之導線架結構的堆疊之積體電路組成件，及一具有多個二極體之第一二極體陣列積體電路，其中，該第一二極體陣列積體電路具有對應於該等二極體之個別陽極的底部接觸墊塊，該等底部接觸墊塊係接合於個別的導線架接觸端子，且該等二極體陰極係連接至一共同的頂部接觸墊塊。所包含者為一具有多個二極體之第二二極體陣列積體電路，其中，該第二二極體陣列積體電路具有對應於該等二極體之個別陰極的底部接觸墊塊，且該第二二極體陣列積體電路之該等底部接觸墊塊係接合於個別的導線架接觸端子，該第二二極體陣列積體電路之該等二極體的陽極係連接至一共同的頂部接觸墊塊。該第一及第二二極體陣列積體電路係並列地位於該導線架結構上，且該第一及第二二極體陣列積體電路之該等底部接觸墊塊係接合於該導線架結構。一過電壓保護積體電路置於該第一及第二二極體陣列積體電路的至少一部分之上，且該過電壓積體電路具有直接接合於該第一及第二二極體陣列積體電路之該等個別頂部接觸的底部接觸墊塊。
依據本發明之又一特徵，所揭示者為一堆疊之積體電路組成件，其包含一具有接觸端子之導線架結構，及至少一黏結於該處之下方(lower)積體電路晶片。各個下方積體電路晶片具有一或多個直接接合於該導線架結構之頂部表面的底部接觸墊塊，且各個下方積體電路晶片具有一或多個頂部接觸墊塊。該堆疊之積體電路組成件中之另所包含者為至少一置於該下方積體電路晶片的至少一部分之上的上方積體電路晶片，該上方積體電路晶片具有一或多個直接接合於該下方積體電路晶片之該等個別頂部接觸墊塊的底部接觸墊塊。最後，該堆疊之積體電路組成件不包含任何的打線接合及預成型。
現在參照圖1，顯示有一依據本發明之較佳實施例之多晶片電路10的示意圖。多晶片電路10包含一第一二極體陣列晶片12、一過電壓保護晶片16及一第二二極體陣列晶片14，第一和第二二極體陣列晶片12和14形成一連接至過電壓保護晶片16的二極體電橋。多晶片電路10能夠與通訊線路尖塞(tip)和振鈴(ring)電路一起被使用，以供其過電壓保護。起因於各極性之過電壓的電流係從尖塞線路和振鈴線路的任一者或兩者被安全地載運至接地。
第一二極體陣列晶片12包含一第一二極體18、一第二二極體20及一第三二極體22，通通都具有其陰極一起被連接於一共同接面(junction)23。二極體18之陽極能夠被連接至該通訊線路之尖塞導體，第三二極體22之陽極能夠被連接至該通訊線路之振鈴導體，第二二極體20之陽極能夠被連接至接地或其他的固定電位。
第二二極體陣列晶片14包含一第一二極體24、一第二二極體26及一第三二極體28，通通都具有其陽極一起被連接於一共同接面29。二極體24之陰極能夠被連接至該通訊線路之尖塞導體，第三二極體28之陰極能夠被連接至該通訊線路之振鈴導體，第二二極體26之陰極能夠被連接至接地或其他的固定電位。
過電壓保護晶片16包含一串聯連接至一第二過電壓保護裝置32之第一過電壓保護裝置30，過電壓保護裝置30和32較佳為單向裝置。當單向的過電壓保護裝置30和32係以已知的方式而被連接至二極體電橋時，起因於任一極性之過電壓的電流能夠以相同的方向而被導通經過過電壓保護裝置30和32兩者。過電壓保護晶片16較佳為能夠處理200 amp之大突波電流(surge current)的雙裝置晶片。因為過電壓保護裝置30和32兩者皆被建構於同一半導體晶片中，所以電器特性匹配。如果想要大於，舉例來說，300伏之臨界值的過電壓保護，則各裝置30和32之轉態電壓應被選擇為約150伏，串聯連接之過電壓保護裝置30和32有效地提供減小的電容給正在受保護的電路。
依據本發明之一重要特徵，第一和第二二極體陣列晶片12和14以及過電壓保護晶片16被封裝於單一積體電路封裝組件36中，例如圖2中所示者。封裝組件36可以是SO－8類型之JEDEC封裝組件，在習知技術中為眾所周知的。SO－8封裝組件為一具有延伸自封裝組件36之相對側的4個接觸端子之8－接觸端子封裝組件，8個接觸端子的其中一個被顯示為引用字元38，接觸端子38係以所示之方式彎曲，用以焊接於在印刷電路板上所形成之相對應的墊塊，此SO－8型面高度不大的(low profile)封裝組件結合上述的3個積體電路晶片12,14及16。雖然SO－8封裝組件係較佳的，但是也能夠使用其他的封裝組件類型，包含QFN封裝組件、球狀柵格陣列封裝組件、等等，各種封裝組件之各者具有不同的接觸端子組態和排列配置。
過電壓保護晶片16係顯示於圖3a及3b中，圖3a例舉過電壓保護晶片16之底視圖，且圖3b例舉過電壓保護晶片16之頂視圖。過電壓保護晶片16被製造為矽半導體晶片或具有約0.105吋乘約0.160吋之尺寸大小的晶粒，晶片16(包含金屬化區域)的厚度為約0.010吋。形成於矽晶片中的是兩個Sidactor過電壓保護裝置30和32，如圖1所示。輸入接觸墊塊被顯示為40，而輸出接觸墊塊被顯示為42，輸入接觸墊塊40在晶片堆疊程序期間被連接至第一二極體陣列晶片12的接面23(圖1)，輸出接觸墊塊42在晶片堆疊程序期間被連接至第二二極體陣列晶片14的接面29，輸入和輸出接觸墊塊40和42為矩形形狀，如所示。圖3b之過電壓保護晶片16的頂部大面積接觸墊塊44用作散熱片(heat sink)，如果想要的話，該頂部大面積接觸墊塊44能夠作用來提供導通路徑至該兩個過電壓保護裝置30與32之間的內部接面。除此之外，該頂部大面積接觸墊塊44能夠被用來讓所有的主動I/O接觸墊塊，除了裝置30與32之間的中央接面以外，能夠被形成於晶片16的同一側上。此技術被更詳細地敘述於由Casey等人所提出的美國專利第6,448,589號案中。
圖4a及4b例舉依據本發明所建構之二極體陣列晶片12，二極體陣列晶片12包含一具有3個接觸墊塊46,48及50的頂部表面。接觸墊塊46係連接至二極體18的陽極(圖1)，接觸墊塊48係連接至二極體22的陽極，接觸墊塊50係連接至二極體20的陽極，二極體20的接觸墊塊50為約二極體18和22之接觸墊塊46和48之各自面積的兩倍，這是因為二極體20的主動半導體面積為約二極體18和22之各自面積的兩倍，這提供兩倍之用於二極體20的電流載負能力。如果過電壓出現在尖塞和振鈴通訊線路導體兩者之上，則由二極體18和22兩者所載負之電流必須經由二極體26而被載負至地。以相同的方式，如果相反極性過電壓被同時施加於尖塞和振鈴導體上，則由二極體24和28兩者所載負之電流將會通過二極體20而至地。在二極體陣列晶片12之另一側上的單一接觸墊塊52構成一實際上覆蓋二極體陣列晶片12之整個側邊的金屬面積，接觸墊塊52係內部地連接至共同接面23(圖1)。
另一二極體陣列晶片14具有實質上以相同方式所建構之金屬化接觸(contact)，二極體陣列晶片14的單一大面積接觸墊塊係內部地連接至共同陽極接面29。接地二極體26之主動半導體面積的尺寸實際上為其他兩個二極體24和28之尺寸的兩倍，二極體陣列晶片12和14的製造係敘述於下。
3個積體電路晶片12,14及16係藉由焊料或其他電氣接合技術而被電氣接合在一起，以圖5所示之方式。雖然焊料接合可能係較佳的，但是也可以使用其他的接合技術，例如填充鎳或銀的環氧樹脂，以及其他的接合劑。在圖5中，過電壓保護晶片16係顯示與上方之大面積接觸墊塊44一起定向，兩個矩形形狀的接觸40及42(圖3a)係在過電壓保護晶片16的底部上。兩個二極體陣列晶片12和14係面向上之大面積接觸52和54一起定向，二極體陣列晶片12的頂部接觸52被焊接至過電壓保護晶片16的底部接觸40，二極體陣列晶片14的頂部接觸54被焊接至過電壓保護晶片16的底部接觸42。如同將在下面做更詳細之敘述者，二極體陣列晶片12的3個陽極接觸和二極體陣列晶片14的3個陰極接觸分別被焊接至導線架的接觸端子，導線架包含圖2所示之接觸端子38。在本發明的較佳形式中，並沒有對過電壓保護晶片16之上方的大面積接觸44做成任何的電氣接觸。因此，提供一積體電路晶片12,14及16之階梯式(tiered)的堆疊，而且其中的兩個晶片12和14係並列的。
圖6以實線例舉雙過電壓保護裝置的剖面視圖，例如圖1之晶片16中所描述的。對第一過電壓保護裝置30做成輸入金屬接觸40，對第二過電壓保護裝置32做成輸出金屬接觸42，大面積金屬接觸44覆蓋晶片16的整個表面，金屬接觸44為過電壓保護裝置30及32共有，且提供互相連接於其間。在本發明的較佳形式中，金屬接觸40並未連接至導線架，但是，金屬接觸40被用來做成到兩個串聯連接之過電壓保護裝置30及32間之接面或節點的接觸。
如果想要製造具有所有這三個接觸40,42及44(可供使用於晶片16的同一側上)之晶片16，則其能夠依據由Casey等人所提出的美國專利第6,448,589號案之教旨來予以達成。過電壓保護晶片16之以虛線顯示的部分界定一於過電壓保護晶片16的頂部表面與底部表面間之導通路徑，接觸墊塊44係經由P＋半導體區域41而延伸至金屬接觸43，其係形成於晶片16同一側上做為輸入金屬接觸40和輸出金屬接觸42。能夠以下面有關圖10所述之方式，經由二極體陣列晶片12，在接觸墊塊44與導線架之間做成連接。有了此配置，做成頂部晶片與導線架之間的連接將不需要任何的接合導線或預成型(preforms)。
雙過電壓保護晶片16之其他半導體區域能夠依據’589專利之教旨來予以製造，而’589專利之揭示在此被併入當做參考資料。雖然在該專利中所例舉之過電壓保護裝置為雙向型式的，但是僅需具有單向的電流載負能力。雖然依據本發明之教旨而能夠使用其他的暫態電壓抑制器，但是過電壓保護裝置30及32最好是兩個端子的Sidactor過電壓保護裝置。
圖7a顯示二極體陣列晶片12的剖面視圖，開始的晶片材料為N－型，P－型掺雜劑被擴散進入N－型晶片的一個表面。然後，晶片的表面經歷一遮罩和蝕刻程序，用以蝕刻過材料的P－型層而向下進入N－型基體中，這使該P－型層的諸島狀物隔離成個別單獨的二極體18,20及22，而二極體18,20及22都具有一由該N－型基體所界定之共同陰極。一鈍化玻璃材料49係形成於二極體陣列晶片12之僅一側上的蝕刻區域中，當多個晶片係一個堆疊於另一個之頂部上時，此特徵係重要的。晶片12之半導體表面受到金屬化程序而形成3個頂部接觸46,48及50，以及底部共同陰極接觸52。如同上面所注意到的，共同接觸52界定圖1所示之接面23，接地二極體20(在中間)之主動電流－載負面積約為尖塞二極體18之主動電流－載負面積的兩倍和振鈴二極體22之主動電流－載負面積的兩倍。以另一方式陳述，尖塞和振鈴二極體18和22之結合的電流－載負能力緊密地匹配過電壓保護裝置30及32的突波電流能力，與接地二極體26之電流－載負能力。因為出現在尖塞和振鈴線路上之同時的正極性過電壓將致使通過尖塞和振鈴二極體18和22的電流結合於節點23處，而且合成的電流將通過導通之過電壓保護裝置30及32和接地二極體26，所以該二極體18和22之電流－載負能力不同於過電壓保護裝置30及32以及接地二極體26之電流－載負能力。接地二極體20的尺寸被類似地建構，以載負來自尖塞和振鈴二極體24和28及過電壓保護裝置30和32之結合的負極性電流。重要的是，二極體18和22之面積並不大於所需要的面積，而使得裝置之電容達最小。藉由使半導體之電容最小化，這樣的裝置能夠被使用於更高速的應用中。
圖7b例舉二極體陣列晶片14的剖面視圖。二極體陣列晶片14的構造非常類似於上面所述之二極體陣列晶片12的構造，除了開始的基體為P－型材料，且N－型材料之薄層係形成於其上以外。藉由數字56,58及60來辨識用於個別的二極體24,26及28(圖1)之頂部接觸，底部接觸54界定二極體24,26及28各自之共同陽極(接面29)。
圖8a例舉圖8b之晶片結構的末端視圖，而圖8c例舉圖8b之底部視圖。該晶片結構係顯示在接合於導線架構件62,64及66之後。在圖8a,8b及8c中，導線架構件62,64及66僅顯示到達封裝裝置之環氧樹脂模型線。實際上，導線架構件62,64及66延伸到SO－8環氧樹脂體之外，且係依據JEDEC標準來予以形成的，因而顯現類似於圖2所示之結構。應該注意到，雖然僅顯示出導線架構件62,64及66，但是這種導線架構件在組裝期間仍然係連結至導線架載體(未顯示出)，連同許多其他供其他晶片組成件的導線架構件一起，這讓許多的晶片組成件能夠經由各種的組裝站而被連續地處理。
在將晶片12,14及16一起堆疊於導線架上之製造程序中，導線架首先經歷一絲網印刷或分配程序，其中，焊錫膏係選擇性地沉積於導線架構件上，在想要放置該兩個二極體陣列晶片12和14的位置處，焊錫膏被沉積於導線架構件62,64及66上，以將二極體陣列晶片12焊接於該處，同時，焊錫膏被沉積於導線架構件62,64及66上，以將另一二極體陣列晶片14焊接於該處。
然後，自動化機器選擇個別的二極體陣列晶片12和14，並且將二極體陣列晶片12和14放置於導線架構件62,64及66上，在具有焊錫膏被絲網印刷於其上的位置處，二極體陣列晶片12和14在導線架構件62,64及66上的定位係顯示於圖8c中。二極體陣列晶片12和14能夠各自被旋轉180度(相關於垂直軸)，而沒有像是片12的接觸46和48提供可互相交換之功能的結果。接著，焊錫膏被絲網印刷於二極體陣列晶片12和14的頂部大面積接觸52和54上。
然後，導線架進行至另一晶片選擇站，其中，過電壓保護晶片16被選擇且放置在該兩個二極體陣列晶片12和14的頂部上。過電壓保護晶片16的定向係重要的，因為其最好是單向的操作裝置。如果雙向的操作裝置被用來提供免於過電壓之保護，則晶片相關於垂直軸的定向將不是非常緊要的。在過電壓保護晶片16被堆疊於該兩個並列之二極體陣列晶片12和14的頂部上之後，該組成件進行至另一絲網印刷站，其中，過電壓保護晶片16之大面積接觸44已經沉積焊錫膏於其上。雖然沒有對晶片16的頂部接觸44做成任何外部電器接觸，但是大量焊料的添加有助於晶片組成件的熱散逸。
做為對前述的替換，過電壓保護晶片16可以首先被焊接於該兩個二極體陣列晶片12和14。然後，在組裝程序中，先前已經被焊接在一起之晶片12,14及16的單一堆疊配置能夠被自動地選擇且放置於導線架上，以供後續的回流焊接。
一旦已經如上所述地進行晶片組裝，經由焊料回流程序而對導線架即進行組裝程序，而在焊料回流程序中，焊錫膏被熔化且個別的表面被焊料接合在一起。換言之，導線架構件62,64及66被焊接於該兩個二極體陣列晶片12和14的個別接觸墊塊。同時，過電壓保護晶片16的底部接觸40和42被焊接於二極體陣列晶片12和14的頂部接觸52和54。最後，沉積於過電壓保護晶片16之頂部大面積接觸44的焊錫膏被回流。一旦該3個晶片12,14及16被焊接在一起，且被焊接於導線架構件62,64及66，該組成件即呈現如圖8a所示，此為一型面高度不大的晶片組成件，其包含3個電連接在一起的晶片，而沒有使用接合導線或預成型。該晶片組成件(沒有導線架)在高度上僅約0.020吋，因而相當適合與SO－8封裝組件一起使用，如圖2和圖9所示。如同上面所注意到的，雖然在較佳實施例中使用SO－8封裝組件，但是也能夠使用其他的封裝組件，包含QFN封裝組件等等。
在焊料回流程序之後，導線架和與之相連結的晶片組成件經歷去除焊料(deflux)清潔程序，其中，去除任何殘餘的焊料。接著，晶片組成件和導線架係以習知電子組件模製環氧樹脂材料來予以膠封，膠封材料(encapsulant)係以參考數字68而顯示於圖9中，所使用之模型的形狀係有效於製作SO－8型封裝組件。該晶片組成件之型面高度不大的本質致使SO－8封裝組件能夠被利用。一旦被模製成SO－8封裝組件，封裝組件10之接觸端子或引線即從導線架載體中被孤立出來，接觸端子被形成為圖2所示之形狀，且從導線架載體中移出裝置10。最後，封裝組件10之接觸端子係電鍍以焊料組成物。
注意，在圖8中，雖然有8個接觸端子被使用，其係與SO－8封裝組件一致，但是更少的接觸端子係必要的，6個接觸端子係方便於提供到通訊或其他類型之線路的接地和尖塞及振鈴導體。的確，僅需要封裝組件之3個不同的接觸端子，因為該兩個尖塞接觸端子係慣常地連接至相同的通訊線路導體，且該兩個振鈴接觸端子係慣常地連接至相同的通訊線路振鈴導體。但是，多個接觸端子之使用致使在過電壓保護裝置30及32和二極體的導通期間所產生之熱能夠很輕易地散逸至連接封裝組件10之印刷電路板。
圖10描述一二極體陣列晶片70，其非常類似於圖7a中所示之二極體陣列晶片，除了晶片70包含一在接觸墊塊74與76之間的導通路徑72以外，而接觸墊塊74與76係位於晶片70的相反側上。P＋半導體區域72係和晶片70的其他半導體區域隔開，但是，從晶片70的一側到另一側之導通路徑能夠被用來提供圖6所示之過電壓保護晶片16的接觸墊塊43到導線架構件之間的連續性。換言之，當圖6之晶片被堆疊於圖10之晶片70的頂部上而使得晶片16的接觸墊塊43被焊接於晶片70的接觸墊塊74，且接觸墊塊76被焊接於導線架構件時，在過電壓保護晶片16的頂部接觸墊塊44與導線架構件之間做成一內部連接。如同上面所注意到的，此連接係在晶片的內部，且被做成而沒有使用接合導線或金屬預成型。
上述之內部接觸墊塊的利用能夠被使用於許多其他類型的堆疊之積體電路晶片中，以提供底部晶片與導線架之間的連接。該內部導通路徑能夠被使用頂部晶片中以及底部晶片中，以提供頂部晶片之頂部表面與導線架之間經由底部晶片的導通路徑。
從上面所述，所揭示者為一將堆疊之積體電路晶片結合於小型封裝組件中而不需導線接合或預成型之技術，及相對應之裝置。頂部或底部晶片之至少一者具有係扁平且相當適於焊接至其他晶片之介面表面，所有的I/O接觸墊塊皆係位於底部晶片上，藉以致使能夠容易連接至導線架。照這樣，電流從一導線架構件流到底部晶片，然後流到頂部晶片，而後流回到底部晶片，而在該底部晶片中，電流然後流入另一導線架構件。頂部晶片不需要到導線架的直接連接，藉以幫助該連接和組裝程序。
在參照特定的電路及半導體結構來揭示本發明之較佳和其他實施例的同時，可了解到根據工程選擇，許多詳細的改變可被做成，而沒有違離本發明的精神和範疇，如同由附加之申請專利範圍所界定者。
10．．．多晶片電路
12．．．第一二極體陣列晶片
14．．．第二二極體陣列晶片
16．．．過電壓保護晶片
18．．．第一二極體
20．．．第二二極體
22．．．第三二極體
23．．．共同接面
24．．．第一二極體
26．．．第二二極體
28．．．第三二極體
29．．．共同接面
30．．．過電壓保護裝置
32．．．過電壓保護裝置
36．．．封裝組件
38．．．接觸端子
40．．．輸入接觸墊塊
42．．．輸出接觸墊塊
43．．．金屬接觸(接觸墊塊)
44．．．頂部大面積接觸墊塊
46．．．接觸墊塊
48．．．接觸墊塊
50．．．接觸墊塊
52．．．單一接觸墊塊
54．．．接觸
41．．．P＋半導體區域
56．．．頂部接觸
58．．．頂部接觸
60．．．頂部接觸
62．．．導線架構件
64．．．導線架構件
66．．．導線架構件
68．．．膠封材料
70．．．二極體陣列晶片
72．．．導通路徑
74．．．接觸墊塊
76．．．接觸墊塊
進一步的特徵及優點將從下面的說明，更特別是本發明之較佳和其他實施例之說明中而變得明顯，如同在伴隨之圖形所例舉者，其中，在整個圖形中，相同的參考文字通常指相同的部件、功能或元件，且其中：圖1以電氣示意方式例舉本發明之實施例的電路；圖2係依據本發明之經封裝之多晶片裝置的等角視圖；圖3a及3b係依據本發明之過電壓保護晶片之底部側和頂部側的個別等角視圖；圖4a及4b係依據本發明之其中一個二極體陣列晶片之底部側和頂部側的個別等角視圖；圖5係自兩個下方二極體陣列晶片中移除之上方過電壓保護晶片的等角視圖；圖6係本發明之過電壓保護晶片的剖面視圖；圖7a及7b係本發明之二極體陣列晶片的剖面視圖；圖8a,8b及8c係接合於導線架且在模製前之堆疊之晶片配置之個別的末端、頂部和底部視圖；圖9係依據本發明之經封裝之多晶片裝置的側視圖；及圖10係本發明之二極體陣列晶片之另一實施例的剖面視圖。
10．．．多晶片電路
14．．．第二二極體陣列晶片
16．．．過電壓保護晶片
44．．．頂部大面積接觸墊塊
56．．．頂部接觸
58．．．頂部接觸
60．．．頂部接觸
62．．．導線架構件
64．．．導線架構件
66．．．導線架構件
68．．．膠封材料

Claims (19)

  1. 一種堆疊之積體電路組成件，包括：一具有8個端子之導線架，具有4個端子在該堆疊之積體電路組成件的一側上，且4個端子在該堆疊之積體電路組成件的另一側上；一第一二極體陣列積體電路，具有一頂部接觸墊塊，及三個排成一列的底部接觸墊塊，第二底部接觸墊塊具有約為第一底部接觸墊塊和第三底部接觸墊塊之兩倍的表面積；該第一底部接觸墊塊係連接至該導線架的第一端子，且該第二底部接觸墊塊係連接至該導線架的第二和第三端子，以及該第三底部接觸墊塊係連接至該導線架的第四端子；一第二二極體陣列積體電路，具有一頂部接觸墊塊，及三個排成一列的底部接觸墊塊，該第二二極體陣列積體電路之第二底部接觸墊塊具有約為該第二二極體陣列積體電路之第一底部接觸墊塊和第三底部接觸墊塊之兩倍的表面積；該第二二極體陣列積體電路之該第一底部接觸墊塊係連接至該導線架的第五端子，且該第二二極體陣列積體電路之該第二底部接觸墊塊係連接至該導線架的第六和第七端子，以及該第二二極體陣列積體電路之該第三底部接觸墊塊係連接至該導線架的第八端子；及一位於該第一及該第二二極體陣列積體電路之至少一 部分上的閘流體積體電路，該閘流體積體電路具有兩個直接接合於該第一及該第二二極體陣列積體電路之個別的頂部接觸墊塊之底部接觸墊塊，而沒有使用預成型或導線。
  2. 如申請專利範圍第1項之堆疊之積體電路組成件，其中，該第一二極體陣列積體電路和該第二二極體陣列積體電路一起構成一二極體電橋。
  3. 如申請專利範圍第1項之堆疊之積體電路組成件，其中，該第三閘流體積體電路包括至少一過電壓保護裝置。
  4. 如申請專利範圍第1項之堆疊之積體電路組成件，其中，該導線架係形成於SO-8封裝組件或QFN封裝組件的其中一者中。
  5. 如申請專利範圍第1項之堆疊之積體電路組成件，其中，該第一及該第二二極體陣列積體電路各自包含僅三個底部接觸墊塊和一單一頂部接觸墊塊。
  6. 如申請專利範圍第5項之堆疊之積體電路組成件，其中，該閘流體積體電路包含僅兩個底部接觸墊塊。
  7. 如申請專利範圍第5項之堆疊之積體電路組成件，其中，該第一及該第二二極體陣列積體電路之該單一頂部接觸墊塊實質上延伸於該第一及該第二二極體陣列積體電路的整個頂部表面之上。
  8. 如申請專利範圍第7項之堆疊之積體電路組成件，其中，該閘流體積體電路的該等底部接觸墊塊各自具有一實質上和該第一及該第二二極體陣列積體電路各自之個別 頂部接觸墊塊之面積相同的面積。
  9. 如申請專利範圍第1項之堆疊之積體電路組成件，其中，該第一及該第二二極體陣列積體電路各自包含僅一與該閘流體積體電路相接觸的單一接觸墊塊。
  10. 如申請專利範圍第1項之堆疊之積體電路組成件，其中，該導線架被建構而使得該第一和該第五端子係連接在一起，該第二、該第三、該第六和該第七端子係連接在一起，且該第四和該第八端子係連接在一起。
  11. 如申請專利範圍第1項之堆疊之積體電路組成件，另包括：一與該第一二極體陣列積體電路之該第二接觸墊塊相關聯的二極體具有約為與該第一二極體陣列積體電路之該第一及該第三接觸墊塊相關聯之個別二極體之電流載負能力的兩倍之電流載負能力；及一與該第二二極體陣列積體電路之該第二接觸墊塊相關聯的二極體具有約為與該第二二極體陣列積體電路之該第一及該第三接觸墊塊相關聯之個別二極體之電流載負能力的兩倍之電流載負能力。
  12. 如申請專利範圍第1項之堆疊之積體電路組成件，其中，該第一二極體陣列積體電路係形成於P-型基體中，且該第二二極體陣列積體電路係形成於N-型基體中。
  13. 一種堆疊之積體電路組成件，包括：一具有接觸端子之導線架結構；一第一二極體陣列積體電路，具有多個二極體，該第 一二極體陣列積體電路具有對應於該等二極體之個別陽極的底部接觸墊塊，該等底部接觸墊塊係接合於個別的導線架接觸端子，且該等二極體之陰極係連接至該第一二極體陣列積體電路之一共同的頂部接觸墊塊；一第二二極體陣列積體電路，具有多個二極體，該第二二極體陣列積體電路具有對應於該第二二極體陣列積體電路之該等二極體之個別陰極的底部接觸墊塊，該第二二極體陣列積體電路之該等底部接觸墊塊係接合於個別的導線架接觸端子，且該第二二極體陣列積體電路之該等二極體的陽極係連接至該第二二極體陣列積體電路之一共同的頂部接觸墊塊；該第一和該第二二極體陣列積體電路並列地位於該導線架結構上，且該第一和該第二二極體陣列積體電路係接合於該導線架結構；及一過電壓保護積體電路，覆蓋於該第一和該第二二極體陣列積體電路的至少一部分上，該過電壓保護積體電路具有兩個直接接合於該第一和該第二二極體陣列積體電路之該等個別的頂部接觸墊塊之底部接觸墊塊。
  14. 如申請專利範圍第13項之堆疊之積體電路組成件，其中，該等積體電路和接觸墊塊被配置，而使得通過該第一二極體陣列積體電路之電流通過該過電壓保護積體電路，而後通過該第二二極體陣列積體電路。
  15. 如申請專利範圍第13項之堆疊之積體電路組成件，其中，該過電壓保護積體電路包含兩個串聯連接之過電 壓保護裝置。
  16. 如申請專利範圍第15項之堆疊之積體電路組成件，其中，該等過電壓保護裝置各自包括一兩個端子的Sidactor裝置。
  17. 如申請專利範圍第13項之堆疊之積體電路組成件，其中，該第一和該第二二極體陣列積體電路各自包含三個二極體。
  18. 如申請專利範圍第13項之堆疊之積體電路組成件，其中，該等積體電路和該導線架結構係封裝於SO-8封裝組件或QFN封裝組件的其中一者中。
  19. 一種堆疊之積體電路組成件，包括：一導線架，具有第一、第二及第三金屬片(strip)，其中，該第一、第二及第三金屬片在該堆疊之積體電路組成件中並未被連接在一起；一第一積體電路，具有三個分別電連接至該導線架之該第一、第二及第三金屬片的底部接觸墊塊，該第一積體電路具有實質上其整個頂部表面包括一頂部接觸墊塊；一第二積體電路，具有實質上與該第一積體電路之配置相同的一頂部和底部接觸墊塊配置，該第二積體電路之該等底部接觸墊塊係分別電連接至該導線架之該第一、第二及第三金屬片，該第一和該第二積體電路係並列地配置於該導線架上；及一第三積體電路，具有兩個延伸的底部接觸墊塊，各自約為和該第一和該第二積體電路之該等頂部接觸墊塊相 同的尺寸大小，該第三積體電路之該等底部接觸墊塊係分別電連接至該第一和該第二積體電路之該等頂部接觸墊塊，藉此，提供一堆疊之配置而沒有使用預成型或導線。
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