DE102006002381B3 - Leistungshalbleiterbauteil mit Chipstapel und Verfahren zu seiner Herstellung - Google Patents
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Abstract
Es wird ein Leistungshalbleiterbauteil (2) mit einem Chipstapel bereitgestellt, der einen ersten Chip (10), einen zweiten Chip (6) und einen dritten Chip (8) enthält. Dabei sind zumindest der zweite Chip (6) und der dritte Chip (8) gleich hoch. Das Leistungshalbleiterbauteil (2) weist weiterhin ein Gehäuse, in dem der erste Chip (10), der zweite Chip (6) und der dritte Chip (8) untergebracht sind, auf. Der zweite Chip (6) und der dritte Chip (8) sind nebeneinander auf einem Flachleiter (4) aufgebracht und der erste Chip (10) liegt sowohl auf dem zweiten Chip (6) als auch auf dem dritten Chip (8) auf.
Description
- Die Erfindung betrifft ein Leistungshalbleiterbauteil mit einem Chipstapel und ein Verfahren zu seiner Herstellung. Bei einigen Anwendungen von Leistungshalbleitern, wie zum Beispiel bei Brückenschaltungen für Motoren, werden mehrere Chips zusammen als Chipstapel in einem Gehäuse untergebracht. Dadurch wird einerseits Platz für das Gesamtsystem eingespart und andererseits werden Verbindungsleitungen zwischen den Chips verkürzt.
- Die
DE 196 35 582 zeigt eine solche Brückenschaltung mit High- und Lowside-Schaltern, bei denen ein zweiter Chip auf einem ersten Chip so aufgebracht ist, dass die Laststrecken des ersten und des zweiten Chips in Reihe geschaltet sind. Ein solches Bauteil ist auch aus derDE 103 33 800 B3 bekannt. - Aus der US 2005/0006743 A1 ist ein Bauteil mit einem Chipstapel bekannt. Ein Stapel von zwei Chips ist auf gegenüberliegenden Seiten des Flachleiterrahmens angeordnet, um einen Stapel aus vier Chips anzugeben. Die
DE 103 03 932 A1 offenbart ein Bauteil, bei dem ein Leistungshalbleiterchip auf einem zweiten Leistungshalbleiterchip angeordnet ist. Als Unterlage dient eine Chipinsel eines Flachleiterrahmens. - Der oben liegende zweite Chip, der den Lowside-Schalter enthält, ist bei diesen Bauteilen kleiner ausgeführt als der unten liegende erste Chip, der den Highside-Schalter aufweist.
- Zum Beispiel bei vielen Brückenschaltungen sollte dieses Verhältnis aber umgekehrt sein, da der Lowside-Schalter deutlich stärker belastet wird. Die Stromaufnahmefähigkeit des Leis tungshalbleiterbauteils wird somit durch die Größe des Lowside-Schalters begrenzt.
- Es ist daher Aufgabe der Erfindung, ein Leistungshalbleiterbauteil anzugeben, bei dem die Stromaufnahmefähigkeit gegenüber herkömmlichen Lösungen vergrößert werden kann. Es ist auch Aufgabe der Erfindung, ein Verfahren zur Herstellung eines Leistungshalbleiterbauteils anzugeben.
- Diese Aufgabe wird durch den Gegenstand der unabhängigen Ansprüche gelöst. Vorteilhafte Ausgestaltungen ergeben sich aus den jeweiligen Unteransprüchen.
- Gemäß der Erfindung wird ein Leistungshalbleiterbauteil mit einem Chipstapel angegeben, das einen ersten Chip, einen zweiten Chip und einen dritten Chip aufweist. Der erste Chip, der zweite Chip und der dritte Chip sind zusammen in einem Gehäuse untergebracht. Der zweite Chip und der dritte Chip liegen nebeneinander auf einem Flachleiter auf. Der erste Chip ist sowohl auf dem zweiten Chip als auch auf dem dritten Chip aufgebracht.
- Durch die Auflage auf mehreren Chips ist die Größe des ersten Chips nicht mehr von der Größe des unter ihm liegenden Chips abhängig. Besonders bei Leistungshalbleiterbauelementen ist dies wichtig, da die Stromaufnahmefähigkeit, das heißt die Größe des Stroms, der durch das Bauelement geleitet werden kann, von der Größe des Chips abhängt. Die Wärmeabfuhr aus dem ersten Chip kann bei der angegebenen Anordnung auch durch den Zwischenraum zwischen dem zweiten Chip und dem dritten Chip erfolgen.
- Der zweite Chip und der dritte Chip weisen in einer bevorzugten Ausführungsform Anschlüsse auf ihrer Unterseite auf, die mit dem unter ihnen liegenden Flachleiter elektrisch verbunden sind, womit eine besonders niederohmige Verbindung hergestellt wird.
- Vorzugsweise werden der zweite Chip und der dritte Chip mittels einer Diffusionslötverbindung auf dem Flachleiter aufgebracht. Beim Diffusionslötprozess wird ein niedrigschmelzendes Lotmittel in eine hochtemperaturfeste Verbindung überführt, wobei das Lotmetall mit den zu verbindenden hochschmelzenden Metallen eine temperaturfeste und mechanisch sehr stabile intermetallische Phase bildet.
- Zwar muss für ein Diffusionslöten eine größere Lötzeit vorgesehen werden, jedoch ermöglicht die Nutzung des Diffusionslots ein sehr genaues Einstellen der Höhen des zweiten Chips und des dritten Chips, da die Lotmetalle vor dem eigentlichen Lötprozess in der Regel in sehr dünnen Schichten aufgebracht werden. Dies ist für die Gewährleistung der gleichen Höhe der unten liegenden Chips wichtig.
- Besonders bei der Verwendung von SiC-Schottky-Dioden in dem zweiten Chip oder in dem dritten Chip ist dies vorteilhaft, denn SiC-Schottky-Dioden können bei einer höheren Temperatur als Siliziumdioden betrieben werden. Durch Verwenden des Diffusionslötens ergibt sich der Vorteil, dass durch die hohe Temperaturfestigkeit der Diffusionslotschicht auch die hohe Temperaturfestigkeit der SiC-Schottky-Dioden genutzt werden kann. Die zulässige Stromdichte durch die SiC-Schottky-Dioden kann damit um ein Vielfaches gegenüber Siliziumdioden gesteigert werden.
- Der zweite Chip und der dritte Chip weisen vorzugsweise eine gleiche Dicke auf, um eine ebene Auflage des ersten Chips zu gewährleisten. Ansonsten müssten zum Höhenausgleich auf dem zweiten Chip oder auf dem dritten Chip Zwischenschichten zum Höhenausgleich implementiert werden, was den Aufwand für die Montage erhöht.
- Vorzugsweise ist der erste Chip symmetrisch auf dem zweiten Chip und auf dem dritten Chip aufgelegt, dass heißt, der erste Chip hat gleich große Auflageflächen auf dem zweiten Chip und auf dem dritten Chip. Dies erhöht die mechanische Stabilität des gesamten Systems bzw. Leistungshalbleiterbauteils.
- Vorzugsweise ist der erste Chip so dimensioniert, dass die Summe der Chipflächen des ersten Chips und des zweiten Chips kleiner als die Chipfläche des ersten Chips ist. Damit kann der erste Chip als der Chip mit der höheren Stromaufnahmefähigkeit größer als die Summe der unter ihm liegenden Chips ausgeführt werden.
- Durch Integration jeweils gleicher Bauelemente im zweiten Chip und im dritten Chip und eine Parallelschaltung dieser Bauelemente, kann der erste Chip auf mehreren Chips erfindungsgemäß aufgebracht werden, auch wenn das Leistungshalbleiterbauteil nur zwei Bauelementtypen oder zwei Funktionen, beispielsweise nur einen Highside-Schalter und einen Lowside-Schalter, enthält. Auch ergeben sich Vorteile hinsichtlich der Produktionskosten durch das Aufteilen eines Bauelements. Grundsätzlich erhöht sich durch die Aufteilung eines großen Chips in mehrere kleine Chips die Frontendausbeute, da ein bei der Herstellung auftretender einzelner Fehler nur einen kleinen und nicht mehr einen großen Chip zum Ausfall bringt.
- Außerdem können die Bauelemente des zweiten und des dritten Chips zueinander redundant ausgelegt werden, so dass bei Ausfall des Bauelements eines Chips seine Funktion durch das Bauelement eines anderen Chips übernommen wird.
- In einer Ausführungsform der Erfindung sind auf der Unterseite des ersten Chips und auf den Oberseiten des zweiten Chips und des dritten Chips jeweils Kontaktflächen angebracht. Diese Kontaktflächen sind mit den jeweils in den Chips integrierten Bauelementen verbunden. Die Bauelemente sind die Transistoren, Dioden oder sonstige Komponenten, die in den Chips integriert sind. Die Kontaktfläche auf der Unterseite des ersten Chips ist mindestens mit einer Kontaktfläche auf der Oberseite des zweiten Chips und mindestens mit einer Kontaktfläche des dritten Chips verbunden. Dadurch entstehen direkte Verbindungen zwischen den Bauelementen der Transistoren, was den Widerstand der Verbindungen verringert.
- Falls sich auf den Oberseiten des ersten Chips, des zweiten Chips und des dritten Chips Kontaktflächen befinden, die über Bonddrähte mit Flachleitern des Leistungshalbleiterbauteils verbunden sind, eignet sich diese erfindungsgemäße Anordnung der Chips besonders für Leistungshalbleiterbauteile mit Flachleiterrahmen, die aus einer Vielzahl von Flachleitern bestehen und die mittels einfacher Montage mit den Chips verbunden werden.
- In einer bevorzugten Ausführungsform werden zwischen die übereinanderliegenden Kontaktflächen Metallschichten, die zwischen 10 μm bis 100 μm hoch sind, aufgebracht. Dadurch wird der erste Chip erhöht und die Gefahr eines Kurzschlusses zwischen dem Rand des ersten Chips und einem Bonddraht, der die Oberseite des zweiten Chips verbindet, wird verringert, da die Metallschicht die Kontaktflächen des Rands des ersten Chips über den Bonddraht hebt.
- In einer Ausführungsform der Erfindung ist in dem zweiten Chip eine PIN-Diode, im dritten Chip eine Silizium-Karbid (SiC) Schottky-Diode und im ersten Chip ein Leistungs-MOSFET integriert. Durch das erfindungsgemäße Anordnen der ersten Chips können die Halbleiterbauelemente eines AD/DC-Wandlers zusammen in einem einzigen Leistungshalbleiterbauteil integriert werden, was die Baugröße des AC/DC-Wandlers verringert. Die Wärmeabfuhr aus dem ersten Chip kann dabei vorteilhafterweise auch durch den Zwischenraum zwischen dem zweiten Chip und dem dritten Chip erfolgen.
- Zusätzlich können die SiC-Diode und die PIN-Diode jeweils auf zwei Chips aufgeteilt werden, so dass das Leistungshalbleiterbauteil zudem einen vierten Chip mit einer PIN-Diode und einen fünften Chip mit einer SiC-Diode aufweist. Die Bauteile der Dioden werden auf mehrere Chips aufgeteilt, so dass die durch den Betrieb entstehende Wärme verteilt wird. Möglich ist es auch, die Dioden auf noch mehr Chips, beispielsweise auf sechs oder acht Chips zu verteilen. Beispielsweise fällt die Ausbeute von SiC-Einkristallstücken von 89% bei einer Chipfläche von 1 mm2 auf 62%, wenn die Halbleiterfläche verdreifacht wird. Eine Grenze der Aufteilung ergibt sich durch den komplexeren Montageprozess der Chips, bei dem darauf geachtet werden muss, dass auch bei der größeren Anzahl von Chips diese Chips jeweils die gleiche Höhe haben.
- In einer weiteren Ausführungsform der Erfindung ist in dem ersten Chip, in dem zweiten Chip und in dem dritten Chip jeweils ein Leistungs-MOSFET integriert. Dabei kann der erste MOSFET als Highside-Schalter und der zweite MOSFET als Lowside-Schalter verwendet werden. Der Lowside-Schalter kann größer als der Highside-Schalter ausgeführt werden und kann somit mehr Strom aufnehmen. Dieser Leistungs-MOSFET ist vorzugsweise als Kompensationsbauelement ausgeführt, weil Kompensationsbauelemente in der Regel eine große Spannungsfestigkeit aufweisen.
- Die Erfindung stellt auch ein Verfahren zur Herstellung eines Leistungshalbleiters bereit, bei dem zunächst ein zweiter Chip und ein dritter Chip nebeneinander auf einem Flachleiter, und zwar auf dem gleichen Flachleiter, aufgebracht werden. Dabei wird vorzugsweise darauf geachtet, dass der zweite Chip und der dritte Chip die gleiche Höhe haben. Der erste Chip wird anschließend auf dem zweiten Chip und dem dritten Chip derart aufgebracht, dass der erste Chip auf dem zweiten Chip und dem dritten Chip aufliegt. In einem folgenden Verfahrensschritt werden Kontaktflächen, die sich auf den Oberseiten des ersten Chips, des zweiten Chips und des dritten Chips befinden, mittels Bonddrähten gebondet.
- Der Chipstapel aus erstem Chip, zweitem Chip und drittem Chip wird anschließend mit einer Pressmasse umgossen. Durch das Anordnen des ersten Chips auf unten liegenden zweiten und dritten Chips kann der erste Chip unabhängig von den unter ihm liegenden Chips dimensioniert werden. Insbesondere kann er größer als die unter ihm liegenden Chips ausgeführt werden. Außerdem wird die Wärmeabfuhr aus dem ersten Chip durch das Vorsehen eines Zwischenraums zwischen dem zweiten Chip und dem dritten Chip verbessert.
- Vorzugsweise befindet sich auf der Unterseite des ersten Chips eine Kontaktfläche oder eine Vielzahl von Kontaktflächen, die beim Aufbringen des ersten Chips mit Kontaktflächen auf den Oberseiten des zweiten Chips und des dritten Chips verbunden werden. Dadurch gibt es direkte Verbindungen zwischen dem ersten Chip und den unter ihm liegenden Chips. Diese direkten Verbindungen sind kurz und somit niederohmig.
- Der zweite Chip und der dritte Chip werden vorteilhafterweise auf dem Flachleiter mittels Diffusionslöten aufgebracht, um die gleiche Höhe des zweiten und des dritten Chips zu gewährleisten und um eine temperaturstabile Lötverbindung zu erhalten. Diese Lötverbindung bildet vorzugsweise auch die elektrische Verbindung zwischen dem zweiten Chip bzw. dem dritten Chip und dem Flachleiter.
- Die Erfindung ist in den Zeichnungen anhand von zwei Ausführungsbeispielen näher veranschaulicht.
-
1 zeigt ein Schaltbild eines AC/DC-Wandlers mit Bauelementen, die erfindungsgemäß in einem Leistungshalbleiterbauteil integriert werden. -
2 zeigt im Querschnitt ein erfindungsgemäßes Leistungshalbleiterbauteil für einen AC/DC-Wandler nach1 . -
3 zeigt ein Schaltbild eines DC/DC-Wandlers mit Bauteilen, die erfindungsgemäß in einem Leistungshalbleiterbauteil integriert werden. -
4 zeigt im Querschnitt ein erfindungsgemäßes Leistungshalbleiterbauteil für einen DC/DC-Wandler nach3 . -
5 zeigt einen Ausschnitt eines erfindungsgemäßen Leistungshalbleiterbauteils aus4 mit zusätzlichen Details der Verbindungen zwischen Kontaktflächen. -
1 zeigt ein Schaltbild eines AC/DC- Wandlers mit Bauelementen, die erfindungsgemäß in einem Leistungshalbleiterbauteil integriert werden. Bei der Schaltung1 handelt es sich um einen AC/DC-Wandler, d.h. einen Wandler von Wechsel- in Gleichspannung, der eine Induktivität L, einen Transistor T, eine SiC-Schottky-Diode SiC, eine PIN-Diode Emcon und einen Kondensator C aufweist. Der Transistor T ist als Schalter mit einem ersten Anschluss und einem zweiten Anschluss dargestellt. Diese Anschlüsse bilden die Anschlüsse für die Laststrecke, beispielsweise Source und Drain. Der Steuereingang, beispielsweise Gateanschluss oder Basisanschluss, des Transistors T ist in der1 nicht eingezeichnet. - In die Schaltung
1 wird eine Eingangsspannung Ue eingeprägt, aus der mittels der Schaltung1 eine Ausgangsspannung Ua erzeugt wird. Das negative Potential der Eingangsspannung Ue sowie das negative Potential der Spannung Ua liegen zusammen auf 0 V. Das positive Potential der Eingangsspannung Ua ist an einen ersten Anschluss der Induktivität L angeschlossen, deren zweiter Anschluss an einen ersten Anschluss des Transistors T und jeweils an die Anodenanschlüsse der PIN-Diode Emcon und die SiC-Schottky-Diode SiC angeschlossen ist. - Die Annodenanschlüsse der Dioden Emcon und SiC sind an die Ausgangsspannung Ua angeschlossen, zu der parallel die Kapazität C geschaltet ist. Ein zweiter Anschluss des Transistors T ist mit der Spannung 0 V verbunden.
- Der Transistor T, der als Kompensations-Leistungstransistor ausgebildet ist, wird so angesteuert, dass sich eine Wechselspannung am Eingang Ue in eine Gleichspannung am Ausgang Ua ergibt. Beispielsweise wird eine 800 V Wechselspannung in eine 400 V Gleichspannung umgewandelt.
-
2 zeigt im Querschnitt einen Ausschnitt eines erfindungsgemäßen Leistungshalbleiterbauteils, in dem die Komponenten Transistor T, PIN-Diode Emcon und Silizium-Karbid Schottky-Diode SiC aus1 zusammen in einem Leistungshalbleiterbauteil2 untergebracht sind. Das Leistungshalbleiterbauteil2 weist die nebeneinander angeordneten Flachleiter3 ,4 und5 auf, wobei auf dem in der Mitte angeordneten Flachleiter4 nebeneinander ein zweiter Chip6 , ein dritter Chip8 , ein vierter Chip7 und ein fünfter Chip9 angeordnet sind. Ein erster Chip1 liegt gleichzeitig auf dem zweiten Chip6 , dem dritten Chip8 , dem vierten Chip7 und dem fünften Chip9 auf. Die Chips1 ,6 ,8 ,7 und9 bilden somit einen Chipstapel. - In dem zweiten Chip
6 und im vierten Chip7 sind die SiC-Schottky-Dioden SiC integriert, während in dem dritten Chip8 und fünften Chip9 jeweils PIN-Dioden Emcon untergebracht sind. Die SiC-Schottky-Dioden SiC und die PIN Dioden Emcon sind so angeordnet, dass jeweils die Anode oben und die Kathode unten liegt. Die SiC-Schottky-Diode SiC aus dem Schaltbild nach1 ist hier durch zwei Dioden, die in dem zweiten Chip6 und in dem vierten Chip7 untergebracht sind und parallel geschaltet sind, realisiert. Die Kathodenanschlüsse auf der Unterseite sind elektrisch mit dem Flachleiter4 direkt über zwischen den Kontaktanschlüssen für die Kathode und dem Flachleiter4 liegenden Diffusionslötverbindungen verbunden. - Der zweite Chip
6 , der dritte Chip8 , der vierte Chip7 und der fünfte Chip9 sind jeweils gleich hoch, so dass der erste Chip10 auf den Chips6 ,7 ,8 und9 gleichzeitig aufliegt. Der erste Chip10 enthält auf seiner Oberseite13 eine Kontaktfläche für die Drain und eine Kontaktfläche für das Gate. Auf der Unterseite14 des ersten Chips10 ist eine Kontaktfläche für die Source angebracht. Die Kontaktfläche für die Source ist elektrisch mit auf den Oberseiten des zweiten Chips6 , des dritten Chips8 , des vierten Chips7 und des fünften Chips9 befindlichen Anodenanschlüssen angebracht. - Auf den Unterseiten des zweiten Chips
6 , des dritten Chips8 , des vierten Chips7 und des fünften Chips9 befinden sich Anschlüsse für die Kathode. Diese Anschlüsse sind mit dem Flachleiter4 elektrisch verbunden. Die Dioden des zweiten Chips6 , des dritten Chips8 , des vierten Chips7 und des fünften Chips9 sind somit parallel geschaltet. - Zur Verbindung mit Außenanschlüssen des Leistungshalbleiterbauteils
2 sind die Bonddrähte15 bis18 vorgesehen, die mit den Kontaktflächen auf den Oberseiten des zweiten Chips6 , des fünften Chips9 und des ersten Chips10 verbunden sind. Dabei ist der Bonddraht15 mit der Kontaktfläche für das Gate auf der Oberseite13 des ersten Chips10 verbunden, während der Bonddraht16 an den Anodenanschluss des zweiten Chips6 , der Bonddraht17 an die Kontaktfläche für die Source und der Bonddraht18 an den Anodenanschluss des fünften Chips9 angeschlossen ist. Der Bonddraht15 ist außerdem mit dem Flachleiter3 und der Bonddraht17 mit dem Flachleiter5 verbunden. - Dadurch, dass der erste Chip
10 auf den anderen Chips6 ,7 ,8 ,9 aufliegt, kann der erste Chip10 , in dem der Transistor T integriert ist, groß ausgelegt werden. Die Wärmeabfuhr vom Chip1 ist gegenüber herkömmlichen Lösungen verbessert, da die Wärmeabfuhr zusätzlich durch die Zwischenräume zwischen dem zweiten Chip6 , dem dritten Chip8 , dem vierten Chip7 und dem fünften Chip9 erfolgt. -
3 zeigt einen Schaltplan eines DC/DC-Wandlers, der eine Eingangsspannung Ue in eine Ausgangsspannung Ua umwandelt, deren Betrag kleiner als die Eingangsspannung Ue ist. Die Schaltung30 enthält einen ersten Transistor HS1, einen zweiten Transistor HS2 und einen dritten Transistor LS, eine Induktivität L und einen Kondensator C. - Das negative Potential der Eingangsspannung Ue und das der Ausgangsspannung Ua liegen zusammen auf 0 V. Das positive Potential der Eingangsspannung Ue ist mit den ersten Anschlüssen des ersten Transistors HS1 und mit dem ersten Anschluss des zweiten Transistors HS2 verbunden. Der zweite Anschluss des ersten Transistors HS1 und der zweite Anschluss des zweiten Transistors HS2 sind an den Zwischenknoten Z und so einerseits an einen ersten Anschluss des dritten Transistors LS und andererseits an einen ersten Anschluss der Induktivität L angeschlossen. Der zweite Anschluss der Induktivität L ist mit dem positiven Potential der Ausgangsspannung Ua verbunden. Parallel zur Ausgangsspannung Ua ist der Kondensator C geschaltet.
- Die Steuereingänge der Transistoren HS1, HS2 und LS sind in der
3 nicht gezeigt. Sie steuern die Laststrecken der Transistoren HS1, HS2 und LS so an, dass am Ausgang eine Spannung von 3 V anliegt. Die Transistoren HS1 und HS2 sind beispielsweise Leistungstransistoren und dienen als Highside-Schalter und der Transistor LS dient als Lowside-Schalter. - Die Schaltung 1 bildet einen Tiefsetzsteller. Zum Erzeugen einer Ausgangsspannung Ua = 3 V aus einer Eingangsspannung Ue = 12 V werden, beispielsweise durch eine Pulsweitenmodulation, abwechselnd die Highside-Schalter und die Lowside-Schalter an- und ausgeschaltet. Dadurch ergibt sich eine Spannung an dem Knoten Z, die allerdings aufgrund von den Ein- und Ausschaltvorgängen schwankt. Diese Schwankungen werden weitestgehend durch die Induktivität L und den Kondensator C herausgefiltert, so dass die Ausgangsspannung Ua eine im wesentlichen konstante Spannung ist.
-
4 zeigt im Querschnitt einen Ausschnitt aus einem Leistungshalbleiterbauteil, das Flachleiter3 ,4 und5 sowie einen ersten Chip10 , einen zweiten Chip6 , einen dritten Chip8 , und Bonddrähte15 ,16 ,17 und18 aufweist. Elemente mit gleichen Funktionen wie in2 weisen die gleichen Bezugszeichen auf und werden nicht extra erläutert. Auf dem Flachleiter4 sind der zweite Chip6 und der dritte Chip8 nebeneinander aufgebracht. Der zweite Chip6 enthält den Transistor HS1 und der dritte Chip8 enthält den Transistor HS2. Deshalb sind der zweite Chip6 zusätzlich mit HS1 und der dritte Chip8 mit HS2 bezeichnet. - Der erste Chip
10 liegt symmetrisch auf dem zweiten Chip6 und dem dritten Chip8 auf, indem die Auflageflächen auf dem zweiten Chip6 und dem dritten Chip8 jeweils gleich sind. Der erste Chip10 enthält den Transistor LS. Über den Bonddraht15 werden der Sourceanschluss und über den Bonddraht17 der Gateanschluss des Transistors LS, die sich beide auf der Oberseite11 des ersten Chips10 befinden, angeschlossen. Auf der Unterseite14 des ersten Chips10 befindet sich eine Kontakt fläche als Anschluss für die Drain des Transistors LS. Dieser Drainanschluss ist mit Kontaktanschlüssen für die Source auf den Oberseiten35 und36 des zweiten Chips6 und des dritten Chips8 elektrisch verbunden. - Weiterhin gibt es auf den Oberseiten
35 bzw.36 des zweiten Chips6 bzw. des dritten Chips8 Kontaktanschlüsse für das Gate, die über die Bonddrähte16 bzw.18 mit den Flachleitern3 beziehungsweise5 verbunden sind. Mindestens ein weiterer, in4 nicht gezeigter, Bonddraht führt von einem Kontaktanschluss für die Source auf einer der Oberseiten35 und36 zu einem Flachleiter, der den Anschluss für die Induktivität L bildet. -
5 zeigt Details aus dem Leistungshalbleiterbauteil aus4 . Es sind wiederum der erste Chip10 , der zweite Chip6 , der dritte Chip8 sowie die Bonddrähte15 ,16 ,17 und18 gezeigt. Im Vergleich zu der Darstellung in4 sind auch zusätzliche Details der Kontaktflächen dargestellt. Der zweite Chip6 weist auf seiner Oberseite35 eine Kontaktfläche für das Gate23 und eine Kontaktfläche für die Source24 auf. Entsprechend befinden sich auf der Oberseite36 des dritten Chips8 eine Kontaktfläche für das Gate26 und eine Kontaktfläche für die Source25 . Auf den Kontaktflächen für die Source24 beziehungsweise25 sind die Metallschichten30 beziehungsweise31 aufgebracht. - Die Kontaktflächen für das Gate
23 und26 sind über die Bonddrähte16 beziehungsweise18 mit hier nicht gezeigten Flachleitern verbunden. Der erste Chip10 weist auf seiner Oberseite13 eine Kontaktfläche für das Gate20 und eine Kontaktfläche für die Source21 auf, die über die Bonddrähte15 und17 mit hier ebenfalls nicht gezeigten Flachleitern des Leistungshalbleiterbauteils2 verbunden sind. - Auf der Unterseite
14 des ersten Chips10 ist eine Kontaktfläche für die Source22 angebracht, die sowohl auf die Metallschicht30 als auch auf die Metallschicht31 aufgelötet ist. Somit ergibt sich eine elektrische Verbindung von der Drain des im ersten Chip10 befindlichen Transistors LS über den Kontaktanschluss für die Drain22 , die Zwischenschicht30 , den Kontaktanschluss für die Source24 zu der Source des im zweiten Chip6 befindlichen Transistors HS1. Entsprechend gibt es eine Verbindung zwischen der Drain des im ersten Chip10 befindlichen Transistors LS zu der Source des im dritten Chip8 befindlichen Transistors HS über die Kontaktfläche für die Drain22 , die Metallschicht31 und den Kontaktanschluss für die Source25 . - Die Metallschichten
30 und31 sind 10 μm–100 μm, vorzugsweise 50 μm hoch. Sie dienen dazu, einen Kurzschluss zwischen den Gatepotentialen, die an den Bonddrähten16 bzw.18 und den angeschlossenen Kontaktflächen23 bzw.26 anliegen, und dem Potential an der Kontaktfläche für die Drain22 zu verhindern. Besonders, wenn der erste Chip10 nicht genau in horizontaler Richtung zentriert auf dem zweiten Chip6 und dem dritten Chip8 aufgebracht wird und somit seitlich übersteht, bestünde ohne die Metallschichten30 und31 die Gefahr eines Kurzschlusses. - Bei der Fertigung wird nach dem Bonden das Leistungshalbleiterbauteil mit einer Pressmasse umgossen, die nach dem Gießen das Gehäuse für das Leistungshalbleiterbauteil bildet. Der Teil der Pressmasse, der zwischen der Kontaktfläche für das Gate
23 und den Zwischenschichten30 und31 liegt, dient zur Isolation zwischen dem Gatepotential und dem Sourcepotential. -
- 1
- Schaltung
- 2
- Leistungshalbleiterbauteil
- 3
- Flachleiter
- 4
- Flachleiter
- 5
- Flachleiter
- 6
- 2. Chip
- 7
- 4. Chip
- 8
- 2. Chip
- 9
- 5. Chip
- 10
- 1. Chip
- 11
- Oberseite
- 14
- Unterseite
- 15
- Bonddraht
- 16
- Bonddraht
- 17
- Bonddraht
- 18
- Bonddraht
- 20
- Kontaktfläche für das Gate
- 21
- Kontaktfläche für die Source
- 22
- Kontaktfläche für die Drain
- 23
- Kontaktfläche für das Gate
- 24
- Kontaktfläche für die Source
- 25
- Kontaktfläche für die Source
- 26
- Kontaktfläche für das Gate
- 35, 36, 37, 38
- Oberseite
- L
- Induktivität
- C
- Kondensator
- T
- Leistungstransistor
- SiC
- Silizium-Karbid Schottky-Diode
- Emcon
- PIN-Diode
Claims (19)
- Leistungshalbleiterbauteil mit einem Chipstapel, der einen ersten Chip (
10 ), einen zweiten Chip (6 ) und einen dritten Chip (8 ) enthält, sowie mit einem Gehäuse, in dem der erste Chip (10 ), der zweite Chip (6 ) und der dritte Chip (8 ) untergebracht sind, dadurch gekennzeichnet, dass der zweite Chip (6 ) und der dritte Chip (8 ) nebeneinander auf einem Flachleiter (4 ) aufliegen und dass der erste Chip (10 ) sowohl auf dem zweiten Chip (6 ) als auch auf dem dritten Chip (8 ) aufgebracht ist. - Leistungshalbleiterbauteil nach Anspruch 1, dadurch gekennzeichnet, dass der zweite Chip (
6 ) und der dritte Chip (8 ) mittels einer Diffusionslötverbindung auf dem Flachleiter (4 ) angebracht sind. - Leistungshalbleiterbauteil nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die Summe der Chipflächen des zweiten Chips (
6 ) und des dritten Chips (8 ) kleiner als die Chipfläche des ersten Chips (10 ) ist. - Leistungshalbleiterbauteil nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass der zweite Chip (
6 ) und der dritte Chip (8 ) jeweils auf ihrer Unterseite Anschlüsse aufweisen, die mit dem unter ihnen liegenden Flachleiter (4 ) elektrisch verbunden sind. - Leistungshalbleiterbauteil nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass der erste Chip auf dem zweiten Chip (
6 ) und auch auf dem dritten Chip (8 ) derart symmetrisch aufgebracht ist, dass die Auflagefläche des ersten Chips auf dem zweiten Chip gleich der Auflagefläche des ersten Chips auf dem dritten Chip ist. - Leistungshalbleiterbauteil nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass zumindest der zweite Chip (
6 ) und der dritte Chip (8 ) gleich hoch sind. - Leistungshalbleiterbauteil nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass in dem zweiten Chip (
6 ) und in dem dritten Chip (8 ) jeweils die gleichen Bauelemente integriert sind und die Bauelemente des zweiten Chips (6 ) und des dritten Chips (8 ) parallel geschaltet sind. - Leistungshalbleiterbauteil nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass sich auf der Unterseite (
14 ) des ersten Chips (10 ) und auf den Oberseiten (35 ,36 ) des zweiten Chips und des dritten Chips jeweils Kontaktflächen (22 ,24 ,25 ) befin den, die mit den jeweils im Chip befindlichen elektrischen Bauelementen (SiC, Emcon, T, HS1, HS2, LS) verbunden sind, wobei die Kontaktfläche (22 ) auf der Unterseite (14 ) des ersten Chips (10 ) mit mindestens einer Kontaktfläche (24 ) auf der Oberseite (35 ) des zweiten Chips (6 ) und mit einer Kontaktfläche (25 ) auf der Oberseite (36 ) des dritten Chips (8 ) elektrisch verbunden ist, wobei die Kontaktfläche (24 ) des zweiten Chips (6 ) und die Kontaktfläche (25 ) des dritten Chips (8 ) sich unterhalb der Kontaktfläche (22 ) des ersten Chips (10 ) befinden. - Leistungshalbleiterbauteil nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, dass auf den Oberseiten (
13 ,35 ,37 ) des ersten Chips (10 ), des zweiten Chips (6 ) und des dritten Chips (8 ) sich Kontaktflächen (20 ,21 ,23 ,26 ) befinden, die über Bonddrähte mit Flachleitern (3 ,5 ) des Leistungshalbleiterbauteils (2 ) verbunden sind. - Leistungshalbleiterbauteil nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, dass zwischen der Kontaktfläche (
22 ) auf der Unterseite (14 ) des ersten Chips (10 ) und der Kontaktfläche auf der Oberseite (35 ) des zweiten Chips (6 ) und zwischen der Kontaktfläche (22 ) auf der Unterseite (14 ) des ersten Chips und der Oberseite (36 ) des dritten Chips (8 ) jeweils 10 μm bis 100 μm hohe Metallschichten (30 ,31 ) untergebracht sind. - Leistungshalbleiterbauteil nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, dass in dem zweiten Chip (
6 ) eine PIN-Diode integriert ist und in dem dritten Chip (8 ) eine SiC-Schottky-Diode integriert ist. - Leistungshalbleiterbauteil nach Anspruch 11, dadurch gekennzeichnet, dass das Leistungshalbleiterbauteil weiterhin einen vierten Chip (
7 ) und einen fünften Chip (9 ) aufweist, wobei der vierte Chip (7 ) und der fünfte Chip (9 ) PIN-Dioden enthalten, die parallel zueinander und parallel zu dem zweiten Chip (6 ) und dem dritten Chip (8 ) geschaltet sind und wobei der erste Chip (6 ) auch auf dem vierten Chip (7 ) und dem fünften Chip (9 ) aufgebracht ist. - Leistungshalbleiterbauteil nach Anspruch 11 oder 12, dadurch gekennzeichnet, dass das Leistungshalbeiterbauteil (
2 ) Teil eines AC/DC-Wandlers (1 ) mit einem Leistungstransistor und mit zwei parallel geschalteten Dioden ist, bei dem der Leistungstransistor im ersten Chip (10 ) und die Dioden im zweiten Chip (6 ) und im dritten Chip (8 ) realisiert sind. - Leistungshalbleiterbauteil nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, dass in dem ersten Chip (
10 ), in dem zweiten Chip (6 ) und in dem dritten Chip (8 ) jeweils Leistungs-MOSFETs integriert sind. - Leistungshalbleiterbauteil nach Anspruch 14, dadurch gekennzeichnet, dass das Leistungshalbeiterbauteil (
2 ) Teil eines DC/DC-Wandlers mit einem Highside-Schalter und einem Lowside-Schalter ist, bei dem der Lowside-Schalter durch den Leistungs-MOSFET des ersten Chips (10 ) und der Highside-Schalter durch die parallel geschalteten Leistungs-MOSFETs des zweiten Chips (6 ) und des dritten Chips (8 ) realisiert ist. - Verfahren zur Herstellung eines Leistungshalbleiterbauteils, mit den folgenden Schritten: – Aufbringen eines zweiten Chips (
6 ) und eines dritten Chips (8 ) nebeneinander auf einem Flachleiter (4 ), – Aufbringen eines ersten Chips (10 ) derart, dass der erste Chip (10 ) auf dem zweiten Chip (6 ) und auf dem dritten Chip (8 ) aufliegt, – Bonden der Kontaktflächen (20 ,21 ,23 ,26 ) auf den Oberseiten (35 ,36 ) des ersten Chips (10 ), des zweiten Chips (6 ) und des dritten Chips (8 ) mittels Bonddrähten (15 ,16 ,17 ,18 ), – Umgießen des ersten Chips (10 ), des zweiten Chips (6 ) und des dritten Chips (8 ) mit einer Pressmasse. - Verfahren nach Anspruch 15, dadurch gekennzeichnet, dass der zweite Chip (
6 ) und der dritte Chip (8 ) auf dem Flachleiter (4 ) mittels Diffusionslöten befestigt werden. - Verfahren nach Anspruch 16 oder 17, dadurch gekennzeichnet, dass sich auf der Unterseite (
14 ) des ersten Chips (10 ) mindestens eine Kontaktfläche (22 ) befindet, die beim Aufbringen des ersten Chips (10 ) mit einer Kontaktfläche (24 ) auf der Oberseite (35 ) des zweiten Chips (6 ) und mit einer Kontaktfläche auf der Oberseite (36 ) des dritten Chips (8 ) elektrisch verbunden wird. - Verfahren nach einem der Ansprüche 16 bis 18, dadurch gekennzeichnet, dass – vor dem Aufbringen des ersten Chips (
10 ) jeweils 10 μm bis 100 μm hohe Metallschichten (30 ,31 ) auf dem zweiten Chip (6 ) und auf dem dritten Chip (8 ) aufgebracht werden, – und dass der erste Chip (10 ) auf den Metallschichten (30 ,31 ) aufgebracht wird.
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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Families Citing this family (4)
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MY166609A (en) | 2010-09-15 | 2018-07-17 | Semiconductor Components Ind Llc | Connector assembly and method of manufacture |
US9287778B2 (en) * | 2012-10-08 | 2016-03-15 | Nvidia Corporation | Current parking response to transient load demands |
TWI829465B (zh) * | 2022-12-13 | 2024-01-11 | 台達電子工業股份有限公司 | 功率模組 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE10303932A1 (de) * | 2002-09-05 | 2004-03-25 | Infineon Technologies Ag | Elektronisches Leistungsmodul mit mindestens zwei Leistungshalbleiterchips und Verfahren zur Herstellung desselben |
DE10333800B3 (de) * | 2003-07-24 | 2004-10-28 | Infineon Technologies Ag | Halbleiterbauteil sowie dafür geeignetes Herstellungsverfahren |
US20050006743A1 (en) * | 2003-07-01 | 2005-01-13 | Kim Tae-Hyun | In-line apparatus and method for manufacturing double-sided stacked multi-chip packages |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE19635582C1 (de) | 1996-09-02 | 1998-02-19 | Siemens Ag | Leistungs-Halbleiterbauelement für Brückenschaltungen mit High- bzw. Low-Side-Schaltern |
US6900537B2 (en) | 2002-10-31 | 2005-05-31 | International Rectifier Corporation | High power silicon carbide and silicon semiconductor device package |
US7505294B2 (en) * | 2003-05-16 | 2009-03-17 | Continental Automotive Systems Us, Inc. | Tri-level inverter |
DE102004021054B4 (de) | 2004-04-29 | 2014-09-18 | Infineon Technologies Ag | Halbleiterbauelement und Verfahren zu seiner Herstellung |
US20050269695A1 (en) * | 2004-06-07 | 2005-12-08 | Brogle James J | Surface-mount chip-scale package |
EP1908049A2 (de) * | 2005-06-24 | 2008-04-09 | International Rectifier Corporation | Halbleiter-halbbrückenmodul mit geringer induktivität |
DE102005039478B4 (de) * | 2005-08-18 | 2007-05-24 | Infineon Technologies Ag | Leistungshalbleiterbauteil mit Halbleiterchipstapel und Verfahren zur Herstellung desselben |
TWI285422B (en) * | 2005-09-15 | 2007-08-11 | Chipmos Technologies Inc | Chip structure and stacked chip package structure |
US7429785B2 (en) * | 2005-10-19 | 2008-09-30 | Littelfuse, Inc. | Stacked integrated circuit chip assembly |
-
2006
- 2006-01-17 DE DE102006002381A patent/DE102006002381B3/de not_active Expired - Fee Related
-
2007
- 2007-01-17 US US11/623,779 patent/US7705434B2/en not_active Expired - Fee Related
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE10303932A1 (de) * | 2002-09-05 | 2004-03-25 | Infineon Technologies Ag | Elektronisches Leistungsmodul mit mindestens zwei Leistungshalbleiterchips und Verfahren zur Herstellung desselben |
US20050006743A1 (en) * | 2003-07-01 | 2005-01-13 | Kim Tae-Hyun | In-line apparatus and method for manufacturing double-sided stacked multi-chip packages |
DE10333800B3 (de) * | 2003-07-24 | 2004-10-28 | Infineon Technologies Ag | Halbleiterbauteil sowie dafür geeignetes Herstellungsverfahren |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102011082986A1 (de) * | 2010-09-22 | 2012-06-28 | Infineon Technologies Ag | Integrierte schaltkreisbaugruppe mit reduzierter parasitärerschleifeninduktivität |
DE102011082986B4 (de) * | 2010-09-22 | 2019-01-24 | Infineon Technologies Ag | Integrierte schaltkreisbaugruppe mit reduzierter parasitärerschleifeninduktivität und verfahren zu deren betrieb |
Also Published As
Publication number | Publication date |
---|---|
US20070176299A1 (en) | 2007-08-02 |
US7705434B2 (en) | 2010-04-27 |
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