DE102018216399B4 - Verfahren zum Herstellen eines Leistungs-Halbleitermoduls und Leistungs-Halbleitermodul - Google Patents

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Abstract

Verfahren zum Herstellen eines Leistungs-Halbleitermoduls, wobei das Verfahren die Schritte umfasst:(a) Ausbilden eines Leistungs-Halbleiterchips (1), der eine Vielzahl lateraler Leistungstransistoren (1 U P, 1UN, 1VP, 1VN, 1WP, 1WN) enthält;(b) Ausbilden eines Steuerungschips (3U, 3V, 3W), der dafür eingerichtet ist, den Leistungs-Halbleiterchip (1) zu steuern, gemäß einer Prozessvorschrift, die von einer Prozessvorschrift des Leistungs-Halbleiterchips (1) verschieden ist; und(c) Ausbilden eines Leistungs-Halbleitermoduls mit dem Leistungs-Halbleiterchip (1), der in dem Schritt (a) gebildet wurde, und dem Steuerungschip (3U, 3V, 3W), der in dem Schritt (b) gebildet wurde.

Description

  • HINTERGRUND DER ERFINDUNG
  • Gebiet der Erfindung
  • Die vorliegende Erfindung bezieht sich auf ein Verfahren zum Herstellen eines Leistungs-Halbleitermoduls.
  • Beschreibung des Stands der Technik
  • Ein Leistungs-Halbleitermodul enthält einen Leistungschip und einen Steuerungschip. Da der Leistungschip in dessen Dickenrichtung erregt wird, dient die hintere Oberfläche des Leistungschips als Elektrode. Daher ist eine Vielzahl von Leistungschips notwendig, um ein Leistungs-Halbleitermodul einer Vielzahl von Phasen (Arme) zu bilden. Als eine Gegenmaßnahme gegen dieses Problem offenbart die offengelegte japanische Patentanmeldung JP H09 - 120 995 A ein Ein-Chip-Modul, das gebildet wird, indem eine Vielzahl lateraler Leistungs-Halbleiterelemente und eine Steuerschaltung auf einem Chip montiert werden.
  • Gemäß einem herkömmlichen Ein-Chip-Modul steigt jedoch die Temperatur einer Steuerschaltung aufgrund der Wärme an, die erzeugt wird, wenn das Leistungsmodul erregt wird. Daher muss die Steuerschaltung so ausgelegt werden, dass sie eine hohe Arbeitsgrenztemperatur hat, was ein Problem hervorruft, dass die Schaltung groß wird.
  • Die US 2007 / 0 200 537 A1 betrifft eine Stromversorgung, die in der Lage ist, den Verlust eines großen Stroms und einer hohen Frequenz zu reduzieren. Bei einem MCM zur Stromversorgung, bei dem ein High-Side-Leistungs-MOSFET-Chip, ein Low-Side-Leistungs-MOSFET-Chip und ein sie ansteuernder Treiber-IC-Chip in einem Dichtungsmaterial versiegelt sind, ist eine Verdrahtungslänge einer ersten Verdrahtung DL zum Verbinden eines Ausgangsanschlusses des Treiber-IC-Chips mit einem Gate-Anschluss des Low-Side-Leistungs-MOSFET-Chips oder eines Source-Anschlusses kürzer als eine Verdrahtungslänge einer zweiten Verdrahtung, die den Ausgangsanschluss des Treiber-IC-Chips mit einem Gate-Anschluss des High-Side-Leistungs-MOSFET-Chips oder einem Source-Anschluss verbindet.
  • Die US 2010 / 0 187 605 A1 offenbart ein Verfahren zum Herstellen einer Halbleitervorrichtung, mit den Schritten Ausbilden eines ersten lateralen n-Kanal FET und eines zweiten n-Kanal Graben-FET innerhalb eines Halbleitergrundkörpers, wobei ein Element aus Source/Drain des ersten FET und ein Element aus Source/Drain des zweiten FET elektrisch mit wenigstens einer Kontaktfläche an einer ersten Seite des einen Halbleitergrundkörpers verbunden sind; und wobei das andere Element aus Source/Drain des ersten FET, ein Gate des ersten FET, das andere Element aus Source/Drain des zweiten FET und das Gate des zweiten FET elektrisch mit Kontaktflächen an einer zweiten Seite des einen Halbleitergrundkörpers gegenüber der ersten Seite verbunden sind, und die Kontaktflächen des anderen Elements aus Source/Drain des ersten FET, des Gates des ersten FET, des anderen Elements aus Source/Drain des zweiten FET und des Gates des zweiten FET elektrisch voneinander getrennt sind; Befestigen des einen Halbleitergrundkörpers auf einem einzelnen Anschlussträger über die erste Seite; und Verpacken des auf den einzelnen Anschlussträger montierten einen Halbleitergrundkörpers in einem Gehäuse.
  • ZUSAMMENFASSUNG
  • Eine Aufgabe der vorliegenden Erfindung ist eine Miniaturisierung eines Leistungs-Halbleitermoduls.
  • Die der Erfindung zu Grunde liegende Aufgabe wird bei einem Verfahren zum Herstellen eines Leistungshalbleitermoduls erfindungsgemäß mit den Merkmalen des Anspruchs 1 und bei einem Leistungshalbleitermodul erfindungsgemäß mit den Merkmalen des Anspruchs 7 gelöst. Vorteilhafte Weiterbildungen sind Gegenstand der jeweiligen abhängigen Ansprüche.
  • Ein Verfahren zum Herstellen eines Leistungs-Halbleitermoduls gemäß der vorliegenden Erfindung umfasst die Schritte: (a) Ausbilden eines Leistungs-Halbleiterchips, (b) Ausbilden eines Steuerungschips und (c) Ausbilden eines Leistungs-Halbleitermoduls. Der Leistungs-Halbleiterchip enthält eine Vielzahl lateraler Leistungstransistoren. Der Steuerungschip ist dafür eingerichtet, den Leistungs-Halbleiterchip zu steuern, und wird gemäß einer Prozessvorschrift gebildet, die von derjenigen des Leistungs-Halbleiterchips verschieden ist. Das Leistungs-Halbleitermodul wird mit dem im Schritt (a) gebildeten Leistungs-Halbleiterchip und dem im Schritt (b) gebildeten Steuerungschip geschaffen.
  • Gemäß dem Verfahren zum Herstellen eines Leistungs-Halbleitermoduls der vorliegenden Erfindung werden der Steuerungschip und ein Chip, der die lateralen Leistungstransistoren enthält, als separate Chips gebildet, und somit wird der Steuerungschip durch die Wärme, die zur Zeit einer Leitung der lateralen Leistungstransistoren erzeugt wird, weniger beeinflusst. Daher kann die Arbeitsgrenztemperatur des Steuerungschips niedrig ausgelegt werden, was eine Miniaturisierung des Steuerungschips und daher eine Miniaturisierung des Leistungs-Halbleitermoduls ermöglicht. Da der Leistungs-Halbleiterchip und der Steuerungschip gemäß verschiedenen Prozessvorschriften gebildet werden, kann ferner der Steuerungschip gemäß der geeignetsten Prozessvorschrift gebildet werden, so dass die Steuerungschips miniaturisiert werden können.
  • Ein Leistungs-Halbleitermodul gemäß der vorliegenden Erfindung umfasst einen Leistungs-Halbleiterchip und einen Steuerungschip. Der Leistungs-Halbleiterchip enthält eine Vielzahl lateraler Leistungstransistoren. Der Steuerungschip ist dafür eingerichtet, den Leistungs-Halbleiterchip zu steuern. Die Schaltungsleitungsbreite des Halbleiters des Steuerungschips ist geringer als die Schaltungsleitungsbreite des Halbleiters des Leistungs-Halbleiterchips.
  • Gemäß dem Leistungs-Halbleitermodul der vorliegenden Erfindung können eine Miniaturisierung des Steuerungschips und daher eine Miniaturisierung des Leistungs-Halbleiterchips erreicht werden.
  • Diese und andere Aufgaben, Merkmale, Aspekte und Vorteile der vorliegenden Erfindung werden aus der folgenden detaillierten Beschreibung der vorliegenden Erfindung ersichtlicher werden, wenn sie in Verbindung mit den beiliegenden Zeichnungen vorgenommen wird.
  • Figurenliste
    • 1 ist eine Draufsicht, die eine Konfiguration eines Leistungs-Halbleitermoduls gemäß einer ersten bevorzugten Ausführungsform zeigt;
    • 2 ist Schnittansicht, die die Konfiguration des Leistungs-Halbleitermoduls gemäß der ersten bevorzugten Ausführungsform zeigt;
    • 3 ist ein Flussdiagramm, das einen Herstellungsprozess des Leistungs-Halbleitermoduls gemäß der ersten bevorzugten Ausführungsform zeigt;
    • 4 ist eine Draufsicht, die eine Konfiguration eines Leistungs-Halbleitermoduls gemäß einer zweiten bevorzugten Ausführungsform zeigt;
    • 5 ist eine Schnittansicht, die die Konfiguration des Leistungs-Halbleitermoduls gemäß der zweiten bevorzugten Ausführungsform zeigt;
    • 6 ist eine Schnittansicht, die eine Konfiguration eines Leistungs-Halbleitermoduls gemäß einer dritten bevorzugten Ausführungsform zeigt; und
    • 7 ist eine Schnittansicht, die eine Konfiguration eines Leistungs-Halbleitermoduls gemäß einer vierten bevorzugten Ausführungsform zeigt.
  • BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
  • <A. Erste bevorzugte Ausführungsform>
  • <A-1. Konfiguration>
  • 1 ist eine Draufsicht eines Leistungs-Halbleitermoduls 101 gemäß einer ersten bevorzugten Ausführungsform, und 2 ist eine Schnittansicht des Leistungs-Halbleitermoduls 101.
  • Das Leistungs-Halbleitermodul 101 enthält einen 6-in-1-Chip 1, Steuerungschips 3U, 3V, 3W, einen Rahmen 4, Steuerungsanschlüsse 5 und Leistungsanschlüsse 7.
  • Der 6-in-1-Chip 1 hat eine Konfiguration, in der sechs Leistungstransistoren auf einem Halbleitersubstrat ausgebildet sind. Die sechs Leistungstransistoren sind ein Leistungstransistor 1UP eines oberen Arms einer U-Phase, ein Leistungstransistor 1UN eines unteren Arms einer U-Phase, ein Leistungstransistor 1VP eines oberen Arms einer V-Phase, ein Leistungstransistor 1VN eines unteren Arms einer V-Phase, ein Leistungstransistor 1WP eines oberen Arms einer W-Phase und ein Leistungstransistor 1WN eines unteren Arms einer W-Phase.
  • All die Leistungstransistoren, die den 6-in-1-Chip 1 bilden, sind laterale Leistungstransistoren. In jedem der in 1 gezeigten Leistungstransistoren ist ein durch ein gepunktetes Muster dargestellter Bereich ein Sourcebereich, und ein Bereich ohne ein gepunktetes Muster ist ein Drainbereich. Man beachte, dass der Leistungstransistor nicht auf einen Metall-Oxid-Halbleiter-Feldeffekttransistor (MOSFET) beschränkt ist und ein Bipolartransistor mit isoliertem Gate (IGBT) sein kann. In solch einem Fall ersetzt ein Kollektorbereich den Drainbereich.
  • Der Sourcebereich des Leistungstransistors 1UP und der Drainbereich des Leistungstransistors 1UN sind durch eine Metallstruktur 2U elektrisch miteinander verbunden. Außerdem sind der Sourcebereich des Leistungstransistors 1VP und der Drainbereich des Leistungstransistors 1VN durch eine Metallstruktur 2V elektrisch miteinander verbunden. Ferner sind der Sourcebereich des Leistungstransistors 1WP und der Drainbereich des Leistungstransistors 1WN durch eine Metallstruktur 2W elektrisch miteinander verbunden.
  • Die Drainbereiche der Leistungstransistoren 1UP, 1VP, 1WP sind durch eine Metallstruktur 2P elektrisch miteinander verbunden. Außerdem sind die Drainbereiche der Leistungstransistoren 1UN, 1VN, 1WN durch eine Metallstruktur 2N elektrisch miteinander verbunden.
  • Die Metallstruktur 2U enthält ein Gatepad 10, das mit der Gateelektrode des Leistungstransistors 1UP elektrisch verbunden ist. In der gleichen Weise enthält jede der Metallstrukturen 2V, 2W ein Gatepad 10, das mit der Gateelektrode eines entsprechenden der Leistungstransistoren 1VP, 1WP elektrisch verbunden ist.
  • Die Steuerungschips 3U, 3V, 3W sind auf dem Rahmen 4 montiert. Jeder der Steuerungschips 3U, 3V, 3W ist mit vier der Steuerungsanschlüsse 5 und dem Rahmen 4 durch Eingangsdrähte 6 elektrisch verbunden. Ferner ist der Steuerungschip 3U mit den auf den Metallstrukturen 2U, 2N vorgesehenen Gatepads 10 und der Metallstruktur 2U durch Eingangsdrähte 6 elektrisch verbunden. Der Steuerungschip 3U ist ein Chip, der dafür eingerichtet ist, die Leistungstransistoren 1UP, 1UN der U-Phase zu steuern.
  • Der Steuerungschip 3V ist mit den auf den Metallstrukturen 2V, 2N vorgesehenen Gatepads 10 und der Metallstruktur 2V durch Eingangsdrähte 6 elektrisch verbunden. Der Steuerungschip 3V ist ein Chip, der dafür eingerichtet ist, die Leistungstransistoren 1VP, 1VN der V-Phase zu steuern.
  • Der Steuerungschip 3W ist mit den auf den Metallstrukturen 2W, 2N vorgesehenen Gatepads 10 und der Metallstruktur 2W durch Eingangsdrähte 6 elektrisch verbunden. Der Steuerungschip 3W ist ein Chip, der dafür eingerichtet ist, die Leistungstransistoren 1WP, 1WN der W-Phase zu steuern.
  • Die Metallstrukturen 2P, 2N, 2U, 2V, 2W sind durch Ausgangsdrähte 8 mit den Leistungsanschlüssen 7 elektrisch verbunden.
  • Die Komponenten, die das soweit beschriebene Leistungs-Halbleitermodul 101 bilden, werden mit einem Formharz 9 versiegelt. Wie in 2 gezeigt ist, sind der Rahmen 4 und die Leistungsanschlüsse 7 vom Formharz 9 teilweise entblößt bzw. freigelegt. Obgleich in 2 nicht dargestellt, sind die Steuerungsanschlüsse 5 ebenfalls teilweise vom Formharz 9 freigelegt.
  • Obgleich 1 und 2 jeweils das Leistungs-Halbleitermodul 101 als ein Halbleitermodul vom vergossenen Typ zeigen, kann das Leistungs-Halbleitermodul 101 auch ein Halbleitermodul vom Gehäusetyp sein. Ferner können die Steuerungsanschlüsse 5 und die Leistungsanschlüsse 7 entweder Einsatzanschlüsse oder oberflächenmontierte Anschlüsse sein.
  • <A-2. Herstellungsverfahren>
  • 3 ist ein Flussdiagramm, das ein Verfahren zum Herstellen des Leistungs-Halbleitermoduls 101 gemäß der ersten bevorzugten Ausführungsform zeigt. Im Folgenden wird unter Bezugnahme auf 3 ein Verfahren zum Herstellen des Leistungs-Halbleitermoduls 101 beschrieben.
  • Zunächst wird der 6-in-1-Chip 1, der die sechs Leistungstransistoren 1UP, 1UN, 1VP, 1VN, 1WP, 1WN enthält, gebildet (Schritt S1).
  • Dann werden die Steuerungschips 3U, 3V, 3W, die dafür eingerichtet sind, den 6-in-1-Chip 1 zu steuern, gemäß einer Prozessvorschrift gebildet, die von derjenigen des 6-in-1-Chips 1 verschieden ist, und werden auf dem Rahmen 4 montiert (Schritt S2). Die hierin verwendete Prozessvorschrift ist zum Beispiel eine Vorschrift, die eine Leitungsbreite einer Schaltung betrifft, und die Steuerungschips 3U, 3V, 3W werden mit einer geringeren Leitungsbreite als diejenige des 6-in-1-Chips 1 gebildet.
  • Als Nächstes wird eine Vielzahl der Leistungstransistoren durch die Metallstrukturen 2N, 2P, 2U, 2V, 2W miteinander elektrisch verbunden (Schritt S3).
  • Danach wird jeder der Steuerungschips 3U, 3V, 3W durch Eingangsdrähte 6 mit den entsprechenden Steuerungsanschlüssen 5, dem Rahmen 4, der Metallstruktur 2N und einer entsprechenden der Metallstrukturen 2U, 2V, 2W elektrisch verbunden (Schritt S4). Die Metallstrukturen 2N, 2P, 2U, 2V, 2W werden ferner durch die Ausgangsdrähte 8 mit den Leistungsanschlüssen 7 elektrisch verbunden (Schritt S5).
  • Schließlich werden die Steuerungschips 3U, 3V, 3W, der 6-in-1-Chip 1, die Metallstrukturen 2N, 2P, 2U, 2V, 2W, die Eingangsdrähte 6 und die Ausgangsdrähte 8 mit dem Formharz 9 versiegelt (Schritt S6).
  • Somit ist das Leistungs-Halbleitermodul 101 hergestellt. In dem Flussdiagramm von 3 kann entweder Schritt S2 oder Schritt S3 zuerst durchgeführt werden. Auch kann entweder Schritt S4 oder Schritt S5 zuerst durchgeführt werden.
  • Obgleich diese bevorzugte Ausführungsform den 6-in-1-Chip als einen Leistungs-Halbleiterchip nutzt, ist die Anzahl integrierter lateraler Leistungstransistoren in einem Leistungs-Halbleiterchip nicht auf Sechs beschränkt. Beispielsweise kann der Leistungs-Halbleiterchip ein 2-in-1-Chip sein, in welchem zwei laterale Leistungstransistoren integriert sind, oder ein 4-in-1-Chip, in welchem vier laterale Leistungstransistoren integriert sind. Diese Modifikationen können ferner auch auf die im Folgenden beschriebenen bevorzugten Ausführungsformen angewendet werden.
  • <A-3. Effekt>
  • Ein Verfahren zum Herstellen eines Leistungs-Halbleitermoduls gemäß dieser bevorzugten Ausführungsform umfasst die Schritte: (a) Ausbilden des 6-in-1-Chips 1, der ein Leistungs-Halbleiterchip ist, der eine Vielzahl lateraler Leistungstransistoren 1UP, 1UN, 1VP, 1VN, 1WP, 1WN enthält; (b) Ausbilden der Steuerungschips 3U, 3V, 3W, die dafür eingerichtet sind, den 6-in-1-Chip 1 zu steuern, gemäß einer Prozessvorschrift, die von einer Prozessvorschrift des 6-in-1-Chips 1 verschieden ist; und (c) Ausbilden eines Leistungs-Halbleitermoduls mit dem im Schritt (a) gebildeten 6-in-1-Chip 1 und den im Schritt (b) gebildeten Steuerungschips 3U, 3V, 3W. Mit diesem Herstellungsverfahren werden, da die Steuerungschips 3U, 3V, 3W getrennt von dem Chip gebildet werden, der die lateralen Leistungstransistoren 1UP, 1UN, 1VP, 1VN, 1WP, 1WN enthält, die Steuerungschips 3U, 3V, 3W durch Wärme weniger beeinflusst, die zu der Zeit einer Leitung der lateralen Leistungstransistoren 1UP, 1UN, 1VP, 1VN, 1WP, 1WN erzeugt wird. Daher kann die Arbeitsgrenztemperatur der Steuerungschips 3U, 3V, 3W niedrig ausgelegt werden, was eine Miniaturisierung der Steuerungschips 3U, 3V, 3W und eine Miniaturisierung des gesamten Leistungs-Halbleitermoduls 101 erreicht. Da der 6-in-1-Chip 1 und die Steuerungschips 3U, 3V, 3W gemäß verschiedenen Prozessvorschriften gebildet werden, können ferner die Steuerungschips 3U, 3V, 3W gemäß der geeignetsten Prozessvorschrift gebildet werden, so dass die Steuerungschips 3U, 3V, 3W miniaturisiert werden können.
  • In dem Verfahren zum Herstellen eines Leistungs-Halbleitermoduls gemäß dieser bevorzugten Ausführungsform ist der Schritt (b) ein Schritt zum Ausbilden der Steuerungschips 3U, 3V, 3W mit einer Schaltungsleitungsbreite, die geringer als diejenige des 6-in-1-Chips 1 ist. Dementsprechend ist es möglich, die Steuerungschips 3U, 3V, 3W zu miniaturisieren.
  • Das Leistungs-Halbleitermodul 101 gemäß dieser bevorzugten Ausführungsform umfasst ferner den 6-in-1-Chip 1, der ein Leistungs-Halbleiterchip ist, der die lateralen Leistungstransistoren 1UP, 1UN, 1VP, 1VN, 1WP, 1WN enthält, und die Steuerungschips 3U, 3V, 3W, die dafür eingerichtet sind, den 6-in-1-Chip 1 zu steuern. Die Steuerungschips 3U, 3V, 3W sind jeweils mit einer Schaltungsleitungsbreite des Halbleiters ausgebildet, die geringer als die Schaltungsleitungsbreite des Halbleiters des 6-in-1-Chips 1 ist. Dementsprechend ist es möglich, die Steuerungschips 3U, 3V, 3Wzu miniaturisieren.
  • <B. Zweite bevorzugte Ausführungsform>
  • <B-1. Konfiguration>
  • Im Folgenden wird die Konfiguration einer zweiten bevorzugten Ausführungsform beschrieben, indem die gleichen Bezugsziffern den Komponenten zugewiesen werden, die jenen der ersten bevorzugten Ausführungsform gemeinsam sind oder ihnen entsprechen.
  • 4 ist eine Draufsicht eines Leistungs-Halbleitermoduls 102 gemäß der zweiten bevorzugten Ausführungsform, und 5 ist eine Schnittansicht des Leistungs-Halbleitermoduls 102.
  • Das Leistungs-Halbleitermodul 102 enthält einen 6-in-1-Chip 1, Steuerungschips 3P, 3N, einen Rahmen 4, Steuerungsanschlüsse 5 und Leistungsanschlüsse 7.
  • Der 6-in-1-Chip 1 enthält einen Leistungstransistor 1UP eines oberen Arms einer U-Phase, einen Leistungstransistor 1UN eines unteren Arms einer U-Phase, einen Leistungstransistor 1VP eines oberen Arms einer V-Phase, einen Leistungstransistor 1VN eines unteren Arms einer V-Phase, einen Leistungstransistor 1WP eines oberen Arms einer W-Phase und einen Leistungstransistor 1WN eines unteren Arms einer W-Phase. In dem 6-in-1-Chip 1 des Leistungs-Halbleitermoduls 101 sind die Leistungstransistoren 1UP, 1UN, 1VP, 1VN, 1WP, 1WN in dieser Reihenfolge in einer Reihe angeordnet. Auf der anderen Seite sind in dem 6-in-1-Chip 1 des Leistungs-Halbleitermoduls 102 die Leistungstransistoren in drei Reihen und zwei Spalten angeordnet. Das heißt, in 4 sind die Leistungstransistoren 1UP, 1VP, 1WP in der linken Spalte so angeordnet, dass deren Sourcebereiche und deren Drainbereiche jeweils auf der gleichen Seite ausgerichtet sind, und die Leistungstransistoren 1UN, 1VN, 1WN sind in der rechten Spalte so angeordnet, dass deren Sourcebereiche und deren Drainbereiche jeweils auf der gleichen Seite ausgerichtet sind.
  • Die Art und Weise, in der die Leistungstransistoren 1UP, 1UN, 1VP, 1VN, 1WP, 1WN durch Metallstrukturen 2P, 2N, 2U, 2V, 2W verbunden sind, und die Anordnung von Gatepads 10 in dem Leistungs-Halbleitermodul 102 sind die gleichen wie jene des Leistungs-Halbleitermoduls 101.
  • Der Rahmen 4 enthält die darauf montierten Steuerungschips 3P, 3N. Jeder der Steuerungschips 3P, 3N ist mit sechs der Steuerungsanschlüsse 5 und dem Rahmen 4 durch Eingangsdrähte 6 elektrisch verbunden. Außerdem ist der Steuerungschip 3P mit den auf den Metallstrukturen 2U, 2V, 2W vorgesehenen Gatepads 10 und den Metallstrukturen 2U, 2V, 2W durch Eingangsdrähte 6 elektrisch verbunden. Der Steuerungschip 3P ist ein Chip, der dafür eingerichtet ist, die Leistungstransistoren 1UP, 1VP, 1WP zu steuern, die jeweils den unteren Arm jeder Phase unter den Leistungstransistoren bilden, die in dem 6-in-1-Chip 1 enthalten sind, und wird auch als ein Steuerungschip des unteren Arms in dieser Beschreibung bezeichnet.
  • Der Steuerungschip 3N ist mit den auf der Metallstruktur 2N vorgesehenen Gatepads 10 durch Eingangsdrähte 6 elektrisch verbunden. Der Steuerungschip 3N ist ein Chip, der dafür eingerichtet ist, die Leistungstransistoren 1UN, 1VN, 1WN zu steuern, die jeweils den oberen Arm jeder Phase unter den in dem 6-in-1-Chip 1 enthaltenen Leistungstransistoren bilden, und wird in dieser Beschreibung auch als ein Steuerungschip des oberen Arms beschrieben.
  • Die Metallstrukturen 2P, 2N, 2U, 2V, 2W sind durch Ausgangsdrähte 8 mit den Leistungsanschlüssen 7 elektrisch verbunden.
  • Die Komponenten, die das soweit beschriebene Leistungs-Halbleitermodul 102 bilden, sind mit einem Formharz 9 versiegelt. Wie in 5 gezeigt ist, sind der Rahmen 4 und die Leistungsanschlüsse 7 teilweise vom Formharz 9 freigelegt. Obgleich in 5 nicht dargestellt, sind auch die Steuerungsanschlüsse 5 teilweise vom Formharz 9 freigelegt.
  • Obgleich 4 und 5 jeweils das Leistungs-Halbleitermodul 102 als ein Halbleitermodul vom vergossenen Typ zeigen, kann das Leistungs-Halbleitermodul 102 auch ein Halbleitermodul vom Gehäusetyp sein. Ferner können die Steuerungsanschlüsse 5 und die Leistungsanschlüsse 7 entweder Einsatzanschlüsse oder oberflächenmontierte Anschlüsse sein.
  • <B-2. Herstellungsverfahren>
  • Ein Verfahren zum Herstellen des Leistungs-Halbleitermoduls 102 gemäß der zweiten bevorzugten Ausführungsform wird unter Bezugnahme auf das Flussdiagramm von 3 beschrieben.
  • Zunächst wird der die sechs Leistungstransistoren 1UP, 1UN, 1VP, 1VN, 1WP, 1WN enthaltende 6-in-1-Chip 1 gebildet (Schritt S1).
  • Als Nächstes werden die Steuerungschips 3P, 3N gemäß einer Prozessvorschrift gebildet, die von derjenigen des 6-in-1-Chips 1 verschieden ist, und werden auf dem Rahmen 4 montiert (Schritt S2). Die hierin verwendete Prozessvorschrift ist zum Beispiel eine Vorschrift, die eine Leitungsbreite einer Schaltung betrifft, und die Steuerungschips 3P, 3N werden mit einer geringeren Leitungsbreite als diejenige des 6-in-1-Chips 1 gebildet. Der Steuerungschip 3N wird ferner mit einer geringeren Leitungsbreite als diejenige des Steuerungschips 3P ausgebildet. Das heißt, für eine Schaltungsleitungsbreite eines Halbleiters gilt die folgende Beziehung: 6-in-1-Chip 1 > Steuerungschip 3P > Steuerungschip 3N.
  • Als Nächstes werden die Leistungstransistoren 1UP, 1UN, 1VP, 1VN, 1WP, 1WN durch die Metallstrukturen 2N, 2P, 2U, 2V, 2W elektrisch miteinander verbunden (Schritt S3).
  • Danach wird der Steuerungschip 3P durch Eingangsdrähte 6 mit den entsprechenden Steuerungsanschlüssen 5, dem Rahmen 4 den Metallstrukturen 2U, 2V, 2W und den entsprechenden Gatepads 10 elektrisch verbunden, und der Steuerungschip 3N wird durch die Eingangsdrähte 6 mit den entsprechenden Steuerungsanschlüssen 5, dem Rahmen 4 und der Metallstruktur 2N elektrisch verbunden (Schritt S4).
  • Die Metallstrukturen 2N, 2P, 2U, 2V, 2W werden ferner durch die Ausgangsdrähte 8 mit den Leistungsanschlüssen 7 elektrisch verbunden (Schritt S5).
  • Schließlich werden die Steuerungschips 3N, 3P, der 6-in-1-Chip 1, die Metallstrukturen 2N, 2P, 2U, 2V, 2W, die Eingangsdrähte 6 und die Ausgangsdrähte 8 mit dem Formharz 9 versiegelt (Schritt S6). Somit ist das Leistungs-Halbleitermodul 102 hergestellt.
  • <B-3. Effekt>
  • In dem Leistungs-Halbleitermodul 102 gemäß der zweiten bevorzugten Ausführungsform umfasst der Steuerungschip: einen Steuerungschip 3N, der ein Steuerungschip eines oberen Arms ist, der dafür eingerichtet ist, die Leistungstransistoren 1UN, 1VN, 1WN, die als obere Arme unter einer Vielzahl lateraler Leistungstransistoren arbeiten, zu steuern; und einen Steuerungschip 3P, der ein Steuerungschip eines unteren Arms ist, der dafür eingerichtet ist, die Leistungstransistoren 1UP, 1VP, 1WP zu steuern, die als untere Arme unter der Vielzahl lateraler Leistungstransistoren arbeiten. In dem Herstellungsprozess des Leistungs-Halbleitermoduls gemäß der zweiten bevorzugten Ausführungsform wird der Steuerungschip 3N gemäß einer Prozessvorschrift gebildet, die von derjenigen des Steuerungschips 3P verschieden ist. Daher kann eine Miniaturisierung des Leistungs-Halbleitermoduls 102 erreicht werden, indem jeder des Steuerungschips 3N und des Steuerungschips 3P gemäß der geeignetsten Prozessvorschrift gebildet wird.
  • In dem Herstellungsverfahren des Leistungs-Halbleitermoduls gemäß der zweiten bevorzugten Ausführungsform wird der Steuerungschip 3P, der ein Steuerungschip des unteren Arms ist, mit einer geringeren Schaltungsleitungsbreite als diejenige des Steuerungschips 3N, der ein Steuerungschip des oberen Arms ist, gebildet. Der Steuerungschip des oberen Arms, der eine höhere Durchbruchspannung als diejenige des Steuerungschips des unteren Arms erfordert, wird mit einer größeren Schaltungsleitungsbreite als diejenige des Steuerungschips des unteren Arms gebildet, wodurch eine hohe Durchschlagspannung des Steuerungschips des oberen Arms sichergestellt und eine Miniaturisierung des Steuerungschips des unteren Arms erreicht wird. Somit wird eine Miniaturisierung des Leistungs-Halbleitermoduls 102 erreicht.
  • <C. Dritte bevorzugte Ausführungsform>
  • <C-1. Konfiguration>
  • 6 ist eine Schnittansicht eines Leistungs-Halbleitermoduls 103 gemäß einer dritten bevorzugten Ausführungsform. In dem Leistungs-Halbleitermodul 101 gemäß der ersten bevorzugten Ausführungsform ist der 6-in-1-Chip 1, wie in 2 gezeigt ist, ganz mit dem Formharz 9 versiegelt. Auf der anderen Seite ist in dem Leistungs-Halbleitermodul 103 gemäß der dritten bevorzugten Ausführungsform die untere Oberfläche des 6-in-1-Chips 1 von dem Formharz 9 wie in 6 gezeigt entblößt bzw. freigelegt. Die anderen Konfigurationen des Leistungs-Halbleitermoduls 103 sind die gleichen wie jene des Leistungs-Halbleitermoduls 101.
  • In der dritten bevorzugten Ausführungsform wurde die Konfiguration beschrieben, in der die untere Oberfläche des 6-in-1-Chips 1 des Leistungs-Halbleitermoduls 101 gemäß der ersten bevorzugten Ausführungsform vom Formharz 9 freigelegt ist; aber die dritte bevorzugte Ausführungsform kann eine Konfiguration aufweisen, in der die untere Oberfläche des 6-in-1-Chips 1 des Leistungs-Halbleitermoduls 102 gemäß der zweiten bevorzugten Ausführungsform von dem Formharz 9 freigelegt ist.
  • <C-2. Effekt>
  • Das Verfahren zum Herstellen eines Leistungs-Halbleitermoduls gemäß der dritten bevorzugten Ausführungsform umfasst den Schritt (c1) Versiegeln des 6-in-1-Chips 1, der ein Leistungs-Halbleiterchip ist, mit Ausnahme seiner unteren Oberfläche und der Steuerungschips 3U, 3V, 3W mit einem Formharz 9. Da die untere Oberfläche des 6-in-1-Chips 1 von dem Formharz 9 freigelegt ist, dient die untere Oberfläche des 6-in-1-Chips 1 als eine Wärmeableitungsoberfläche, um Wärme zur Außenseite des Leistungs-Halbleitermoduls freizusetzen. Dies ermöglicht eine Reduzierung des thermischen Widerstands im stationären Zustand zwischen dem 6-in-1-Chip 1 und der Wärmeableitungsoberfläche.
  • <D. Vierte bevorzugte Ausführungsform>
  • <D-1. Konfiguration>
  • 7 ist eine Schnittansicht eines Leistungs-Halbleitermoduls 104 gemäß einer vierten bevorzugten Ausführungsform. Das Leistungs-Halbleitermodul 104 wird gebildet, indem ein Träger 11 an die untere Oberfläche des 6-in-1-Chips 1 des Leistungs-Halbleitermoduls 101 gemäß der ersten bevorzugten Ausführungsform gebondet wird und die untere Oberfläche des Trägers 11 von dem Formharz 9 freigelegt wird. Der Träger 11 ist aus einem Material mit einer guten thermischen Leitfähigkeit wie beispielsweise etwa einem Metall geschaffen. Die anderen Konfigurationen des Leistungs-Halbleitermoduls 104 sind die gleichen wie jene des Leistungs-Halbleitermoduls 101.
  • In der vierten bevorzugten Ausführungsform wurde die Konfiguration beschrieben, in der die untere Oberfläche des Trägers 11, der an die untere Oberfläche des 6-in-1-Chips 1 des Leistungs-Halbleitermoduls 101 gemäß der ersten bevorzugten Ausführungsform gebondet ist, von dem Formharz 9 entblößt bzw. freigelegt ist. Die vierte bevorzugte Ausführungsform kann jedoch eine Konfiguration aufweisen, in der die untere Oberfläche des Trägers 11, der an die untere Oberfläche des 6-in-1-Chips 1 des Leistungs-Halbleitermoduls 102 gemäß der zweiten bevorzugten Ausführungsform gebondet ist, von dem Formharz 9 freigelegt ist.
  • <D-2. Effekt>
  • Das Verfahren zum Herstellen eines Leistungs-Halbleitermoduls gemäß der vierten bevorzugten Ausführungsform umfasst die Schritte: (c1) Bonden des Trägers 11 an die untere Oberfläche des 6-in-1-Chips 1, der ein Leistungs-Halbleiterchip ist; und (c2) Versiegeln des Trägers mit Ausnahme seiner unteren Oberfläche, des 6-in-1-Chips 1 und der Steuerungschips 3U, 3V, 3W mit dem Formharz 9. Da die untere Oberfläche des Trägers 11 vom Formharz 9 freigelegt ist, dient die untere Oberfläche des Trägers 11 als eine Wärmeableitungsoberfläche, um Wärme zur Außenseite des Leistungs-Halbleitermoduls freizusetzen. Dies ermöglicht eine Reduzierung des transienten thermischen Widerstands zwischen dem 6-in-1-Chip 1 und der Wärmeableitungsoberfläche.
  • Es sollte besonders erwähnt werden, dass die vorliegende Erfindung auch eine freie Kombination der Ausführungsformen sowie eine geeignete Modifikation der und Entfernung von den bevorzugten Ausführungsformen innerhalb des Umfangs der vorliegenden Erfindung einschließt.
  • Obgleich die Erfindung im Detail dargestellt und beschrieben worden ist, ist die vorhergehende Beschreibung in allen Aspekten veranschaulichend und nicht beschränkend. Es versteht sich daher, dass zahlreiche Modifikationen und Varianten entwickelt werden können, ohne vom Umfang der Erfindung abzuweichen.

Claims (8)

  1. Verfahren zum Herstellen eines Leistungs-Halbleitermoduls, wobei das Verfahren die Schritte umfasst: (a) Ausbilden eines Leistungs-Halbleiterchips (1), der eine Vielzahl lateraler Leistungstransistoren (1 U P, 1UN, 1VP, 1VN, 1WP, 1WN) enthält; (b) Ausbilden eines Steuerungschips (3U, 3V, 3W), der dafür eingerichtet ist, den Leistungs-Halbleiterchip (1) zu steuern, gemäß einer Prozessvorschrift, die von einer Prozessvorschrift des Leistungs-Halbleiterchips (1) verschieden ist; und (c) Ausbilden eines Leistungs-Halbleitermoduls mit dem Leistungs-Halbleiterchip (1), der in dem Schritt (a) gebildet wurde, und dem Steuerungschip (3U, 3V, 3W), der in dem Schritt (b) gebildet wurde.
  2. Verfahren zum Herstellen eines Leistungs-Halbleitermoduls nach Anspruch 1, wobei der Schritt (b) ein Schritt zum Ausbilden des Steuerungschips (3U, 3V, 3W) mit einer geringeren Schaltungsleitungsbreite als eine Schaltungsleitungsbreite des Leistungs-Halbleiterchips (1) ist.
  3. Verfahren zum Herstellen eines Leistungs-Halbleitermoduls nach Anspruch 1 oder 2, wobei der Steuerungschip (3U, 3V, 3W) umfasst: einen Steuerungschip (3N) eines oberen Arms, der dafür eingerichtet ist, einen Leistungstransistor (1UN, 1VN, 1WN) zu steuern, der als ein oberer Arm unter der Vielzahl lateraler Leistungstransistoren (1UP, 1UN, 1VP, 1VN, 1WP, 1WN) arbeitet; und einen Steuerungschip (3P) eines unteren Arms, der dafür eingerichtet ist, einen Leistungstransistor (1UP, 1VP, 1WP) zu steuern, der als ein unterer Arm unter der Vielzahl lateraler Leistungstransistoren (1UP, 1UN, 1VP, 1VN, 1WP, 1WN) arbeitet, wobei der Schritt (b) ein Schritt zum Ausbilden des Steuerungschips (3N) des oberen Arms und des Steuerungschips (3P) des unteren Arms gemäß verschiedenen Prozessvorschriften ist.
  4. Verfahren zum Herstellen eines Leistungs-Halbleitermoduls nach Anspruch 3, wobei der Schritt (b) ein Schritt zum Ausbilden des Steuerungschips (3P) des unteren Arms mit einer geringeren Schaltungsleitungsbreite als eine Schaltungsleitungsbreite des Steuerungschips (3N) des oberen Arms ist.
  5. Verfahren zum Herstellen eines Leistungs-Halbleitermoduls nach einem der Ansprüche 1 bis 4, wobei der Schritt (c) den Schritt (c1) Versiegeln des Leistungs-Halbleiterchips (1) mit Ausnahme seiner unteren Oberfläche und des Steuerungschips (3U, 3V, 3W) mit einem Formharz (9) einschließt.
  6. Verfahren zum Herstellen eines Leistungs-Halbleitermoduls nach einem der Ansprüche 1 bis 4, wobei der Schritt (c) die Schritte umfasst: (c1) Bonden eines Trägers (11) an eine untere Oberfläche des Leistungs-Halbleiterchips (1); und (c2) Versiegeln des Trägers (11) mit Ausnahme seiner unteren Oberfläche, des Leistungs-Halbleiterchips (1) und des Steuerungschips (3U, 3V, 3W) mit einem Formharz (9).
  7. Leistungs-Halbleitermodul, umfassend: einen Leistungs-Halbleiterchip (1), der eine Vielzahl lateraler Leistungstransistoren (1UP, 1UN, 1VP, 1VN, 1WP, 1WN) enthält; und einen Steuerungschip (3U, 3V, 3W), der dafür eingerichtet ist, den Leistungs-Halbleiterchip (1) zu steuern, wobei eine Schaltungsleitungsbreite des Halbleiters des Steuerungschips (3U, 3V, 3W) geringer als eine Schaltungsleitungsbreite des Halbleiters des Leistungs-Halbleiterchips (1) ist.
  8. Leistungs-Halbleitermodul nach Anspruch 7, wobei der Steuerungschip umfasst: einen Steuerungschip (3N) eines oberen Arms, der dafür eingerichtet ist, einen Leistungstransistor (1UN, 1VN, 1WN) zu steuern, der als ein oberer Arm unter der Vielzahl lateraler Leistungstransistoren (1UP, 1UN, 1VP, 1VN, 1WP, 1WN) arbeitet; und einen Steuerungschip (3P) eines unteren Arms, der dafür eingerichtet ist, einen Leistungstransistor (1UP, 1VP, 1WP) zu steuern, der als ein unterer Arm unter der Vielzahl lateraler Leistungstransistoren (1UP, 1UN, 1VP, 1VN, 1WP, 1WN) arbeitet, wobei eine Schaltungsleitungsbreite des Halbleiters des Steuerungschips (3P) des unteren Arms geringer als eine Schaltungsleitungsbreite des Halbleiters des Steuerungschips (3N) des oberen Arms ist.
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