DE102018123857A1 - Halbleiterchippassage mit Halbleiterchip und Anschlussrahmen, die zwischen zwei Substraten angeordnet sind - Google Patents

Halbleiterchippassage mit Halbleiterchip und Anschlussrahmen, die zwischen zwei Substraten angeordnet sind Download PDF

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Jürgen Högerl
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Infineon Technologies AG
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Abstract

Ein hierin offenbartes Halbleiterchippackage weist auf: ein erstes Substrat, das eine Isolatorschicht, eine erste metallische Schicht und eine zweite metallische Schicht aufweist; einen ersten Halbleiterchip, der auf einer ersten metallischen Schicht des ersten Substrats angeordnet ist; eine erste elektrisch leitende Abstandhalterschicht, die auf dem ersten Halbleiterchip angeordnet ist; ein zweites Substrat, das eine Isolatorschicht, eine erste metallische Schicht und eine zweite metallische Schicht aufweist, wobei das zweite Substrat auf der ersten Abstandhalterschicht angeordnet ist; einen Anschlussrahmen, der einen ersten Anschluss und einen zweiten Anschluss aufweist, wobei von den ersten und zweiten Anschlüssen ein jeder eine obere Oberfläche und eine untere Oberfläche aufweist, wobei die oberen Oberflächen mit der zweiten metallischen Schicht des zweiten Substrats verbunden sind und die unteren Oberflächen mit der ersten metallischen Schicht des ersten Substrats verbunden sind; und ein Verkapselungsmaterial, das auf die ersten und zweiten Substrate, den ersten Halbleiterchip, die erste Abstandhalterschicht und den Anschlussrahmen aufgebracht ist.

Description

  • Die vorliegende Offenbarung betrifft ein Halbleiterchippackage, ein Elektronikmodul und ein Verfahren zum Herstellen eines Halbleiterchippackages.
  • Bei vielen elektronischen Systemen ist es notwendig, Wandler wie DC/DC-Wandler, AC/DC-Wandler oder DC/AC-Wandler einzusetzen, um die durch eine elektronische Schaltung zu verwendenden Ströme und Spannungen zu erzeugen. Ein Tiefsetzsteller (engl.: „buck converter“) weist typischerweise eine oder mehr Halbbrückenschaltungen, von denen jede mit zwei Halbleiterleistungsschaltern wie beispielsweise Leistungs-MOSFET-Bauelementen versehen ist, und weitere Komponenten wie beispielsweise Dioden, Induktivitäten und Kondensatoren auf. Ein wichtiger Aspekt bei der Weiterentwicklung dieser Arten von Halbleiterchippackages besteht in der weiteren Verbesserung der Kompaktheit des Packages mit dem Ziel, eine effiziente Wärmedissipation zu erlauben.
  • Gemäß einem ersten Aspekt der Offenbarung umfasst ein Halbleiterpackage ein erstes Substrat, das eine Isolatorschicht, eine auf einer ersten oberen Hauptfläche der Isolatorschicht angeordnete erste metallische Schicht und eine auf einer zweiten unteren Hauptfläche der Isolatorschicht angeordnete zweite metallische Schicht aufweist; einen ersten Halbleiterchip, der eine erste obere Hauptfläche und eine zweite untere Hauptfläche, ein auf der ersten Hauptfläche angeordnetes erstes Kontaktpad und ein auf der zweiten Hauptfläche angeordnetes zweites Kontaktpad aufweist, wobei der erste Halbleiterchip auf der ersten metallischen Schicht des ersten Substrats angeordnet ist, wobei das zweite Kontaktpad mit der ersten metallischen Schicht elektrisch verbunden ist; eine erste elektrisch leitende Abstandhalterschicht, die auf der ersten oberen Hauptfläche des ersten Halbleiterchips angeordnet ist, wobei das erste Kontaktpad mit der ersten Abstandhalterschicht elektrisch verbunden ist; ein zweites Substrat, das eine Isolatorschicht, eine auf einer ersten oberen Hauptfläche der Isolatorschicht angeordnete erste metallische Schicht und eine auf einer zweiten unteren Hauptfläche der Isolatorschicht angeordnete zweite metallische Schicht aufweist, wobei das zweite Substrat auf der ersten Abstandhalterschicht angeordnet ist, wobei die zweite metallische Schicht mit der ersten Abstandhalterschicht elektrisch verbunden ist; einen Anschlussrahmen, der einen ersten Anschluss und einen zweiten Anschluss aufweist, wobei die ersten und zweiten Anschlüsse auf entgegengesetzten Seiten des Packages angeordnet sind und wobei von den ersten und zweiten Anschlüssen jeder eine obere Oberfläche und eine untere Oberfläche aufweist, wobei die oberen Oberflächen mit der zweiten metallischen Schicht des zweiten Substrats verbunden sind und die unteren Oberflächen mit der ersten metallischen Schicht des ersten Substrats verbunden sind; und ein Verkapselungsmaterial, das auf die ersten und zweiten Substrate, den ersten Halbleiterchip, die erste Abstandhalterschicht und den Anschlussrahmen aufgebracht ist.
  • Gemäß einem zweiten Aspekt der Offenbarung umfasst ein Verfahren zum Herstellen eines Halbleiterchippackages das Bereitstellen eines ersten Substrats, das eine Isolatorschicht, eine auf einer ersten oberen Hauptfläche der Isolatorschicht angeordnete erste metallische Schicht und eine auf einer zweiten unteren Hauptfläche der Isolatorschicht angeordnete zweite metallische Schicht aufweist; das Bereitstellen eines ersten Halbleiterchips mit einer ersten oberen Hauptfläche und einer zweiten unteren Hauptfläche, einem auf der ersten Hauptfläche angeordneten ersten Kontaktpad und einem auf der zweiten Hauptfläche angeordneten zweiten Kontaktpad; das Anordnen des ersten Halbleiterchips auf der ersten metallischen Schicht des Substrats; das Bereitstellen einer ersten elektrisch leitenden Abstandhalterschicht; das Anordnen der ersten Abstandhalterschicht auf der ersten oberen Hauptfläche des ersten Halbleiterchips, so dass das erste Kontaktpad mit der ersten Abstandhalterschicht elektrisch verbunden wird; das Bereitstellen eines zweiten Substrats, das eine Isolatorschicht, eine auf einer ersten Hauptfläche der Isolatorschicht angeordnete erste metallische Schicht und eine auf einer zweiten unteren Hauptfläche der Isolatorschicht angeordnete zweite metallische Schicht aufweist; das Anordnen des zweiten Substrats auf der ersten Abstandhalterschicht; das Bereitstellen eines Anschlussrahmens, der einen ersten Anschluss und einen zweiten Anschluss, die in einem entgegengesetzten Verhältnis zueinander angeordnet sind, aufweist, wobei von den ersten und zweiten Anschlüssen ein jeder eine obere Oberfläche und eine untere Oberfläche aufweist; das Verbinden des Anschlussrahmens mit dem Substrat durch Verbinden der oberen Oberflächen der ersten und zweiten Anschlüsse mit der zweite metallischen Schicht des zweiten Substrats und Verbinden der unteren Oberflächen der ersten und zweiten Anschlüsse mit der ersten metallischen Schicht des ersten Substrats; und das Aufbringen eines Verkapselungsmaterials auf die ersten und zweiten Substrate, den ersten Halbleiterchip, die erste Abstandhalterschicht und den Anschlussrahmen.
  • Gemäß einem dritten Aspekt der Offenbarung umfasst ein Elektronikmodul zwei oder mehr Halbleiterchippackages, wobei jedes der Halbleiterchippackages aufweist: ein erstes Substrat, das eine Isolatorschicht, eine auf einer ersten oberen Hauptfläche der Isolatorschicht angeordnete erste metallische Schicht und eine auf einer zweiten unteren Hauptfläche der Isolatorschicht angeordnete zweite metallische Schicht aufweist; einen ersten Halbleiterchip, der eine erste obere Hauptfläche und eine zweite untere Hauptfläche, ein auf der ersten Hauptfläche angeordnetes erstes Kontaktpad und ein auf der zweiten Hauptfläche angeordnetes zweites Kontaktpad aufweist, wobei der erste Halbleiterchip auf der ersten metallischen Schicht des ersten Substrats angeordnet ist, wobei das zweite Kontaktpad mit der ersten metallischen Schicht elektrisch verbunden ist; eine erste elektrisch leitende Abstandhalterschicht, die auf der ersten oberen Hauptfläche des ersten Halbleiterchips angeordnet ist, wobei das erste Kontaktpad mit der ersten Abstandhalterschicht elektrisch verbunden ist; ein zweites Substrat, das eine Isolatorschicht, eine auf einer ersten oberen Hauptfläche der Isolatorschicht angeordnete erste metallische Schicht und eine auf einer zweiten unteren Hauptfläche der Isolatorschicht angeordnete zweite metallische Schicht aufweist, wobei das zweite Substrat auf der ersten Abstandhalterschicht angeordnet ist, wobei die zweite metallische Schicht mit der ersten Abstandhalterschicht elektrisch verbunden ist; einen Anschlussrahmen, der einen ersten Anschluss und einen zweiten Anschluss aufweist, wobei die ersten und zweiten Anschlüsse auf entgegengesetzten Seiten des Packages angeordnet sind und wobei von den ersten und zweiten Anschlüssen jeder eine obere Oberfläche und eine untere Oberfläche aufweist, wobei die oberen Oberflächen mit der zweiten metallischen Schicht des zweiten Substrats verbunden sind und die unteren Oberflächen mit der ersten metallischen Schicht des ersten Substrats verbunden sind; und ein Verkapselungsmaterial, das auf die ersten und zweiten Substrate, den ersten Halbleiterchip, die erste Abstandhalterschicht und den Anschlussrahmen aufgebracht ist.
  • Der Fachmann erkennt beim Lesen der folgenden ausführlichen Beschreibung und der Berücksichtigung der begleitenden Zeichnungen zusätzliche Merkmale und Vorteile.
  • Die begleitenden Zeichnungen sind enthalten, um ein weitergehendes Verständnis der Beispiele zu bieten und sie sind in diese Beschreibung aufgenommen und stellen einen Teil hiervon dar. Die Zeichnungen veranschaulichen Beispiele, und sie dienen zusammen mit der Beschreibung dazu, Prinzipien von Beispielen zu erläutern. Andere Beispiele und viele der angedachten Vorteile von Beispielen werden ohne weiteres erkannt, da sie durch Bezugnahme auf die folgende ausführliche Beschreibung besser verstanden werden.
  • Die Elemente der Zeichnungen sind relativ zueinander nicht notwendigerweise maßstäblich. Gleiche Bezugsziffern bezeichnen entsprechende ähnliche Teile.
  • Die 1A bis 1C zeigen eine schematische Querschnittsdarstellung in Seitenansicht (1A), eine schematische Querschnittsansicht von einer Ebene B-B in 1A (1B), und eine schematische Ansicht einer Ebene C-C in 1A ( 1C) eines Halbleiterchippackages gemäß einem Beispiel des ersten Aspekts der Offenbarung, wobei bei diesem Beispiel nur ein Halbleiterchip sandwichartig zwischen zwei Substraten angeordnet ist.
  • Die 2A und 2B zeigen eine schematische Querschnittsdarstellung in Seitenansicht (2A) und eine schematische Querschnittsansicht von einer Ebene B-B in 2A (2B) eines Halbleiterchippackages gemäß einem Beispiel des ersten Aspekts der Offenbarung, wobei bei diesem Beispiel zwei Halbleiterchips sandwichartig zwischen zwei Substraten angeordnet und elektrisch miteinander verbunden sind.
  • Die 3A und 3B zeigen eine schematische Darstellung eines Halbleiterchippackages gemäß einem Beispiel des ersten Aspekts der Offenbarung in Draufsicht, wobei bei diesem Beispiel zwei Halbleitertransistorchips und zwei Halbleiterdiodenchips vorhanden und elektrisch miteinander verbunden sind, um eine Halbbrückenschaltung zu bilden (3A), und ein Schaltbild der Halbbrückenschaltung (3B).
  • 4 zeigt ein Flussdiagramm zum Veranschaulichen eines Verfahrens zum Herstellen eines Halbleiterchippackages gemäß einem Beispiel des zweiten Aspekts der Offenbarung.
  • Die 5A bis 5E zeigen schematische Querschnittsdarstellungen in Seitenansicht zum Veranschaulichen eines Verfahrens zum Herstellen eines Halbleiterchippackages gemäß einem Beispiel des zweiten Aspekts der Offenbarung, wobei bei diesem Beispiel nur ein Halbleitertransistorchip gezeigt ist und wobei das Gatekontaktelement durch eine Lotball mit der zweiten metallischen Schicht des oberen Substrats verbunden ist.
  • 6 zeigt eine schematische Darstellung eines Elektronikmoduls gemäß einem Beispiel des dritten Aspekts der Offenbarung in Draufsicht, wobei bei diesem Beispiel das Elektronikmodul drei Halbleiterchippackages, die elektronisch miteinander verbunden sind, aufweist, wobei jedes der Halbleiterchippackages wie das in den 3A und 3B gezeigte ausgebildet sein kann.
  • Die Aspekte und Beispiele werden nun unter Bezugnahme auf die Zeichnungen beschrieben, wobei generell gleiche Bezugsziffern verwendet werden, um durchgehend auf gleiche Elemente zu verweisen. In der folgenden Beschreibung werden zu Erläuterungszwecken zahlreiche spezifische Details dargelegt, um ein gründliches Verständnis von einem oder mehr Aspekten der Beispiele zu ermöglichen. Es kann jedoch für einen Fachmann offensichtlich sein, dass ein oder mehr Aspekte der Beispiele mit einem geringeren Grad an spezifischen Details umgesetzt werden können. In anderen Fällen sind bekannte Strukturen und Elemente in schematischer Form gezeigt, um die Beschreibung von einem oder mehr Aspekten der Beispiele zu erleichtern. Es versteht sich, dass andere Beispiele verwendet werden können und strukturelle oder logische Änderungen vorgenommen werden können, ohne den Rahmen der vorliegenden Offenbarung zu verlassen. Es sei ferner darauf hingewiesen, dass die Zeichnungen nicht maßstäblich oder nicht notwendigerweise maßstäblich sind.
  • In der folgenden ausführlichen Beschreibung wird Bezug genommen auf die begleitenden Zeichnungen, die einen Teil hiervon bilden und in denen anhand der Darstellung konkreter Aspekte gezeigt wird, wie die Offenbarung umgesetzt werden kann. In dieser Hinsicht kann richtungsgebundene Terminologie wie beispielsweise „obere/oberer/oberes“, „untere/unterer/unteres“, „vordere/vorderer/vorderes“, „hintere/hinterer/hinteres“ etc. unter Bezugnahme auf die Ausrichtung der beschriebenen Figuren verwendet werden. Da Komponenten der beschriebenen Einrichtungen auf eine Anzahl verschiedener Ausrichtungen positioniert werden können, kann die richtungsgebundene Terminologie zu Darstellungszwecken verwendet werden, und sie ist in keiner Weise beschränkend. Es versteht sich, dass andere Aspekte verwendet werden können und dass strukturelle oder logische Änderungen vorgenommen werden können, ohne den Rahmen der vorliegenden Offenbarung zu verlassen. Die folgende ausführliche Beschreibung ist deshalb nicht in einem beschränkten Sinn zu verstehen, und der Rahmen der vorliegenden Offenbarung wird durch die beigefügten Ansprüche bestimmt.
  • Zusätzlich kann, während es sein kann, dass ein bestimmtes Merkmal oder ein bestimmter Aspekt eines Beispiels in Bezug auf nur eine von mehreren Implementierungen offenbart ist, ein derartiges Merkmal oder ein derartiger Aspekt mit einem oder mehr anderen Merkmalen oder Aspekten der anderen Implementierungen kombiniert werden, je nachdem, wie es für eine beliebige gegebene oder bestimmte Anwendung gewünscht oder vorteilhaft sein kann. Weiterhin sind in dem Umfang, in dem die Ausdrücke „enthalten“, „haben“, „mit“ oder Varianten hiervon entweder in der ausführlichen Beschreibung oder den Ansprüchen verwendet werden, derartige Ausdrücke auf eine Weise ähnlich dem Ausdruck „aufweisen“ als inklusiv gedacht.
  • Die Ausdrücke „gekoppelt“ und „verbunden“ können einhergehend mit Ableitungen hiervon verwendet werden. Es versteht sich, dass diese Ausdrücke verwendet werden können, um anzuzeigen, dass zwei Elemente ungeachtet dessen, ob sie in direkter Verbindung miteinander stehen oder ob sie nicht in direkter Verbindung miteinander stehen, zusammenwirken oder miteinander interagieren. Eine direkte Verbindung kann die Bedeutung einer positiven oder formschlüssigen Verbindung von zwei Elementen besitzen. Außerdem kann, selbst wenn zwei Elemente so beschrieben sind, dass sie in direkter Verbindung miteinander stehen, noch eine Schicht wie zum Beispiel eine Lotschicht, eine Sinterschicht oder eine Kleberschicht zwischen den zwei Elementen vorhanden sein, wobei diese Schicht nur die Funktion besitzt, die Verbindung zwischen den beiden Elementen herzustellen und sicherzustellen.
  • Das Halbleiterchippackage gemäß dem ersten Aspekt weist erste und zweite Substrate, von denen beide eine Isolatorschicht, die auf beiden ihrer Hauptflächen mit metallischen Schichten bedeckt ist, aufweisen, auf. Gemäß einem Beispiel kann die Isolatorschicht ein keramisches Material aufweisen. Gemäß einem weiteren Beispiel kann es sich bei dem Substrat um ein DCB-(engl.: „direct copper bonded“)-Substrat, ein DAB-(engl.: „direct aluminum bonded“)-Substrat oder ein AMB-(engl.: „active metal brazing“)-Substrat handeln. Gemäß einem weiteren Beispiel kann es sich bei dem Substrat um ein IMS-(engl.: „insulated metal substrate“) handeln.
  • Die Beispiele eines Halbleiterchippackages weisen einen ersten Halbleiterchip, der ein Transistorbauelement aufweisen kann, auf. Das Transistorbauelement kann eine MOS-Transistorstruktur oder eine IGBT-(Bipolartransistor mit isoliertem Gate; engl.: „insulated gate bipolar transistor“)-Struktur aufweisen, wobei jene Strukturen in einer Form, bei der zumindest ein elektrisches Kontaktelement auf einer ersten Hauptfläche des Halbleiter-Dies angeordnet ist und zumindest ein weiteres elektrisches Kontaktelement auf einer der ersten Hauptfläche des Halbleiter-Dies entgegensetzten zweiten Hauptfläche angeordnet ist (vertikale Transistorstrukturen), vorhanden sein können.
  • Die 1A-1C zeigen ein Beispiel eines Halbleiterchippackages gemäß dem ersten Aspekt. Die Querschnittsansicht von 1A wurde entlang einer Ebene, die in 1B durch eine Linie A-A angedeutet ist, genommen. Die Querschnittsansicht von 1B ist eine Ansicht von einer Ebene, die in 1A durch eine Linie B-B angedeutet ist, mit Blickrichtung nach unten. Die in 1C gezeigte Ansicht wurde von einer Ebene, die in 1A durch eine Linie C-C angedeutet ist, genommen.
  • Das Halbleiterchippackage 10 der 1A bis 1C weist ein erstes Substrat 11 mit einer Isolatorschicht 11A, einer ersten metallischen Schicht 11B, die auf einer ersten oberen Hauptfläche der Isolatorschicht 11A angeordnet ist, und einer zweiten metallischen Schicht 11C, die auf einer zweiten unteren Hauptfläche der Isolatorschicht 11A angeordnet ist, auf. Gemäß einem Beispiel kann es sich bei dem ersten Substrat 11 um ein DCB-Substrat handeln, wobei die Isolatorschicht 11A ein keramisches Material aufweist und die ersten und zweiten metallischen Schichten 11B und 11C aus Kupferschichten bestehen.
  • Das Halbleiterchippackage 10 der 1A bis 1C weist weiterhin einen Halbleiterchip 12 mit einer ersten oberen Hauptfläche und einer zweiten unteren Hauptfläche, einem ersten Kontaktpad (nicht gezeigt), das auf der ersten Hauptfläche angeordnet ist, und einem zweiten Kontaktpad (nicht gezeigt), das auf der zweiten Hauptfläche angeordnet ist, auf, wobei der erste Halbleiterchip 12 auf der ersten metallischen Schicht 11B des ersten Substrats 11 angeordnet ist, wobei das zweite Kontaktpad mit der ersten metallischen Schicht 11B elektrisch verbunden ist.
  • Das Halbleiterchippackage 10 der 1A bis 1C enthält weiterhin eine elektrisch leitende Abstandhalterschicht 13, die auf der ersten oberen Hauptfläche des Halbleiterchips 12 angeordnet ist, wobei das erste Kontaktpad mit der Abstandhalterschicht 13 elektrisch verbunden ist. Die Abstandhalterschicht 13 kann aus Cu, einer Cu-Legierung oder aus einem widerstandsfähigen Cu-Material hergestellt sein. Bei dem Letzteren kann es sich zum Beispiel um einen Schichtstapel aus abwechselnden Schichten aus Kupfer und Molybdän handeln. Die Auswahl des Materials der Abstandhalterschicht 13 hängt u. a. von dem Erfordernis, eine optimale CTE-Übereinstimmung mit dem Verkapselungsmaterial 16 zu erreichen, ab. Die Dicke der Abstandhalterschicht kann, abhängig von der Dicke der Anschlüsse des Anschlussrahmens (engl.: „lead frame“), in einem Bereich von 300 µm bis 1300 µm liegen.
  • Das Halbleiterchippackage 10 der 1A bis 1C weist weiterhin ein zweites Substrat 14 mit einer Isolatorschicht 14A, einer ersten metallischen Schicht 14B, die auf einer ersten oberen Hauptfläche der Isolatorschicht 14A angeordnet ist, und einer zweiten metallischen Schicht 14C, die auf einer zweiten unteren Hauptfläche der Isolatorschicht 14A angeordnet ist, auf. Bei dem zweiten Substrat 14 kann es sich ebenfalls um ein DCB-Substrat handeln, wobei die Isolatorschicht 14A ein keramisches Material aufweist, und die ersten und zweiten metallischen Schichten 14B und 14C aus Kupferschichten bestehen.
  • Das zweite Substrat 14 ist auf der Abstandhalterschicht 13 angeordnet, wobei die zweite metallische Schicht 14C mit der Abstandhalterschicht 13 elektrisch verbunden ist.
  • Das Halbleiterchippackage 10 der 1A bis 1C enthält weiterhin einen Anschlussrahmen 15 mit einem ersten Anschluss 15.1 und einem zweiten Anschluss 15.2, wobei die ersten und zweiten Anschlüsse 15.1 und 15.2 auf entgegengesetzten Seiten des Halbleiterchippackages 10 angeordnet sind. Wie in 1A zu sehen ist, weist von den ersten und zweiten Anschlüssen 15.1 und 15.2 ein jeder eine obere Oberfläche und eine untere Oberfläche auf, wobei die oberen Oberflächen mit der zweiten metallischen Schicht 14C des zweiten Substrats 14 verbunden sind und die unteren Oberflächen mit der ersten metallischen Schicht 11B des ersten Substrats 11 verbunden sind. Es können auch, wie später gezeigt wird, zwei oder mehr erste Anschlüsse 15.1 und zwei oder mehr zweite Anschlüsse 15.2 vorhanden sein.
  • Das Halbleiterchippackage 10 der 1A bis 1C weist weiterhin ein Verkapselungsmaterial 16, das auf das erste und zweite Substrat 11 und 14, den Halbleiterchip 12, die Abstandhalterschicht 13 und den Anschlussrahmen 15 aufgebracht ist, auf.
  • Wie bei dem Beispiel der 1A bis 1C gezeigt, können die oberen Oberflächen der ersten und zweiten Anschlüsse 15.1 und 15.2 mit der zweiten metallischen Schicht 14C des zweiten Substrats eines oder mehr von positiv, formschlüssig oder direkt verbunden sein, und die unteren Oberflächen der ersten und zweiten Anschlüsse 15.1 und 15.2 können mit der ersten metallischen Schicht 11B des ersten Substrats eines oder mehr von positiv, formschlüssig oder direkt verbunden sein. Die Verbindungen können durch Löten oder Sintern erzeugt werden, was bedeutet, dass zwischen den ersten und zweiten Anschlüssen 15.1 und 15.2 und den metallischen Schichten 11B bzw. 14C eine Lotschicht oder eine Sinterschicht vorhanden sein kann.
  • Bei dem Halbleiterchip 12 kann es sich um einen Halbleitertransistorchip mit einer vertikalen Struktur, insbesondere einem Bipolartransistor mit isoliertem Gate-(IGBT)-Chip, handeln. Bei dem ersten Kontaktpad des Halbleiterchips 12 kann es sich daher um ein Emitter-Kontaktpad, das sich an der ersten oberen Hauptfläche des Halbleiterchips 12 befindet und mit der Abstandhalterschicht 13 verbunden ist, handeln, und bei dem zweiten Kontaktpad kann es sich um ein Kollektor-Kontaktpad, das sich an der zweiten unteren Hauptfläche des Halbleiterchips 12 befindet und das mit der ersten metallischen Schicht 11B des Substrats 11 verbunden ist, handeln.
  • Bei dem Material des Verkapselungsmaterials 16 und der Verkapselungsmaterialien, die bei den anderen, unten beschriebenen Beispielen verwendet werden, kann es sich um ein beliebiges elektrisch isolierendes Material wie zum Beispiel eine beliebige Art von Gussmaterial (engl.: „molding material“), eine beliebige Art von Harzmaterial oder eine beliebige Art von Epoxidmaterial handeln. Das Verkapselungsmaterial kann auch ein beliebiges der oben erwähnten Materialien aufweisen und weiterhin darin eingebettete Füllstoffmaterialien wie zum Beispiel thermisch leitende, enthalten. Diese Füllstoffzusätze können zum Beispiel aus AlO oder Al2O3, AlN, BN oder SiN gemacht sein. Das Verkapselungsmaterial kann eines oder mehr von einem CTE (thermischer Ausdehnungskoeffizient; engl.: „coefficient of thermal expansion“) in einem Bereich von 14 bis 18 ppm, einem Elastizitätsmodul in einem Bereich von 18 bis 22 MPa, einer Glasübergangstemperatur (Tg) größer als 200°C, und einem chemischen Schrumpf von weniger als 0,15% aufweisen.
  • Wie bei den Beispielen der 1A bis 1C weiterhin gezeigt, kann das Verkapselungsmaterial 16 auf eine derartige Weise aufgebracht werden, dass es eine erste untere Hauptfläche und eine der ersten Hauptfläche entgegengesetzte, zweite obere Hauptfläche, sowie vier Seitenflächen, die die ersten und zweiten Hauptflächen verbinden, aufweist, wobei sich die ersten und zweiten Anschlüsse 15.1 und 15.2 durch zwei entgegengesetzte Seitenflächen erstrecken. Weiterhin kann das Verkapselungsmaterial 16, wie in 1C zu sehen ist, auf eine solche Weise aufgebracht werden, dass die erste metallische Schicht 14B des zweiten Substrats auf der zweiten oberen Hauptfläche zur Außenseite freiliegt. Gleichermaßen kann das Verkapselungsmaterial 16 auf eine derartige Weise aufgebracht werden, dass die zweite metallische Schicht 11C des Substrats 11 an der ersten unteren Hauptfläche zu der Außenseite freiliegt. Eine derartige Konfiguration gestattet es, Kühlkörper an den ersten und zweiten Hauptflächen zu befestigen oder ein Kühlmedium entlang der ersten und zweiten Hauptflächen fließen zu lassen, um Wärme wirkungsvoll von dem Halbleiterchippackage 10 zu dissipieren.
  • Gemäß einem Beispiel des Halbleiterchippackages 10 der 1A bis 1C ist die zweite metallische Schicht 14C des zweiten Substrats 14 eine strukturierte Schicht mit metallischen Leitungen, die mit den ersten und zweiten Anschlüssen 15.1, 15.2 des Anschlussrahmens 15 verbunden sind. Die Abstandhalterschicht 13 ist daher mit einer bestimmten elektrischen Leitung der metallischen Schicht 14C verbunden. Diese Verbindung kann auch eine oder mehr von einer positiven, formschlüssigen und direkten Verbindung sein. Es kann auch ein Lot oder Sinter zwischen der Abstandhalterschicht 13 und der betreffenden elektrischen Leitung vorhanden sein, aber es ist auch möglich, dass eine Lot- oder Sinterschicht hier weggelassen wird. Die erste metallische Schicht 11B des ersten Substrats 11 kann ebenso strukturiert sein, so dass zum Beispiel der erste Halbleiterchip 12 auf einem bestimmten Teil der metallischen Schicht 11B angeordnet ist.
  • Die 2A und 2B zeigen ein weiteres Beispiel eines Halbleiterchippackages gemäß dem ersten Aspekt. Die Querschnittsansicht, wie sie in 2A gezeigt ist, wurde entlang einer Ebene, die in 2B durch eine Linie A-A angedeutet ist, genommen.
  • Das Halbleiterchippackage 20 der 2A und 2B weist ein Substrat 21, das ähnlich zu dem Substrat 11 des Halbleiterchippackages der 1A bis 1C sein kann, und zwar ebenso eine Isolatorschicht 21A, die auf ihren oberen und unteren Hauptflächen durch erste und zweite metallische Schichten 21B und 21C bedeckt ist, aufweist, auf. Auf dieselbe Weise weist das Halbleiterchippackage 20 der 2A und 2B ein Substrat 24, das ähnlich zu dem Substrat 14 des Halbleiterchippackages der 1A bis 1C sein kann, und zwar ebenso eine Isolatorschicht 24A, die auf ihren oberen und unteren Hauptflächen durch erste und zweite metallische Schichten 24B und 24C bedeckt ist, aufweist, auf.
  • Das Halbleiterchippackage 20 der 2A und 2B weist weiterhin einen ersten Halbleiterchip 22, der ähnlich zu dem Halbleiterchip des Halbleiterchippackages 10 der 1A und 1C sein kann und der ebenso mit seinem zweiten Kontaktpad auf seiner zweiten unteren Hauptfläche an der ersten metallischen Schicht 21B des Substrats 21 befestigt sein kann, auf. Bei dem ersten Halbleiterchip 22 kann es sich um einen Halbleitertransistorchip, insbesondere einen IGBT-Chip, handeln. Der erste Halbleiterchip 22 kann mit seinem oberen Kontaktpad mit einer ersten Abstandhalterschicht 23, die mit ihrer oberen Oberfläche mit der zweiten metallischen Schicht 24C des zweiten Substrats 24 verbunden ist, verbunden sein. Die erste Abstandhalterschicht 23 kann ähnlich zu der Abstandhalterschicht 13 des Halbleiterchippackages 10 von 1 sein und sie kann aus Cu, einer Cu-Legierung oder einem widerstandsfähigen Cu-Material hergestellt sein.
  • Das Halbleiterchippackage 20 der 2A und 2B weist weiterhin einen zweiten Halbleiterchip 27, der ebenso eine vertikale Struktur mit einem ersten Kontaktpad an einer ersten oberen Hauptfläche und einem zweiten Kontaktpad an einer zweiten unteren Hauptfläche aufweisen kann, auf. Bei dem zweiten Halbleiterchip 27 kann es sich zum Beispiel um einen Halbleiterdiodenchip, der mit seinem zweiten Kontaktpad mit der ersten metallischen Schicht 21B des Substrats 21 verbunden ist, handeln. Mit seinem ersten oberen Kontaktpad kann der Halbleiterdiodenchip 27 mit einer zweiten Abstandhalterschicht 28 verbunden sein. Die zweite Abstandhalterschicht 28 kann ähnlich zu der ersten Abstandhalterschicht 23 sein und sie kann ebenso aus Cu, einer Cu-Legierung oder einem widerstandsfähigen Cu-Material hergestellt sein. Die zweite Abstandhalterschicht 28 kann mit ihrer oberen Oberfläche mit der zweiten metallischen Schicht 24C des zweiten Substrats 24 verbunden sein. Der zweite Halbleiterchip 27 ist zu dem ersten Halbleiterchip 22 parallel geschaltet.
  • Das Halbleiterchippackage 20 der 2A und 2B weist weiterhin einen Anschlussrahmen 25 mit einem ersten Anschluss 25.1 und zweiten Anschlüssen 25.2 auf. Die oberen Oberflächen der ersten und zweiten Anschlüsse 25.1 und 25.2 sind mit der zweiten metallischen Schicht 24C des zweiten Substrats 24 eines oder mehr von positiv, formschlüssig oder direkt durch eine Lotschicht oder eine Sinterschicht verbunden. Die unteren Oberflächen der ersten Anschlüsse 25.1 und zweiten Anschlüsse 25.2 sind mit der ersten metallischen Schicht 21B des ersten Substrats 21 eines oder mehr von positiv, formschlüssig oder direkt durch eine Lotschicht oder eine Sinterschicht verbunden.
  • Bei dem ersten Halbleiterchip 22 kann es sich um einen Halbleitertransistorchip, insbesondere einen Bipolartransistor mit isoliertem Gate-(IGBT; engl.: „insulated gate bipolar transistor“)-Chip handeln. Wie in 2B gezeigt, weist der Halbleitertransistorchip 22 auf seiner oberen Hauptfläche ein Emitter-Kontaktpad 22.1, auf dem die erste Abstandhalterschicht 23 angeordnet ist, auf. Der Halbleitertransistorchip 22 weist weiterhin Signal-Kontaktpads 22.2, auf denen Lotbälle 29, die mit ihren oberen Oberflächen mit der zweiten metallischen Schicht 24C des zweiten Substrats 24 verbunden sind, angeordnet sind, auf. Bei der zweiten metallischen Schicht 24C des zweiten Substrats 24 handelt es sich um eine strukturierte metallische Schicht, so dass die erste Abstandhalterschicht 23 und die Lotbälle 29 mit verschiedenen metallischen Leitungen der zweiten metallischen Schicht 24C verbunden sind.
  • Gemäß einem Beispiel des Halbleiterchippackages 20 ist der erste Anschluss 25.1 mit den Lastpfaden der ersten und zweiten Halbleiterchips 22 und 27 verbunden, und die zweiten Anschlüsse 25.2 sind mit den Signal-Kontaktpads 22.2, bei denen es sich zum Beispiel um ein Gate-Kontaktpad, ein Source-Erfassungs-Kontaktpad oder ein Emitter-Abgriffs-Kontaktpad (engl.: „source-sense contact pad“) handeln kann, verbunden. Dies bedeutet, dass die ersten Anschlüsse 25.1 im Fall einer Leistungseinrichtung (Emitter-Kollektor-Spannungen höher als 1200 V) hohe Ströme leiten müssen, und dass die zweiten Anschlüsse 25.2 nur Signale mit ziemlich geringen Strömen leiten müssen.
  • Das Halbleiterchippackage 20 der 2A und 2B weist auch ein Verkapselungsmaterial 26, das in Bezug auf das Material und die Form ähnlich zu dem Verkapselungsmaterial 16 des Halbleiterchippackage 10 der 1A bis 1C sein kann, auf. Insbesondere kann das Verkapselungsmaterial 26 so gebildet sein, dass die zweite metallische Schicht 21C des ersten Substrats 21 und die erste metallische Schicht 24B des zweiten Substrats 24 zu der Außenseite freiliegen.
  • Die 3A und 3B zeigen ein weiteres Beispiel eines Halbleiterchippackages gemäß dem ersten Aspekt.
  • Das Halbleiterchippackage 30 der 3A und 3B weist einen ersten Halbleitertransistorchip 32A, einen zweiten Halbleitertransistorchip 32B, einen ersten Halbleiterdiodenchip 37A und einen zweiten Halbleiterdiodenchip 37B auf. Das Halbleiterchippackage 30 stellt im Prinzip eine verdoppelte Variante des Halbleiterchippackages 20 der 2A und 2B dar. Insbesondere ist der erste Halbleitertransistorchip 32A zu den ersten Halbleiterdiodenchips 37A elektrisch parallel geschaltet, der zweite Halbleitertransistorchip 32B ist zu dem zweiten Halbleiterdiodenchip 37B elektrisch parallel geschaltet, und die ersten und zweiten Halbleitertransistorchips 32A und 32B sind mittels elektrischer Leitungen und Gebieten der strukturierten metallischen Schichten der ersten und zweiten Substrate (hier nicht gezeigt) wie beispielsweise der metallischen Schichten 21B und 24B des Halbleiterchippackages 20 der 2A und 2B miteinander in Reihe geschaltet. 3B zeigt das Ersatzschaltbild, bei dem ein erster IGBT 32A.10, wie er in dem ersten Halbleitertransistorchip 32A enthalten ist, mit einem ersten Diodenchip 37A.10, der in dem ersten Halbleiterdiodenchip 27A enthalten ist, parallel geschaltet ist, und ein zweiter IGBT 32B.10, der in dem zweiten Halbelitertransistorchip 32B enthalten ist, mit einer zweiten Diode 37B.10, die in dem zweiten Chip 37B enthalten ist, parallel geschaltet ist, und die zwei IGBTs 32A.10 und 32B.10 in Reihe geschaltet sind.
  • Das Halbleiterchippackage 30 weist auch einen Anschlussrahmen 35 mit ersten Anschlüssen 35.1A, 35.1B und 35.1C und zweiten Anschlüssen 35.2, die derart mit den metallischen Schichten der zwei Substrate verbunden sind, dass der erste Anschluss 35.1A mit dem Emitter-Kontaktpad 32A.1 des ersten IGBT-Chips 32A und dem Anoden-Kontaktpad 37A.1 des ersten Diodenchips 37A verbunden ist, der zweite Anschluss 35.1B mit dem Kollektor-Kontaktpad (nicht gezeigt) des zweiten IGBT-Chips 32B und dem Kathoden-Kontaktpad (nicht gezeigt) des zweiten Diodenchips 37B verbunden ist, auf. Der erste Anschluss 35.1C ist mit einem Knoten zwischen den ersten und zweiten IGBT-Chips 32A und 32B verbunden. Die zweiten Anschlüsse 35.2 sind mit den Signal-Kontaktpads 32A.2 und 32B.2 der ersten und zweiten IGBT-Chips 32A bzw. 32B verbunden.
  • 4 zeigt ein Flussdiagramm zum Veranschaulichen eines Verfahrens zum Herstellen eines Halbleiterchippackages gemäß einem zweiten Aspekt.
  • Das Verfahren 400 von 4 weist das Bereitstellen eines ersten Substrats mit einer Isolatorschicht, einer auf einer ersten oberen Hauptfläche der Isolatorschicht angeordneten ersten metallischen Schicht und einer auf einer zweiten unteren Hauptfläche der Isolatorschicht angeordneten zweiten metallischen Schicht auf (401). Bei dem ersten Substrat kann es sich zum Beispiel um ein DCB-Substrat, wie es bei dem Beispielen der 1-3 gezeigt ist, handeln. Die ersten und zweiten metallischen Schichten sind strukturierte Schichten, wobei die Strukturierung dergestalt ist, dass sie es erlaubt, später elektrische Verbindungen zwischen Halbleiterchips innerhalb des Packages zu bilden, sowie elektrische Kontaktpads der Halbleiterchips mit Anschlüssen eines Anschlussrahmens zu verbinden.
  • Das Verfahren 400 von 4 weist weiterhin das Bereitstellen eines Halbleiterchips mit einer ersten oberen Hauptfläche und einer zweiten unteren Hauptfläche, einem auf der ersten Hauptfläche angeordneten ersten Kontaktpad und einem auf der zweiten Hauptfläche angeordneten zweiten Kontaktpad auf (402). Bei dem Halbleiterchip kann es sich um einen Halbleitertransistorchip, insbesondere einen IGBT-Chip, handeln, wobei das erste Kontaktpad ein Emitter-Kontaktpad ist und das zweite Kontaktpad ein Kollektor-Kontaktpad ist. Der IGBT-Chip kann weiterhin Signal-Kontaktpads auf der ersten Hauptfläche enthalten, wobei die Signal-Kontaktpads ein Gate-Kontaktpad, ein Source-Abgriffs-Kontaktpad und ein Emitter-Abgriffs-Kontaktpad aufweisen kann.
  • Das Verfahren 400 von 4 weist weiterhin das Anordnen des Halbleiterchips auf der ersten metallischen Schicht des Substrats auf (403). Der Halbleiterchip kann durch Löten oder Sintern auf der ersten metallischen Schicht angeordnet werden.
  • Das Verfahren 400 von 4 weist weiterhin das Bereitstellen einer elektrisch leitenden Abstandhalterschicht auf (404). Bei der Abstandhalterschicht kann es sich zum Beispiel um einen vorgefertigten rechteckigen oder kubischen Block aus einem Metall wie Cu oder aus einer Cu-Legierung oder aus einem widerstandsfähigen Cu-Material, wie oben erwähnt, handeln.
  • Das Verfahren 400 von 4 weist weiterhin das Anordnen der Abstandhalterschicht auf der ersten oberen Hauptfläche des Halbeliterchips, so dass das erste Kontaktpad mit der Abstandhalterschicht verbunden ist, auf (405). Die Abstandhalterschicht kann durch Löten oder Sintern auf dem Halbleiterchip angeordnet werden.
  • Das Verfahren 400 von 4 weist weiterhin das Bereitstellen eines zweiten Substrats, das eine Isolatorschicht, eine auf der ersten Hauptfläche der Isolatorschicht angeordneten ersten metallischen Schicht und eine auf einer zweiten unteren Hauptfläche der Isolatorschicht angeordneten zweiten metallischen Schicht aufweist, auf. Das zweite Substrat kann ähnliche oder identische Eigenschaften wie das erste Substrat aufweisen.
  • Das Verfahren 400 von 4 weist weiterhin das Anordnen des zweiten Substrats auf der Abstandhalterschicht auf (407). Das zweite Substrat kann durch Löten oder Sintern auf der Abstandhalterschicht angeordnet werden.
  • Das Verfahren 400 von 4 weist weiterhin das Bereitstellen eines Anschlussrahmens mit ersten Anschlüssen und zweiten Anschlüssen, die in einem entgegengesetzten Verhältnis zueinander angeordnet sind, auf, wobei jeder der ersten Anschlüsse und der zweiten Anschlüsse eine obere Oberfläche und eine untere Oberfläche aufweist (408).
  • Das Verfahren 400 von 4 weist weiterhin das Verbinden des Anschlussrahmens mit dem Substrat durch Verbinden der oberen Hauptflächen der ersten und zweiten Anschlüsse mit der zweiten metallischen Schicht des zweiten Substrats und das Verbinden der unteren Hauptflächen der ersten und zweiten Anschlüsse mit der ersten metallischen Schicht des ersten Substrats auf (409). Die Verbindungen können eines oder mehr von positiv, formschlüssig oder direkt hergestellt werden. Des Weiteren können sie durch Löten oder Sintern, so dass als Ergebnis Lot- oder Sinterschichten zwischen den oberen und unteren Oberflächen der Anschlüsse und der zweiten metallischen Schicht des zweiten Substrats bzw. der ersten metallischen Schicht des ersten Substrats zurückbleiben, hergestellt werden.
  • Das Verfahren 400 von 4 weist weiterhin das Aufbringen eines Verkapselungsmaterials auf die ersten und zweiten Substrate, den Halbleiterchip, die Abstandhalterschicht und den Anschlussrahmen auf (410). Das Verkapselungsmaterial kann zum Beispiel durch Formpressen (engl.: „compression molding“), Spritzpressen (engl.: „transfer molding“) oder Spritzgießen (engl.: „injection molding“) aufgebracht werden. Weiterhin kann das Verkapselungsmaterial derart aufgebracht werden, dass bei dem resultierenden Package Teile der äußeren metallischen Schichten der ersten und zweiten Substrate zu der Außenseite freiliegen.
  • Gemäß einem Beispiel des Verfahrens 400 von 4 weist das Verbinden des Anschlussrahmens mit dem Substrat das gleichzeitige Verbinden der oberen Oberflächen der ersten und zweiten Anschlüsse mit der zweiten metallischen Schicht des zweiten Substrats und das Verbinden der unteren Oberflächen der ersten und zweiten Anschlüsse mit der ersten metallischen Schicht des ersten Substrats auf.
  • Die 5A bis 5E zeigen Querschnittsdarstellungen in Seitenansicht, um ein weiteres beispielhaftes Verfahren zum Herstellen eines Halbleiterchippackages gemäß dem zweiten Aspekt zu veranschaulichen.
  • 5A zeigt ein Zwischenprodukt des Verfahrens, das man nach 403 in 4 erhält. Das Zwischenprodukt weist ein Substrat 51 mit einer isolierenden Schicht 51A, einer oberen ersten metallischen Schicht 51B und einer zweiten unteren metallischen Schicht 51C auf. Bei dem Substrat 51 kann es sich zum Beispiel um eine DCB handeln. Ein IGBT-Chip 52 wurde durch Löten oder Sintern auf einer oberen Oberfläche der ersten metallischen Schicht 51B befestigt, was zu einer Lot- oder Sinterschicht 515 zwischen dem IGBT-Chip 52 und der metallischen Schicht 51B führt. Bei der ersten metallischen Schicht 51B handelt es sich um eine strukturierte metallische Schicht. Der IGBT-Chip 52 weist auf seiner oberen Oberfläche ein Emitter-Kontaktpad 52.1 und ein Signal-Kontaktpad 52.2 und auf seiner unteren Oberfläche ein Kollektor-Kontaktpad 52.3 auf.
  • 5B zeigt ein Zwischenprodukt des Verfahrens nach 405 von 4. Eine Abstandhalterschicht 53 wurde an dem Emitter-Kontaktpad 52.1 befestigt, und ein Lotball 59 wurde an dem Gate-Kontaktpad 52.2 befestigt, beides entweder durch Löten oder Sintern, wobei Bezugszeichen 525 und 585 die betreffenden Lot- oder Sinterschichten bezeichnen.
  • 5C zeigt ein Zwischenprodukt des Verfahrens als Ergebnis von 407 von 4. Ein zweites Substrat 54 wurde durch Löten oder Sintern an einer oberen Oberfläche des Abstandhalters 53 und dem Lotball 59 befestigt, wobei die Bezugszeichen 535 und 595 die betreffenden Lot- bzw. Sinterschichten bezeichnen. Das zweite Substrat 54 weist eine isolierende Schicht 54A, eine erste obere metallische Schicht 54B und eine zweite untere metallische Schicht 54C auf. Bei der zweiten metallischen Schicht 54C handelt es sich um eine strukturierte metallische Schicht, und das zweite Substrat 54 ist derart befestigt, dass die Abstandhalterschicht 53 und der Lotball 59 mit jeweiligen Teilen oder metallischen Leitungen der zweiten metallischen Schicht 54C verbunden sind.
  • 5D zeigt ein Zwischenprodukt als Ergebnis von 409 von 4. Ein Anschlussrahmen 55, der einen ersten Anschluss 55.1 und einen zweiten Anschluss 55.2 aufweist, wurde mit den ersten und zweiten Substraten 51 und 54 verbunden. Insbesondere wurden obere Oberflächen der ersten und zweiten Anschlüsse 55.1 und 55.2 durch Löten oder Sintern mit entsprechenden Teilen der zweiten metallischen Schicht 54C des zweiten Substrats 54 verbunden, und die unteren Oberflächen der ersten und zweiten Anschlüsse 55.1 und 55.2 wurden durch Löten oder Sintern mit entsprechenden Teilen der ersten metallischen Schicht 51B des ersten Substrats 51 verbunden. Die Bezugszeichen 555 bezeichnen entsprechende Lot- oder Sinterschichten. Sie können auf die ersten und zweiten Anschlüsse 55.1 und 55.2 aufgebracht werden, dann wird das Zwischenprodukt von 5C in eine Position relativ zu den Anschlussrahmen wie beispielsweise die in 5D gezeigte Position gebracht. Dann wird in einem Ofen, einhergehend mit Zusammenklemmen der ersten und zweiten Substrate 51 und 54 und der ersten und zweiten Anschlüsse 55.1 und 55.2 mittels einer geeigneten Klemmvorrichtung, ein Reflow-Prozess durchgeführt. Während des Zusammenklemmens wird das Zwischenprodukt abgekühlt, so dass sich die Lot- oder Sinterschichten 555 verfestigen können, um eine stabile Verbindung zwischen den Substraten und den Anschlüssen zu erhalten.
  • Falls Lotschichten verwendet werden, könnte es sich bei dem Material um ein SnSb-Lot, insbesondere eines mit zusätzlichen Getterelementen wie zum Beispiel Ag- oder Cu-Zusätzen, die dazu in der Lage sind, die Neigung der Rissbildung in dem Lot zu verringern, handeln.
  • 5E zeigt ein Halbleiterchippackage als Ergebnis von 410 von 4. Ein Verkapselungsmaterial 56 wurde auf das Zwischenprodukt von 5D aufgebracht und ist als schraffierter Bereich gezeigt. Das Verkapselungsmaterial 56 wurde auf die ersten und zweiten Substrate 51 und 54 und die ersten und zweiten Anschlüsse 55.1 und 55.2 aufgebracht, und das Verkapselungsmaterial 56 wurde außerdem in die Zwischenräume zwischen dem IGBT-Chip 52 und den ersten und zweiten Anschlüssen 55.1 und 55.2 und auch zwischen den Lotball 59 und die zweiten Anschlüsse 55.2, zwischen den Lotball 59 und die Abstandhalterschicht 53 und zwischen die Abstandhalterschicht 53 und die ersten Anschlüsse 55.1 eingefüllt. Das Verkapselungsmaterial 56 wurde derart aufgebracht, dass Teile der zweiten metallischen Schicht 51C des ersten Substrats 51 und der ersten metallischen Schicht 54B des zweiten Substrats 54 zur Außenseite freiliegen.
  • 6 zeigt ein Elektronikmodul gemäß dem dritten Aspekt. Das Elektronikmodul 600 von 6 weist drei Halbleiterchippackages 61, 62 und 63, von denen jedes eine Struktur eines Halbleiterchippackages gemäß dem ersten Aspekt der Offenbarung aufweist, auf. Insbesondere kann jedes der Halbleiterchippackages 61, 62 und 63 hinsichtlich der Struktur ähnlich oder identisch mit dem Halbleiterchippackage 30, wie es in 3 gezeigt und oben beschrieben ist, sein. Jedes der Halbleiterchippackages 61, 62 und 63 kann daher eine Halbbrückenschaltung bilden, so dass das Elektronikmodul 600 drei Halbbrückenschaltungen, die elektrisch miteinander verbunden werden können, um zum Beispiel zum Antreiben eines 3-Phasen-Motors eingesetzt zu werden, aufweist.
  • Das Elektronikmodul 600 kann passiv oder aktiv gekühlt werden. Insbesondere kann auf beiden Seiten des Elektronikmoduls 600 ein Kühlsubstrat, bei dem es sich im Fall von Passivkühlung zum Beispiel um einen einfachen Kühlkörper oder im Fall von Aktivkühlung um einen hohlen metallischen Kühlkasten, durch den ein Kühlmedium fließt, handeln kann, montiert werden.
  • Während die Offenbarung in Bezug auf eine oder mehr Implementierungen dargestellt und beschrieben wurde, können Abwandlungen und/oder Modifikationen an den dargestellten Beispielen vorgenommen werden. In besonderer Hinsicht auf die verschiedenen durch die oben beschriebenen Komponenten oder Strukturen (Anordnungen, Einrichtungen, Schaltungen, Systeme, etc.) ausgeführten, verschiedenen Funktionen sollen die Ausdrücke (einschließlich einer Bezugnahme auf ein „Mittel“), die verwendet werden, um derartige Komponenten zu beschreiben, sofern nicht anders angegeben, einer beliebige Komponente oder Struktur, die die angegebene Funktion der beschriebenen Komponente ausführt (z. B. die funktional äquivalent ist), entsprechen, selbst wenn sie zu der offenbarten Struktur, die die Funktion bei dem hier dargestellten beispielhaften Implementierungen der Offenbarung durchführt, strukturell nicht entspricht.

Claims (20)

  1. Halbleiterchippackage, das aufweist: ein erstes Substrat, das eine Isolatorschicht, eine auf einer ersten Hauptfläche der Isolatorschicht angeordnete erste metallische Schicht und eine auf einer zweiten Hauptfläche der Isolatorschicht angeordnete zweite metallische Schicht aufweist; einen ersten Halbleiterchip, der eine erste Hauptfläche und eine zweite Hauptfläche, ein auf der ersten Hauptfläche angeordnetes erstes Kontaktpad und ein auf der zweiten Hauptfläche angeordnetes zweites Kontaktpad aufweist, wobei der erste Halbleiterchip auf der ersten metallischen Schicht des ersten Substrats angeordnet ist, wobei das zweite Kontaktpad mit der ersten metallischen Schicht elektrisch verbunden ist; eine erste elektrisch leitende Abstandhalterschicht, die auf der ersten Hauptfläche des ersten Halbleiterchips angeordnet ist, wobei das erste Kontaktpad mit der ersten Abstandhalterschicht elektrisch verbunden ist; ein zweites Substrat, das eine Isolatorschicht, eine auf einer ersten Hauptfläche der Isolatorschicht angeordnete erste metallische Schicht und eine auf einer zweiten Hauptfläche der Isolatorschicht angeordnete zweite metallische Schicht aufweist, wobei das zweite Substrat auf der ersten Abstandhalterschicht angeordnet ist, wobei die zweite metallische Schicht mit der ersten Abstandhalterschicht elektrisch verbunden ist; einen Anschlussrahmen, der einen ersten Anschluss und einen zweiten Anschluss aufweist, wobei die ersten und zweiten Anschlüsse auf entgegengesetzten Seiten des Packages angeordnet sind und wobei von den ersten und zweiten Anschlüssen jeder eine obere Oberfläche und eine untere Oberfläche aufweist, wobei die oberen Oberflächen mit der zweiten metallischen Schicht des zweiten Substrats verbunden sind und die unteren Oberflächen mit der ersten metallischen Schicht des ersten Substrats verbunden sind; und ein Verkapselungsmaterial, das auf die ersten und zweiten Substrate, den ersten Halbleiterchip, die erste Abstandhalterschicht und den Anschlussrahmen aufgebracht ist.
  2. Halbleiterchippackage gemäß Anspruch 1, wobei die oberen Oberflächen der ersten und zweiten Anschlüsse mit der zweiten metallischen Schicht des zweiten Substrats eines oder mehr von positiv, formschlüssig oder direkt verbunden sind, und wobei die unteren Oberflächen der ersten und zweiten Anschlüsse mit der ersten metallischen Schicht des ersten Substrats eines oder mehr von positiv, formschlüssig oder direkt verbunden sind.
  3. Halbleiterchippackage gemäß Anspruch 1 oder 2, das weiterhin aufweist: einen zweiten Halbleiterchip, wobei der erste Halbleiterchip ein Halbleitertransistorchip ist und der zweite Halbleiterchip ein Halbleiterdiodenchip ist, wobei der Halbleiterdiodenchip und der Halbleitertransistorchip parallel geschaltet sind.
  4. Halbleiterchippackage gemäß Anspruch 1 oder 2, das weiterhin aufweist: einen zweiten Halbleiterchip, der eine erste Hauptfläche und eine zweite Hauptfläche, ein auf der ersten Hauptfläche angeordnetes erstes Kontaktpad und ein auf der zweiten Hauptfläche angeordnetes zweites Kontaktpad aufweist, wobei der zweite Halbleiterchip auf der ersten metallischen Schicht des ersten Substrats angeordnet ist, wobei das zweite Kontaktpad mit der ersten metallischen Schicht elektrisch verbunden ist.
  5. Halbleiterchippackage gemäß Anspruch 1 oder 2, das weiterhin aufweist: einen zweiten Halbleiterchip, der auf dem ersten Substrat angeordnet ist; und eine auf dem zweiten Halbleiterchip angeordnete, elektrisch leitende Abstandhalterschicht, wobei das zweite Substrat auf der zweiten Abstandhalterschicht angeordnet ist.
  6. Halbleiterchippackage gemäß Anspruch 1 oder 2, das weiterhin aufweist: einen zweiten Halbleiterchip, einen dritten Halbleiterchip und einen vierten Halbleiterchip; wobei der zweite Halbleiterchip zu dem ersten Halbleiterchip parallel geschaltet ist und der vierte Halbleiterchip zu dem dritten Halbleiterchip parallel geschaltet ist.
  7. Halbleiterchippackage gemäß einem der Ansprüche 1 bis 6, das weiterhin aufweist: ein auf der ersten Hauptfläche des ersten Halbleiterchips angeordnetes, drittes Kontaktpad; und einen auf dem dritten Kontaktpad angeordneten Lotball, wobei der Lotball mit der zweiten metallischen Schicht des zweiten Substrats verbunden ist.
  8. Halbleiterchippackage gemäß einem der Ansprüche 1 bis 6, das weiterhin aufweist: ein auf der ersten Hauptfläche des ersten Halbleiterchips angeordnetes, drittes Kontaktpad; wobei der erste Halbleiterchip ein Halbleitertransistorchip ist, das erste Kontaktpad ein Emitter-Kontaktpad ist, das zweite Kontaktpad ein Kollektor-Kontaktpad ist und das dritte Kontaktpad ein Gate-Kontaktpad ist; wobei das Emitter-Kontaktpad mit dem ersten Anschluss elektrisch verbunden ist und das Gate-Kontaktpad mit dem zweiten Anschluss elektrisch verbunden ist.
  9. Halbleiterchippackage gemäß einem der vorangehenden Ansprüche, wobei die zweite metallische Schicht des zweiten Substrats eine strukturierte Schicht, die metallische Leitungen, die mit den ersten oder zweiten Anschlüssen des Anschlussrahmens verbunden sind, aufweist, ist.
  10. Halbleiterchippackage gemäß einem der vorangehenden Ansprüche, wobei die erste Abstandhalterschicht aus Cu, einer Cu-Legierung oder einem widerstandsfähigen Cu-Material gemacht ist.
  11. Halbleiterchippackage gemäß einem der vorangehenden Ansprüche, wobei das Verkapselungsmaterial derart aufgebracht ist, dass ein Teil der zweiten metallischen Schicht des ersten Substrats zur Außenseite freiliegt und ein Teil der ersten metallischen Schicht des zweiten Substrats zur Außenseite freiliegt.
  12. Elektronikmodul, das aufweist: zwei oder mehr Halbleiterchippackages, wobei jedes der Halbleiterchippackages aufweist: ein erstes Substrat, das eine Isolatorschicht, eine auf einer ersten Hauptfläche der Isolatorschicht angeordnete erste metallische Schicht und eine auf einer zweiten Hauptfläche der Isolatorschicht angeordnete zweite metallische Schicht aufweist; einen ersten Halbleiterchip, der eine erste Hauptfläche und eine zweite Hauptfläche, ein auf der ersten Hauptfläche angeordnetes erstes Kontaktpad und ein auf der zweiten Hauptfläche angeordnetes zweites Kontaktpad aufweist, wobei der erste Halbleiterchip auf der ersten metallischen Schicht des ersten Substrats angeordnet ist, wobei das zweite Kontaktpad mit der ersten metallischen Schicht elektrisch verbunden ist; eine erste elektrisch leitende Abstandhalterschicht, die auf der ersten Hauptfläche des ersten Halbleiterchips angeordnet ist, wobei das erste Kontaktpad mit der ersten Abstandhalterschicht elektrisch verbunden ist; ein zweites Substrat, das eine Isolatorschicht und eine auf einer ersten Hauptfläche der Isolatorschicht angeordnete erste metallische Schicht und eine auf einer zweiten Hauptfläche der Isolatorschicht angeordnete zweite metallische Schicht aufweist, wobei das zweite Substrat auf der ersten Abstandhalterschicht angeordnet ist, wobei die zweite metallische Schicht mit der ersten Abstandhalterschicht elektrisch verbunden ist; einen Anschlussrahmen, der einen ersten Anschluss und einen zweiten Anschluss aufweist, wobei die ersten und zweiten Anschlüsse auf entgegengesetzten Seiten des Packages angeordnet sind und wobei von den ersten und zweiten Anschlüssen jeder eine obere Oberfläche und eine untere Oberfläche aufweist, wobei die oberen Oberflächen mit der zweiten metallischen Schicht des zweiten Substrats verbunden sind und die unteren Oberflächen mit der ersten metallischen Schicht des ersten Substrats verbunden sind; und ein Verkapselungsmaterial, das auf die ersten und zweiten Substrate, den ersten Halbleiterchip, die erste Abstandhalterschicht und den Anschlussrahmen aufgebracht ist.
  13. Elektronikmodul gemäß Anspruch 12, wobei von den Halbleiterchippackages ein jedes einen ersten Halbleiterchip, einen zweiten Halbleiterchip, einen dritten Halbleiterchip und einen vierten Halbleiterchip aufweist, wobei die ersten und dritten Halbleiterchips Halbleitertransistorchips sind und die zweiten und vierten Halbleiterchips Halbleiterdiodenchips sind.
  14. Elektronikmodul gemäß Anspruch 12, wobei von den Halbleiterchippackages ein jedes einen ersten Halbleiterchip, einen zweiten Halbleiterchip, einen dritten Halbleiterchip und einen vierten Halbleiterchip aufweist, wobei der zweite Halbleiterchip zu dem ersten Halbleiterchip parallel geschaltet ist und der vierte Halbeliterchip zu dem dritten Halbleiterchip parallel geschaltet ist.
  15. Elektronikmodul gemäß Anspruch 12, wobei jedes der Halbleiterchippackages einen weiteren Halbleiterchip aufweist, wobei der erste Halbleiterchip und der weitere Halbleiterchip Halbleitertransistorchips sind, die miteinander und mit den ersten und zweiten Anschlüssen in Reihe geschaltet sind, um eine Halbbrückenschaltung zu bilden.
  16. Elektronikmodul gemäß einem der Ansprüche 12 bis 15, wobei die zwei oder mehr Halbleiterchippackages elektrisch miteinander verbunden sind, um eine Inverterschaltung oder eine Wandlerschaltung zu bilden.
  17. Verfahren zum Herstellen eines Halbleiterchippackages, wobei das Verfahren aufweist: Bereitstellen eines ersten Substrats, das eine Isolatorschicht, eine auf einer ersten Hauptfläche der Isolatorschicht angeordnete erste metallische Schicht und eine auf einer zweiten Hauptfläche der Isolatorschicht angeordnete zweite metallische Schicht aufweist; Bereitstellen eines ersten Halbleiterchips mit einer ersten Hauptfläche und einer zweiten Hauptfläche, einem auf der ersten Hauptfläche angeordneten ersten Kontaktpad und einem auf der zweiten Hauptfläche angeordneten zweiten Kontaktpad; Anordnen des ersten Halbleiterchips auf der ersten metallischen Schicht des Substrats; Bereitstellen einer ersten elektrisch leitenden Abstandhalterschicht; Anordnen der ersten Abstandhalterschicht auf der ersten oberen Hauptfläche des ersten Halbleiterchips, so dass das erste Kontaktpad mit der ersten Abstandhalterschicht elektrisch verbunden wird; Bereitstellen eines zweiten Substrats, das eine Isolatorschicht, eine auf einer ersten Hauptfläche der Isolatorschicht angeordnete erste metallische Schicht und eine auf einer zweiten unteren Hauptfläche der Isolatorschicht angeordnete zweite metallische Schicht aufweist; Anordnen des zweiten Substrats auf der ersten Abstandhalterschicht; Bereitstellen eines Anschlussrahmens, der einen ersten Anschluss und einen zweiten Anschluss, die in einem entgegengesetzten Verhältnis zueinander angeordnet sind, aufweist, wobei von den ersten und zweiten Anschlüssen ein jeder eine obere Oberfläche und eine untere Oberfläche aufweist; Verbinden des Anschlussrahmens mit dem Substrat durch Verbinden der oberen Oberflächen der ersten und zweiten Anschlüsse mit der zweite metallischen Schicht des zweiten Substrats und Verbinden der unteren Oberflächen der ersten und zweiten Anschlüsse mit der ersten metallischen Schicht des ersten Substrats; und Aufbringen eines Verkapselungsmaterials auf die ersten und zweiten Substrate, den ersten Halbleiterchip, die erste Abstandhalterschicht und den Anschlussrahmen.
  18. Verfahren gemäß Anspruch 17, das weiterhin aufweist: das Verbinden des Anschlussrahmens mit dem Substrat weist eines oder mehr von positivem, formschlüssigem oder direktem Verbinden der oberen Oberflächen der ersten und zweiten Anschlüsse mit der zweiten metallischen Schicht des zweiten Substrats auf; und eines oder mehr von positivem, formschlüssigem oder direktem Verbinden der unteren Oberflächen der ersten und zweiten Anschlüsse mit der ersten metallischen Schicht des ersten Substrats.
  19. Verfahren gemäß Anspruch 17, das weiterhin aufweist: das Verbinden des Anschlussrahmens mit dem Substrat weist das Verbinden der oberen Oberflächen der ersten und zweiten Anschlüsse mit der zweiten metallischen Schicht des zweiten Substrats durch eine Lotschicht oder eine Sinterschicht auf; und Verbinden der unteren Oberflächen der ersten und zweiten Anschlüsse mit der ersten metallischen Schicht des ersten Substrats durch eine Lotschicht oder eine Sinterschicht.
  20. Verfahren gemäß Anspruch 17, das weiterhin aufweist: das Verbinden des Anschlussrahmens mit dem Substrat weist das gleichzeitige Verbinden der oberen Oberflächen der ersten und zweiten Anschlüsse mit der zweiten metallischen Schicht des zweiten Substrats auf; und Verbinden der unteren Oberflächen der ersten und zweiten Anschlüsse mit der ersten metallischen Schicht des ersten Substrats.
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