DE102021006157A1 - Mehrfachsubstratgehäusesysteme und verwandte verfahren - Google Patents

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Abstract

Implementierungen eines Halbleitergehäuses können ein erstes Substrat, das eine erste Gruppe von Leitern, die physisch damit gekoppelt sind, und eine zweite Gruppe von Leitern, die physisch damit gekoppelt sind, einschließt; ein zweites Substrat, das über das erste Substrat gekoppelt ist und physisch mit der ersten Gruppe von Leitern und der zweiten Gruppe von Leitern gekoppelt ist; und einen oder mehrere Halbleiter-Chips einschließen, die zwischen dem ersten Substrat und dem zweiten Substrat gekoppelt sind. Die zweite Gruppe von Leitern kann von dem ersten Substrat elektrisch isoliert sein.

Description

  • HINTERGRUND
  • 1. Technisches Gebiet
  • Aspekte dieses Dokuments beziehen sich allgemein auf Halbleitergehäuse, wie Systeme zum Schutz eines elektrischen Kontakts für Halbleitervorrichtungen.
  • 2. Hintergrund
  • Halbleitergehäuse werden verwendet, um einen Chip vor Umgebungsfaktoren wie Immunität, Temperatur und elektrostatischer Entladung zu schützen. Halbleitervorrichtungen in einem Halbleitergehäuse können eine große Vielfalt von Funktionen als Teil einer größeren elektrischen Schaltung oder eines größeren Systems ausführen.
  • KURZDARS TELLUNG
  • Implementierungen eines Halbleitergehäuses können ein erstes Substrat, das eine erste Gruppe von Leitern, die physisch damit gekoppelt sind, und eine zweite Gruppe von Leitern, die physisch damit gekoppelt sind, einschließt; ein zweites Substrat, das über das erste Substrat gekoppelt ist und physisch mit der ersten Gruppe von Leitern und der zweiten Gruppe von Leitern gekoppelt ist; und einen oder mehrere Halbleiter-Chips einschließen, die zwischen dem ersten Substrat und dem zweiten Substrat gekoppelt sind. Die zweite Gruppe von Leitern kann von dem ersten Substrat elektrisch isoliert sein.
  • Implementierungen von Halbleitergehäusen können eines, alle oder beliebige der folgenden Merkmale einschließen:
    • Die zweite Gruppe von Leitern kann jeweils mit einer entsprechenden elektrisch isolierten Kupferinsel gekoppelt sein, die in einer Kupferschicht auf dem ersten Substrat ausgebildet ist.
  • Das Gehäuse kann ein Verkapselungsmittel in einem Raum zwischen dem ersten Substrat und dem zweiten Substrat einschließen.
  • Die erste Gruppe von Leitern und die zweite Gruppe von Leitern können beide auf derselben Seite des ersten Substrats und auf derselben Seite des zweiten Substrats gekoppelt sein.
  • Die erste Gruppe von Leitern und die zweite Gruppe von Leitern können auf verschiedenen Seiten des ersten Substrats und des zweiten Substrats gekoppelt sein.
  • Das Gehäuse kann einen oder mehrere Leiter einschließen, die physisch und elektrisch mit dem ersten Substrat und dem zweiten Substrat gekoppelt sind.
  • Das Gehäuse kann einschließen, dass ein Ende jedes Leiters der ersten Gruppe von Leitern und ein Ende jedes Leiters der zweiten Gruppe von Leitern aufgeprägt werden können.
  • Das Gehäuse kann ein vorgeformtes Verkapselungsmittel einschließen, das um die erste Gruppe von Leitern und die zweite Gruppe von Leitern ausgebildet ist.
  • Implementierungen eines Halbleitergehäuses können ein erstes Substrat einschließen, das eine erste Gruppe von physisch damit gekoppelten Leitern und eine zweite Gruppe von physisch damit gekoppelten Leitern einschließt, wobei die zweite Gruppe von Leitern physisch mit entsprechenden elektrisch isolierten Inseln gekoppelt ist, die mit dem ersten Substrat gekoppelt sind; ein zweites Substrat, das über das erste Substrat gekoppelt ist und physisch mit der ersten Gruppe von Leitern und der zweiten Gruppe von Leitern gekoppelt ist; und einen oder mehrere Halbleiter-Chips einschließen, die zwischen dem ersten Substrat und dem zweiten Substrat gekoppelt sind.
  • Implementierungen des Halbleitergehäuses können eines, alle oder beliebige der folgenden Merkmale einschließen:
    • Das Gehäuse kann ein Verkapselungsmittel in einem Raum zwischen dem ersten Substrat und dem zweiten Substrat einschließen.
  • Die erste Gruppe von Leitern und die zweite Gruppe von Leitern können beide auf derselben Seite des ersten Substrats und auf derselben Seite des zweiten Substrats gekoppelt sein.
  • Die erste Gruppe von Leitern und die zweite Gruppe von Leitern können auf verschiedenen Seiten des ersten Substrats und des zweiten Substrats gekoppelt sein.
  • Das Gehäuse kann einen oder mehrere Leiter einschließen, die physisch und elektrisch mit dem ersten Substrat und dem zweiten Substrat gekoppelt sind.
  • Ein Ende jedes Leiters der ersten Gruppe von Leitern und ein Ende jedes Leiters der zweiten Gruppe von Leitern können aufgeprägt sein.
  • Das Gehäuse kann ein vorgeformtes Verkapselungsmittel einschließen, das um die erste Gruppe von Leitern und die zweite Gruppe von Leitern ausgebildet ist.
  • Implementierungen eines Verfahrens zum Ausbilden eines Halbleitergehäuses können physisches und elektrisches Koppeln einer erste Gruppe von Leitern mit einem ersten Substrat; physisches Koppeln einer zweiten Gruppe von Leitern mit dem ersten Substrat unter Verwendung entsprechender elektrisch isolierter Inseln, die mit dem ersten Substrat gekoppelt sind; physisches und elektrisches Koppeln eines zweiten Substrats mit der ersten Gruppe von Leitern und mit der zweiten Gruppe von Leitern; und Koppeln eines oder mehrerer Halbleiter-Chips zwischen dem ersten Substrat und dem zweiten Substrat einschließen.
  • Implementierungen eines Verfahrens zum Ausbilden eines Halbleitergehäuses können eines, alle oder jegliche der folgenden Merkmale einschließen:
    • Das Verfahren kann das Aufprägen der ersten Gruppe von Leitern und der zweiten Gruppe von Leitern einschließen.
  • Das Verfahren kann das Aufbringen eines vorgeformten Verkapselungsmittels um die erste Gruppe von Leitern und um die zweite Gruppe von Leitern einschließen.
  • Implementierungen eines Verfahrens können das Aufbringen eines Verkapselungsmittels zwischen dem ersten Substrat und dem zweiten Substrat einschließen.
  • Die erste Gruppe von Leitern und die zweite Gruppe von Leitern können auf derselben Seite des ersten Substrats oder auf verschiedenen Seiten des ersten Substrats gekoppelt sein.
  • Die vorstehenden und weiteren Gesichtspunkte, Merkmale und Vorteile sind für den Fachmann aus der BESCHREIBUNG und den ZEICHNUNGEN sowie aus den ANSPRÜCHEN ersichtlich.
  • Figurenliste
  • Im Folgenden werden Implementierungen in Verbindung mit den beigefügten Zeichnungen beschrieben, wobei gleiche Bezugszeichen gleichartige Elemente bezeichnen und Folgendes gilt:
    • 1 ist eine Querschnittsansicht einer ersten Implementierung eines Halbleitergehäuses mit zwei Substraten darin;
    • 2 ist eine Querschnittsansicht einer Implementierung eines Halbleitergehäuses mit zwei Substraten darin
    • 3 ist eine Draufsicht auf eine Implementierung eines zweiten Substrats eines Halbleitergehäuses mit daran gekoppelten Leitern;
    • 4 ist eine perspektivische Ansicht der Implementierung des Halbleitergehäuses von 2 mit einem Verkapselungsmittel darauf;
    • 5 ist eine Explosionsansicht der Implementierung des Halbleitergehäuses von 2, die das erste Substrat und das zweite Substrat zeigt;
    • 6 ist eine Detailquerschnittsansicht eines Leiters, der mit einem ersten Substrat und einem zweiten Substrat gekoppelt ist;
    • 7 ist eine Detailquerschnittsansicht eines Leiters, der mit einem ersten Substrat gekoppelt ist, und einem zweiten Substrat, das eine elektrisch isolierende Insel auf dem ersten Substrat zeigt;
    • 8 ist eine Detailquerschnittsansicht eines Leiters, der mit einem ersten Substrat gekoppelt ist, und einem zweiten Substrat, das eine elektrisch isolierende Insel auf dem zweiten Substrat zeigt;
    • 9 ist eine Detailquerschnittsansicht eines aufgeprägten Leiters, der mit einem ersten Substrat und einem zweiten Substrat gekoppelt ist;
    • 10 ist eine Detailquerschnittsansicht eines aufgeprägten Leiters, der mit einer elektrisch isolierenden Insel auf einem ersten Substrat und mit einem zweiten Substrat gekoppelt ist;
    • 11 ist eine Detailquerschnittsansicht eines aufgeprägten Leiters, der mit einer elektrisch isolierenden Insel auf einem zweiten Substrat und mit einem ersten Substrat gekoppelt ist;
    • 12 ist eine Detailquerschnittsansicht eines Leiters vor einem Vorformprozess; und
    • 13 ist eine Detailquerschnittsansicht des Leiters von 12 nach einem Vorformformungsprozess und einem Form-/Gelfullprozess.
  • BESCHREIBUNG
  • Diese Offenbarung, ihre Gesichtspunkte und Implementierungen sind nicht auf die hier offenbarten speziellen Komponenten, Montageprozeduren oder Verfahrenselemente beschränkt. Viele weitere im Stand der Technik bekannte Komponenten, Montageverfahren und/oder Verfahrenselemente, die mit dem angestrebten Halbleitergehäuse vereinbar sind, gehen aus dieser Offenbarung zur Verwendung mit besonderen Implementierungen hervor. Entsprechend können zum Beispiel, obwohl besondere Implementierungen offenbart sind, diese Implementierungen und implementierenden Komponenten beliebige Formen, Größen, Bauarten, Typen, Modelle, Versionen, Abmessungen, Konzentrationen, Materialien, Mengen, Verfahrenselemente, Verfahrensschritte und/oder dergleichen aus dem Stand der Technik für diese Halbleitergehäuse sowie implementierenden Komponenten und Verfahren umfassen, die mit der angestrebten Wirkungsweise und den angestrebten Verfahren vereinbar sind.
  • Bezug nehmend auf 1 ist eine Implementierung eines Halbleitergehäuses 2 dargestellt. Wie veranschaulicht, schließt das Halbleitergehäuse 2 zwei Substrate 4, 6 ein. In dieser Implementierung sind die Substrate 4, 6 direkt verbundene Kupfersubstrate (direct bonded copper substrates, DBC-Substrate), die 2 Schichten aus Kupfer aufweisen, die an jede Seite eines dielektrischen Materials verbunden sind. Obwohl in der Querschnittsansicht von 1 nicht veranschaulicht, schließt die Oberfläche der elektrisch leitfähigen Schicht jedes der Substrate 4, 6, die dem Inneren des Gehäuses zugewandt sind, verschiedene Leiterbahnen ein, die darin ausgebildet sind, die eine elektrische Leitungsführung und eine physische und mechanische Befestigung eines oder mehrerer Halbleiter-Chips und anderer passiver/aktiver elektrischer Komponenten in dem Gehäuse zu dem Substrat ermöglichen. In dieser speziellen Implementierung schließt das Gehäuse einen Bipolartransistor mit isoliertem Gate (insulated gate bipolar transistor, IGBT) 8 und eine schnelle Wiederherstellungsdiode (fast recovery diode, FRD) 10 ein. Die Abstandshalter 12, 14 und 16 dienen dazu, sicherzustellen, dass ausreichend Abstand zwischen dem ersten Substrat 4 und dem zweiten Substrat 6 aufrechterhalten wird. Verschiedene Schichten 18, 20 und 22 werden verwendet, um die Abstandshalter 12, 14 und 16 und den Chip 8, 10 mit dem ersten Substrat 4 und dem zweiten Substrat 6 zu koppeln. Die externen elektrischen Verbindungen des Gehäuses 2 werden durch die Leiter 24, 26 hergestellt, die während der Herstellung mit/mit einem Teil eines Leiterrahmens gekoppelt waren. Da der Leiter 26 sowohl mit dem ersten Substrat 4 als auch mit dem zweiten Substrat 6 elektrisch verbunden ist, schließt der Leiter 26 einen Upset-Abschnitt 28 und einen Downset-Abschnitt 30 ein. Die Dicke der Abstandshalter 12, 14, 16 und der Lote beziehen sich alle auf die Gesamtdicke des Gehäuses 2. In verschiedenen Implementierungen kann die Fähigkeit, die in 1 veranschaulichte Gehäuseausführung auszudünnen, durch den minimalen Abstand bestimmt werden, der zwischen dem Leiter 24 und dem Substrat 4 aufrechterhalten werden muss, um sicherzustellen, dass bei der Betriebsspannung und -strom des Gehäuses das Verkapselungsmittel 32 in der Lage ist, eine ausreichende elektrische Isolierung bereitzustellen. In verschiedenen Implementierungen können das Upset und Downset des Leiters 26 der begrenzende Faktor sein, wie dünn das Gehäuse 2 werden kann.
  • Bezug nehmend auf 2 ist eine andere Implementierung eines Halbleitergehäuses 34 im Querschnitt veranschaulicht, der auch ein erstes Substrat 36 und ein zweites Substrat 38 und zwei Halbleitervorrichtungen 40, 42 einschließt. In dieser Implementierung gibt es keine physisch getrennten Abstandshalter von den Halbleitervorrichtungen 40, 42, da der Chip durch die verschiedenen Bondpads der Halbleitervorrichtungen 40, 42 mit dem ersten Substrat 36 und dem zweiten Substrat 38 gekoppelt ist. In dieser Implementierung nehmen externe elektrische Verbindungen für das Gehäuse die Form des Leiters 44 und des Leiters 40 an, die beide physisch mit sowohl dem ersten Substrat 36 als auch dem zweiten Substrat 38 gekoppelt sind. In dieser Implementierung ist ein Spalt 48 in dem elektrisch leitfähigen Material des zweiten Substrats 38 bereitgestellt, das den Halbleitervorrichtungen 40, 42 zugewandt ist und den Leiter 44 elektrisch vom zweiten Substrat 38 isoliert. Wie in 2 veranschaulicht, haben die Leiter 46, 44 beide aufgeprägte oder verdünnte Enden, die es ermöglichen, dass die Dicke der zwischen den Substraten gekoppelten Leiter dünner ist als die Gesamtdicke jedes Leiters, gemessen in einer Richtung senkrecht zu einem Querschnitt der Gehäuse. Wie in 2 veranschaulicht, schließt das Gehäuse 34 keine Abstandshalter ein und die Leiter 44, 46 müssen keine Upset- oder Downset-Abschnitte einschließen, sondern können im Wesentlichen in derselben Ebene angeordnet bleiben, die relativ zu Ebenen parallel ist, die durch die größten ebenen Oberflächen des ersten Substrats 36 bzw. des zweiten Substrats 38 ausgebildet werden. Aufgrund der Beseitigung der Abstandshalter ist die Gesamtdicke des Gehäuses 34 dünner als die insgesamt mögliche Dicke des in 1 veranschaulichten Gehäuses 2. Die Fähigkeit, den Leiter 44 elektrisch zu isolieren, ist, was die Beseitigung der in 1 veranschaulichten Upset-/Downset-Abschnitte der Leiter 26, 32 ermöglicht. Verschiedene Leiter- und Substratimplementierungen, die eine elektrische Isolierung beinhalten, werden in diesem Dokument mit zusätzlichen Details beschrieben.
  • Bezug nehmend auf 3 ist eine Draufsicht eines zweiten Substrats 38 veranschaulicht. Wie veranschaulicht, sind verschiedene Bondpads 50 über das elektrisch leitfähige Material 52 des zweiten Substrats 38 gekoppelt, um die Koppelung mit den elektrischen Vorrichtungen, die damit gekoppelt werden, zu unterstützen. Während die Verwendung der Bondpads 50 in der in 3 veranschaulichten Implementierung veranschaulicht ist, können in anderen Implementierungen jedoch elektrische Vorrichtungen direkt mit dem elektrisch leitfähigen Material 42 des zweiten Substrats 38 gekoppelt sein. Die Materialien, die zum Koppeln der Chips/elektrischen Komponenten mit den Bondpads oder elektrisch leitfähigen Materialien verwendet werden können, können, als nicht einschränkendes Beispiel, Lot, Silbersintermaterial, Kupfersintermaterial, Silber, Kupfer, Silberlegierungen, Kupferlegierungen, elektrisch leitfähiges Epoxid, wärmeleitfähiges Epoxid, Chipbefestigungsmaterialien oder jedes andere Material sein, das in der Lage ist, den Halbleiter-Chip mit dem Bondpad oder elektrisch leitfähigen Material zu verbinden. Wie veranschaulicht, sind eine erste Gruppe von Leitern 54 und eine zweite Gruppe von Leitern 56 beide physisch mit dem zweiten Substrat 38 gekoppelt. Die erste Gruppe von Leitern 54 ist physisch mit dem zweiten Substrat 38 gekoppelt, aber, wie in 3 zu sehen, sind die Leiter elektrisch von dem elektrisch leitfähigen Material 52 isoliert, indem sie mit elektrisch isolierten Inseln 58 gekoppelt sind, die in dem elektrisch leitfähigen Material 52 ausgebildet sind. Im Gegensatz dazu ist die zweite Gruppe von Leitern 56 mit elektrisch leitfähigen Leiterbahnen 60 gekoppelt, die in dem elektrisch leitfähigen Material 52 des zweiten Substrats 38 ausgebildet sind, die es den Halbleitervorrichtungen ermöglichen, sich elektrisch mit diesen Leitern zu verbinden. Wie veranschaulicht, befindet sich die elektrisch isolierte erste Gruppe von Leitern 54 auf einer Seite 62 des zweiten Substrats 38 und kann auch auf einer Seite 64 des Substrats 38 angeordnet sein, da die Anschlüsse 66, 68 ebenfalls mit elektrisch isolierten Inseln 70, 72 in dem elektrisch leitfähigen Material 52 des zweiten Substrats 38 gekoppelt sind. In verschiedenen Implementierungen können elektrisch isolierte Leiter jedoch nur an einer Seite des Substrats physisch gekoppelt sein. Wie veranschaulicht, können in anderen Implementierungen elektrisch isolierte und elektrisch gekoppelte Leiter gemischt und/oder und abwechselnden Mustern angeordnet sein, wenn der Leiter 74 mit einer elektrisch isolierten Insel 76, die an die zweite Gruppe von Leitern 56 angrenzt, die elektrisch mit dem zweiten Substrat 38 gekoppelt sind, gekoppelt ist.
  • In verschiedenen Implementierungen kann die in Bezug auf das zweite Substrat 38 veranschaulichte Struktur gleichzeitig auch auf dem ersten Substrat 36 oder in verschiedenen Implementierungen nur auf dem ersten Substrat 36 ausgeführt werden. Die Anwesenheit der elektrisch isolierten Inseln ist, was die physische und nicht elektrische Kopplung mit einem der Substrate erlaubt. Wenn die elektrisch isolierten Inseln Kupfer einschließen, bilden sie elektrisch isolierte Kupferinseln aus.
  • In verschiedenen Implementierungen können die relativen Dicken der drei Schichten des ersten Substrats 36 und des zweiten Substrats 38 etwa 0,30 mm, 0,32 mm und 0,30 mm betragen. In verschiedenen anderen Implementierungen können die Substrate 36, 38 jedoch eine, zwei oder mehr als drei Schichten einschließen, und die Dicken der verschiedenen Schichten können größer oder kleiner sein als die der in 2 veranschaulichten Implementierung. In verschiedenen Implementierungen kann die Dicke der verschiedenen Anschlüsse, die im Gehäusequerschnitt gemessen werden, zwischen etwa 0,6 mm bis etwa 0,8 mm liegen, obwohl die Dicken in verschiedenen Implementierungen größer oder dünner sein können. In verschiedenen Implementierungen kann die Gesamtgehäusedicke zwischen etwa 2,6 mm bis etwa 2,4 mm liegen. In verschiedenen Implementierungen kann elektrisch leitfähiges Material 52 des zweiten Substrats und elektrisch leitfähiges Material des ersten Substrats 36 als nicht einschränkendes Beispiel Kupfer, eine Kupferlegierung, Aluminium, eine Aluminiumlegierung, eine beliebige Kombination davon oder eine beliebige andere elektrisch leitfähige Folie, Schicht oder Material sein. Die in verschiedenen Gehäuseimplementierungen verwendeten Leiter können aus einer Vielzahl von elektrisch leitfähigen Materialien ausgebildet sein und können ebenfalls mit verschiedenen anderen elektrisch leitfähigen Materialien beschichtet sein oder nicht. Die Verbindungsmaterialien, die verwendet werden, um die Leiter physisch und/oder elektrisch zu koppeln, der Chip und die Substrate können als Nicht-Beispiele Lote, Chip-Befestigungsfolien, Sintermaterialien oder beliebige andere Systeme oder Materialien sein, die zum Koppeln von Halbleiterkomponenten oder metallischen Komponenten verwendet werden.
  • Unter Bezugnahme auf 5 ist eine perspektivische Explosionsansicht des Gehäuses von 2 veranschaulicht, die das zweite Substrat 38 und das erste Substrat 36 zusammen mit der ersten Gruppe von Leitern 54 und der zweiten Gruppe von Leitern 56 zeigt. In dieser Ansicht ist ersichtlich, dass während der Montage des Gehäuses eine oder mehrere elektrische Vorrichtungen mit den Bondpads 50 und den verschiedenen Leitern verbunden/gekoppelt werden, die mit dem zweiten Substrat 38 verbunden/gekoppelt sind, gefolgt davon, dass das erste Substrat umgedreht und über die Oberseite des Chips und der Leiter und auf eine ähnliche Art und Weise zu dem Verbindungsprozess, der für das zweite Substrat 38 verwendet wird, verbunden wird. Da die erste Gruppe von Leitern 54 nur mit den elektrisch isolierten Inseln 58 gekoppelt ist, wenn die Leiter 54 mit dem ersten Substrat 36 gekoppelt sind, werden sowohl eine physische als auch eine elektrische Verbindung mit dem ersten Substrat 36 ausgebildet. Nach der physischen und elektrischen Kopplung des ersten Substrats 36 und des zweiten Substrats 38, Bezug nehmend auf 4, wird dann ein Verkapselungsmittel über das erste Substrat und das zweite Substrat aufgebracht, das mindestens einen Abschnitt des ersten Substrats und das zweite Substrat zusammen mit einem Abschnitt der Leiter 54 und 56 freiliegend lassen kann. In verschiedenen Gehäuseimplementierungen kann vor dem Aufbringen des Verkapselungsmittels 78 eine zusätzliche Formmasse oder Gelmasse zwischen dem ersten Substrat 36 und dem zweiten Substrat 36 um die Halbleitervorrichtungen aufgebracht werden. Der Prozess des Aufbringens der Form-/Gelmasse wird in diesem Dokument weiter erörtert.
  • Bezug nehmend auf 6 ist eine Detailquerschnittsansicht eines Leiters 80 veranschaulicht, der physisch und elektrisch mit dem ersten Substrat 82 und dem zweiten Substrat 84 wie der zweiten Gruppe von Leitern 56 gekoppelt ist, veranschaulicht in 5. Bezug nehmend auf 7 ist eine Detailquerschnittsansicht von Leiter 86 veranschaulicht, der physisch mit dem ersten Substrat 88 und dem zweiten Substrat gekoppelt ist, aber aufgrund der elektrisch isolierten Insel 92, die in der Oberfläche des elektrisch leitfähigen Materials des zweiten Substrats 90 ausgebildet ist, nur elektrisch mit dem ersten Substrat 88 gekoppelt ist. Die in 7 veranschaulichte Struktur kann wie in 8 dargestellt umgekehrt werden, wobei der Leiter 94 nur physisch mit dem ersten Substrat 96 gekoppelt ist, aber auch physisch und elektrisch mit dem zweiten Substrat 98 gekoppelt ist, wenn die elektrisch isolierte Insel 100 die elektrische Verbindung mit dem ersten Substrat 96 verhindert. Als eine Möglichkeit, die Entfernung zwischen den Substraten zu verringern, veranschaulicht 9, wie der Leiter 102 an einem ersten Ende 104, das letztendlich physisch mit dem ersten Substrat 106 und mit dem zweiten Substrat 108 gekoppelt ist (und in diesem Fall elektrisch gekoppelt ist) aufgeprägt/ausgedünnt werden kann. 10 veranschaulicht einen aufgeprägten Leiter 110, der physisch und elektrisch mit dem ersten Substrat 112 gekoppelt ist und physisch nur mit dem zweiten Substrat 114 durch die elektrisch isolierende Insel 116 gekoppelt ist. 11 veranschaulicht die umgekehrte physische Anordnung mit aufgeprägtem Leiter 118, der physisch nur mit dem ersten Substrat 120 gekoppelt ist und der physisch und elektrisch dem zweiten Substrat 122 gekoppelt ist.
  • In verschiedenen Halbleitergehäuseimplementierungen können verschiedene Implementierungen von Verfahren zum Ausbilden eines Halbleitergehäuses verwendet werden. Implementierungen des Verfahrens können ein physisches und elektrisches Koppeln einer ersten Gruppe von Leitern mit einem ersten Substrat einschließen. Die in dieser Verfahrensimplementierung verwendeten Leiter und der Substrattyp können alle in diesem Dokument offenbart sein. Das Verfahren kann auch das physische Koppeln einer zweiten Gruppe von Leitern mit dem ersten Substrat unter Verwendung elektrisch isolierter Inseln einschließen, die jeder der zweiten Gruppe von Leitern entsprechen. In einigen Implementierungen kann jeder Leiter nur eine entsprechende elektrisch isolierte Insel aufweisen; in anderen Implementierungen können jedoch zwei oder mehr der Leiter mit derselben elektrisch isolierten Insel gekoppelt sein. Das Verfahren kann auch physisch und elektrisch ein zweites Substrat mit der ersten Gruppe von Leitern und mit der zweiten Gruppe von Leitern einschließen. In verschiedenen Verfahrensimplementierungen ändert sich, wenn die erste Gruppe von Leitern nur physisch mit dem ersten Substrat gekoppelt sein soll, die Reihenfolge der Kopplungsschritte entsprechend, dass heißt, dass die elektrisch leitfähigen Inseln nun mit der ersten Gruppe von Leitern gekoppelt werden, anstatt mit der zweiten Gruppe von Leitern. Der Fachmann wird die verschiedenen Kombinationen von Verfahrensschritten leicht erkennen, die mit jeder einer Vielzahl von Leitern ausgebildet werden können, um zu bestimmen, welche physisch und elektrisch und diejenigen, die nur physisch mit einem der beiden Substrate während verschiedener Verfahren zum Ausbilden eines Halbleitergehäuses gekoppelt sind.
  • In verschiedenen Verfahrensimplementierungen können ein oder mehrere Halbleiter-Chips und/oder verschiedene elektrische Komponenten, unabhängig davon, ob aktiv oder passiv, zwischen dem ersten Substrat und dem zweiten Substrat gekoppelt sein. In verschiedenen Verfahrensimplementierungen können der eine oder die mehreren Halbleiter-Chips und/oder elektrischen Komponenten gleichzeitig mit dem ersten Substrat gekoppelt sein oder zusammen mit der Kopplung der ersten Gruppe von Leitern und der zweiten Gruppe von Leitern. In anderen Implementierungen können jedoch der eine oder die mehreren Halbleiter-Chips und/oder die elektrischen Komponenten mit dem zweiten Substrat gekoppelt sein, bevor das zweite Substrat physisch und elektrisch mit der ersten Gruppe von Leitern und mit der zweiten Gruppe von Leitern gekoppelt wird. In einigen Verpflichtungen können einer oder mehrere der Halbleiter-Chips und/oder eine oder mehrere der elektrischen Komponenten vor der physischen und elektrischen Kopplung des zweiten Substrats mit dem ersten Substrat durch den einen oder die mehreren Leiter mit entweder dem ersten Substrat und dem zweiten Substrat gekoppelt sein.
  • In verschiedenen Verfahrensimplementierungen kann das Verfahren das Aufprägen/Ausdünnen der ersten Gruppe von Leitern und eine zweite Gruppe von Leitern einschließen. Dieser Prozess des Aufprägens/Ausdünnens kann erfolgen, bevor die Leiter physisch mit dem ersten Substrat gekoppelt sind oder es kann als Teil des Kopplungsprozesses in verschiedenen Implementierungen erfolgen. In anderen Implementierungen können die Enden der Leiter durch Ätzen eines Abschnitts der Enden der Leiter dünner sein, wie z. B. als nicht einschränkendes Beispiel, durch Halbätzen der Enden der Leiter. In verschiedenen Verfahrensimplementierungen können die verschiedenen Leiter mit zwei oder mehr Seiten des Halbleitergehäuses gekoppelt sein. Bei Halbleitergehäusen, die nicht rechteckig sind, können die verschiedenen Leiter entlang verschiedener Kanten, Seiten oder an verschiedenen Stellen entlang eines Umfangs des Gehäuses gekoppelt sein.
  • In verschiedenen Gehäuseimplementierungen kann die Dicke des Gehäuses eine Herausforderung sein, um eine Verkapselung zwischen dem ersten Substrat und dem zweiten Substrat zu erreichen. In bestimmten Implementierungen kann die Verwendung eines Vorform-/vorgeformten Leiterrahmens/Leiters/Satzes von Leitern verwendet werden, um den Formprozess zu unterstützen. Bezug nehmend auf 13 ist ein Leiter 124 veranschaulicht, der ein geformtes Material 126 aufweist, das auf beiden Seiten des Leiters ausgebildet ist, das dazu ausgelegt ist, mit den Kanten 132, 134 des ersten Substrats 128 und dem zweiten Substrat 130 zu koppeln, um eine Dichtung zwischen den Kanten 132, 134 und dem Leiter 124 auszubilden. Aufgrund des Vorhandenseins der Dichtung wird das Form-/Gelmaterial 136 daran gehindert, während des Füll-/Formprozesses um die Leiter und die Kanten 132, 134 des ersten Substrats 128 und des zweiten Substrats 130 herum herauszufließen, wie durch den Pfeil 138 angezeigt. Ohne die Anwesenheit der Vorform 126 ist während des Formprozesses möglicherweise kein Damm oder eine andere Barriere vorhanden, um zu verhindern, dass das Material zwischen dem ersten Substrat 128 und dem zweiten Substrat 130 herausfließt, veranschaulicht in 12, um Leiter 124. In verschiedenen Implementierungen kann das Form-/Gelmaterial als nicht einschränkendes Beispiel ein Gelfüllmaterial, ein Chip-Beschichtungsmaterial, ein Epoxid, ein Harz, ein Epoxidharz, eine Formmasse, eine beliebige Kombination davon oder ein beliebiges anderes Material sein, das in der Lage ist, den Raum zwischen dem ersten Substrat und dem zweiten Substrat zu füllen. In verschiedenen Implementierungen kann kein Form-/Gelmaterial verwendet werden, und der Raum zwischen dem ersten Substrat und dem zweiten Substrat kann durch Luft getrennt gelassen werden, um einen Luftspalt auszubilden. Die Verwendung eines Luftspalts kann verwendet werden, wenn die Größe des Halbleiter-Chips in dem Gehäuse relativ zur Größe des ersten Substrats und des zweiten Substrats kleiner ist.
  • In verschiedenen Verfahrensimplementierungen kann die Vorform vor dem Koppeln mit entweder dem ersten Substrat 128 oder dem zweiten Substrat 130 auf den Leiter 124 aufgetragen werden. In Implementierungen kann das Vorformmaterial 196 nach der Kopplung des Leiters 124 entweder auf dem ersten Substrat 128 und dem zweiten Substrat 130 aufgebracht werden. In verschiedenen Implementierungen, bei denen aufgeprägte Leiter eingesetzt werden, kann anstelle des Leiters 124 in einem der hierin offenbarten Verfahren oder Strukturimplementierungen ein aufgeprägter Leiter verwendet werden. Die verschiedenen Gel-/Formmaterialien, die intern in dem Gehäuse verwendet werden, können, als nicht-Beispiel, ein Silikon, ein Epoxid, ein Harz, eine beliebige Kombination davon oder eine beliebige andere Formungsberichtmasse sein. In verschiedenen Verfahrensimplementierungen kann das Gel/Formmaterial durch Kapillarströmung in den Raum zwischen dem ersten Substrat 128 und dem zweiten Substrat 130 geliefert werden. In anderen Implementierungen kann das Material vor dem Koppeln des ersten Substrats 128 des zweiten Substrats 130 vorausgegeben und dann verteilt werden, wenn das erste Substrat 128 über das zweite Substrat 130 gedrückt/platziert wird. In verschiedenen Implementierungen kann die Verwendung des Form-/Gelmaterials 136 das Erhöhen der Kriechstrecke oder der Luftstrecke und das Gehäuse unterstützen.
  • Die verschiedenen hierin offenbarten Gehäuseimplementierungen können es dem Gehäuse ermöglichen, einen festen Träger zwischen dem ersten Substrat und dem zweiten Substrat aufzuweisen, der das Einspannen während des Verkapselungsprozesses verbessern kann und auch die Steuerung des Substratstapels und der Leiter bei dem dreidimensionalen Reflow-Prozess erleichtern kann. Die Verwendung der elektrisch isolierten Inseln kann auch ermöglichen, dass der Leiterrahmen, der die verschiedenen Leiter enthält, flach ist, ohne jegliche Upset- oder Downset-Abschnitte einschließen zu müssen. Diese Fähigkeit, mit einem flachen Leiterrahmen zu arbeiten, kann die Gesamtkomplexität des Prozesses zur Herstellung von Leiterrahmen verringern und Kosten reduzieren. Das Ergebnis der Verwendung elektrisch isolierter Inseln bewirkt auch, dass die elektrische Verbindung aller Stifte/Anschlüsse mit dem ersten Substrat und dem zweiten Substrat durch das strukturierte und elektrisch leitfähige Material auf jedem Substrat definiert wird.
  • Verschiedene Implementierungen von Halbleitergehäusen, wie die hierin offenbarten, können für eine große Vielfalt von Halbleiter-Chip-Typen verwendet werden, um eine große Vielfalt von elektrischen Komponenten zu bilden. Beispielsweise können die hierin offenbarten Halbleitergehäuseimplementierungen ermöglichen, dass ein abstandshalterfreies halbbrückiges zweiseitiges gekühltes Leistungsmodul ausgebildet wird. Die Fähigkeit zum zweiseitigen Kühlen des Gehäuses kann ein direktes Ergebnis davon sein, dass das Material des ersten Substrats und das Material des zweiten Substrats durch die Verkapselung auf beiden Seiten der Gehäuse freigelegt werden, die es ermöglichen, Kühlkomponenten an jeder Seite anzubringen, wie in der in 2 veranschaulichten Implementierung. In anderen Implementierungen kann die Verwendung eines vorgeformten Leiterrahmens zum Erhöhen der Luftstrecke/Kriechstrecke ermöglichen, dass das Gehäuse für ein Wechselrichtersystem verwendet wird.
  • Während in verschiedenen Implementierungen, die in diesem Dokument offenbart sind, die Verwendung von Abstandshaltern nicht veranschaulicht wurde, können die Abstandshalter weiterhin verwendet werden, um die Unterstützung des ersten Substrats und des zweiten Substrats und der Stellen, an denen kein Halbleiter-Chip oder eine elektrische Komponente vorhanden ist, zu unterstützen. Aufgrund der Dicke der hierin offenbarten Gehäuseausführung kann jedoch infolgedessen die Dicke des Abstandshalters reduziert und/oder die Größe des Abstandshalters erhöht werden. Ein größerer Abstandshalter kann die Wärmeübertragung durch das Gehäuse von den elektrischen Komponenten verbessern. Verschiedene hierin offenbarte Gehäuseausführungen können auch geringere Materialkosten aufweisen, da alle verwendeten Abstandshalter blankes Metall und dünner sein können als in Gehäusen, die Leiter mit Upset- und Downset-Abschnitten einschließen. Auch in verschiedenen Implementierungen können Substrate mit Standarddicke, wie direkt verbundene Kupfersubstrate, in ein Gehäuse eingesetzt werden, das eine dünnere Gesamtdicke aufweist als normalerweise mit solchen Substraten möglich ist.
  • Da das Gehäuse insgesamt dünner ist, wird außerdem weniger Formmasse benötigt, was die Kosten weiter reduzieren kann. Da in verschiedenen Gehäuseimplementierungen die Verwendung mehrerer Lotschichten in Kombination mit Abstandshaltern zum Erreichen einer genau kontrollierten Höhe über jedem Chip und/oder jeder elektrischen Komponente nicht erforderlich ist, können Prozesse, die zum Durchführen einer wahren Höhe der Lote beteiligt sind oder die Verwendung von Lotvorformen nicht erforderlich sein. Außerdem kann in verschiedenen Verfahrensimplementierungen die dünnere Dicke der Gehäuse ermöglichen, dass kein Schleifen der Verkapselung erforderlich ist, indem die erforderliche Überform beseitigt wird. Da möglicherweise keine Vorformen verwendet werden, ist es möglich, dass keine Bestückungsvorgänge von Lotvorformen im Gehäusemontageprozess erforderlich sind, um sicherzustellen, dass Lote an verschiedenen Stellen auf dem Gehäuse während der Montage geeignete Höhen erreichen. In einigen Implementierungen kann die Abgabe von Lot auch nicht zugunsten des Lotdrucks unter Verwendung von Schablonen- oder Rakeldrucktechniken verwendet werden, was die Kosten und/oder Komplexität des Prozesses verringern kann. Die Fähigkeit, die Upset- und Downset-Abschnitte der Leiter zu beseitigen, kann auch ermöglichen, dass der Herstellungsprozess in einer Plattenform mit einer einzigen ebenen Leiterrahmenplatte durchgeführt wird, die während der Verarbeitung mehrerer Halbleitergehäuse verwendet wird. Auch bei der Herstellung kann das dünnere Gehäuse die Verwendung der Röntgenmesstechnik erleichtern, da die in dem Gehäuse eingeschlossenen elektrisch leitfähigen Schichten dünner sein können.
  • In verschiedenen hierin offenbarten Verfahren und Gehäuseimplementierungen kann die Verwendung von Löchern durch das Material des ersten Substrats und/oder das zweite Substrat verwendet werden, um das Risiko zu verringern, dass Hohlräume während des Gel-/Formprozesses ausgebildet werden. In verschiedenen Implementierungen kann die Verwerfung des Gehäuses gehandhabt werden, indem das erste Substrat und/oder das zweite Substrat auf eine spezielle Weise ausgelegt wird, die Spannung zu handhaben und/oder eine bestimmte Formmasse zu verwenden, die die gewünschten Verwerfungseigenschaften aufweisen.
  • In verschiedenen Implementierungen der hierin offenbarten Gehäuse ist die zweite Gruppe von Leitern jeweils mit einer entsprechenden elektrisch isolierten Kupferinsel gekoppelt, die in einer Kupferschicht auf dem ersten Substrat ausgebildet ist. In verschiedenen Implementierungen der hierin offenbarten Gehäuse kann das Gehäuse ein Verkapselungsmittel in einem Raum zwischen dem ersten Substrat und dem zweiten Substrat einschließen. In verschiedenen Implementierungen der hierin offenbarten Gehäuse wird ein Ende jedes Leiters der ersten Gruppe von Leitern und ein Ende jedes Leiters der zweiten Gruppe von Leitern aufgeprägt. In verschiedenen Implementierungen der hierin offenbarten Gehäuse sind die erste Gruppe von Leitern und die zweite Gruppe von Leitern auf verschiedenen Seiten des ersten Substrats und des zweiten Substrats gekoppelt. In verschiedenen Implementierungen der hierin offenbarten Gehäuse können die Gehäuse einen oder mehrere Leiter einschließen, die physisch und elektrisch mit dem ersten Substrat und dem zweiten Substrat gekoppelt sind. In verschiedenen Implementierungen der hierin offenbarten Gehäuse können die Gehäuse ein vorgeformtes Verkapselungsmittel einschließen, das um die erste Gruppe von Leitern und die zweite Gruppe von Leitern ausgebildet ist.
  • In verschiedenen Implementierungen der Verfahren zum Ausbilden eines hierin offenbarten Halbleitergehäuses kann das Verfahren das Aufbringen eines vorgeformten Verkapselungsmittels um die erste Gruppe von Leitern und um die zweite Gruppe von Leitern einschließen. In verschiedenen Implementierungen der Verfahren zum Ausbilden eines hierin offenbarten Halbleitergehäuses kann das Verfahren das Aufbringen eines Verkapselungsmittels zwischen dem ersten Substrat und dem zweiten Substrat einschließen. In verschiedenen Implementierungen der Verfahren zum Ausbilden eines hierin offenbarten Halbleitergehäuses sind die erste Gruppe von Leitern und die zweite Gruppe von Leitern entweder auf derselben Seite des ersten Substrats oder auf unterschiedlichen Seiten des ersten Substrats gekoppelt.
  • Es versteht sich ohne Weiteres, dass dort, wo sich die vorstehende Beschreibung auf besondere Implementierungen von Halbleitergehäusen und implementierenden Komponenten, Teilkomponenten, Verfahren und Teilverfahren bezieht, eine Reihe von Abwandlungen vorgenommen werden kann, ohne von ihrem Wesen abzuweichen, und dass diese Implementierungen, implementierenden Komponenten, Teilkomponenten, Verfahren und Teilverfahren auch auf andere Halbleitergehäuse angewendet werden können.

Claims (10)

  1. Halbleitergehäuse, umfassend: ein erstes Substrat, das eine erste Gruppe von Leitern umfasst, die physisch damit gekoppelt sind, und eine zweite Gruppe von Leitern, die physisch damit gekoppelt sind; ein zweites Substrat, das über das erste Substrat gekoppelt ist und physisch mit der ersten Gruppe von Leitern und der zweiten Gruppe von Leitern gekoppelt ist; und einen oder mehrere Halbleiter-Chips, die zwischen dem ersten Substrat und dem zweiten Substrat gekoppelt sind; wobei die zweite Gruppe von Leitern von dem ersten Substrat elektrisch isoliert ist.
  2. Gehäuse nach Anspruch 1, wobei die erste Gruppe von Leitern und die zweite Gruppe von Leitern beide auf derselben Seite des ersten Substrats und auf derselben Seite des zweiten Substrats gekoppelt sind.
  3. Gehäuse nach Anspruch 1, wobei die erste Gruppe von Leitern und die zweite Gruppe von Leitern auf verschiedenen Seiten des ersten Substrats und des zweiten Substrats gekoppelt sind.
  4. Gehäuse nach Anspruch 1, ferner umfassend einen oder mehrere Leiter, die physisch und elektrisch mit dem ersten Substrat und mit dem zweiten Substrat gekoppelt sind.
  5. Gehäuse nach Anspruch 1, ferner umfassend ein vorgeformtes Verkapselungsmittel, das um die erste Gruppe von Leitern und die zweite Gruppe von Leitern ausgebildet ist.
  6. Halbleitergehäuse, umfassend: ein erstes Substrat, das eine erste Gruppe von physisch damit gekoppelten Leitern und eine zweite Gruppe von physisch damit gekoppelten Leitern umfasst, wobei die zweite Gruppe von Leitern physisch mit entsprechenden elektrisch isolierten Inseln gekoppelt ist, die mit dem ersten Substrat gekoppelt sind; ein zweites Substrat, das über das erste Substrat gekoppelt ist und physisch mit der ersten Gruppe von Leitern und der zweiten Gruppe von Leitern gekoppelt ist; und einen oder mehrere Halbleiter-Chips, die zwischen dem ersten Substrat und dem zweiten Substrat gekoppelt sind.
  7. Gehäuse nach Anspruch 6, wobei die erste Gruppe von Leitern und die zweite Gruppe von Leitern beide auf derselben Seite des ersten Substrats und auf derselben Seite des zweiten Substrats gekoppelt sind.
  8. Gehäuse nach Anspruch 6, wobei ein Ende jedes Leiters der ersten Gruppe von Leitern und ein Ende jedes Leiters der zweiten Gruppe von Leitern aufgeprägt sind.
  9. Verfahren zum Bilden eines Halbleitergehäuses, wobei das Verfahren umfasst: physisches und elektrisches Koppeln einer ersten Gruppe von Leitern mit einem ersten Substrat, physisches Koppeln einer zweiten Gruppe von Leitern mit dem ersten Substrat unter Verwendung entsprechender elektrisch isolierter Inseln, die mit dem ersten Substrat gekoppelt sind; physisches und elektrisches Koppeln eines zweiten Substrats mit der ersten Gruppe von Leitern und mit der zweiten Gruppe von Leitern; und Koppeln eines oder mehrerer Halbleiter-Chips zwischen dem ersten Substrat und dem zweiten Substrat.
  10. Verfahren nach Anspruch 9, ferner umfassend das Aufprägen der ersten Gruppe von Leitern und der zweiten Gruppe von Leitern.
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