KR20240022790A - 양면 방열 구조의 반도체 모듈 및 그 제조 방법 - Google Patents

양면 방열 구조의 반도체 모듈 및 그 제조 방법 Download PDF

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KR20240022790A
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thickness
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heat dissipation
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Abstract

스페이서의 사용 없이 제1 및 제2 기판 간의 간격을 확보할 수 있는 본 발명의 일 측면에 따른 양면 방열 구조의 반도체 모듈은 제1 면에 제1 두께를 갖는 제1 하부 단자패턴 및 상기 제1 두께와 다른 제2 두께를 갖는 제1 하부 회로패턴이 형성된 제1 기판; 상기 제1 기판의 상기 제1 면과 마주보도록 배치되고, 제1 면에서 상기 제1 하부 단자패턴과 대응되는 영역에 상기 제1 두께를 갖는 제1 상부 단자패턴이 형성되고 상기 제1 하부 회로패턴과 대응되는 영역에 상기 제1 두께와 다른 제3 두께를 갖는 제1 상부 회로패턴이 형성된 제2 기판; 상기 제1 하부 회로패턴과 상기 제1 상부 회로패턴 사이에 배치되고, 제1 전극이 형성된 제1 면이 상기 제1 하부 회로패턴에 전기적으로 연결되고 제2 전극이 형성된 제2 면이 상기 제1 상부 회로패턴에 전기적으로 연결되는 제1 반도체 다이; 및 상기 제1 하부 단자패턴과 상기 제1 상부 단자패턴 사이에 배치되는 리드 프레임을 포함한다.

Description

양면 방열 구조의 반도체 모듈 및 그 제조 방법{Semiconductor Module Having Double Sided Heat Dissipation Structure and Method for Fabricating The Same}
본 발명은 반도체 모듈에 관한 것으로서, 보다 구체적으로 양면 방열 구조의 반도체 모듈에 관한 것이다.
최근 다양한 분야에서 반도체 수요가 늘어남에 따라, 반도체의 주요 기능 이외에 특정 조건에서의 반도체 기능 향상을 위해 다양한 연구 및 개발이 진행되고 있다.
일반적으로 반도체 모듈은 하나의 패키지 내에 반도체 소자를 적어도 하나 포함할 수 있다. 특히, 높은 내압과 고전류로 인한 발열량 증가로 물성이 변할 수 있는 반도체 소자를 포함하는 반도체 모듈의 경우 방열을 위해 방열 수단을 포함할 수 있다. 방열 수단을 포함하는 반도체 모듈은 단면 방열 구조의 반도체 모듈과 양면 방열 구조의 반도체 모듈로 구분될 수 있다.
특히, 양면 방열 구조의 반도체 모듈은 반도체 소자 각각의 상부 및 하부로 모두 열을 방출할 수 있기 때문에, 방열의 효과 면에서 유리한 것으로 알려져 있다.
이러한 양면 방열 구조의 반도체 모듈은 반도체 소자와 양면 방열 기판 간의 두께 편차 보상, 몰딩부재의 주입을 위한 공간 형성, 및 반도체 소자와 방열 기판 간의 전기적 연결을 위해 반도체 소자 마다 개별적으로 스페이서를 사용한다.
하지만, 스페이서를 사용하게 되는 경우, 반도체 소자와 스페이서 간의 접합 시 미스 얼라인 문제가 발생할 수 있고, 각 스페이서의 높이 편차로 인해 스페이서와 양면 방열 기판 간의 접착 불량 문제가 발생할 수 있을 뿐만 아니라, 반도체 소자와 스페이서 간의 결합 및 스페이서와 양면 방열 기판 간의 결합 공정이 요구되므로 수율이 저하되는 문제점이 있다.
본 발명은 상술한 문제점을 해결하기 위한 것으로서, 스페이서의 사용 없이 제1 및 제2 기판 간의 간격을 확보할 수 있는 양면 방열 기판을 포함하는 반도체 모듈 및 그 제조 방법을 제공하는 것을 기술적 특징으로 한다.
또한, 본 발명은 평탄도가 향상된 양면 방열 구조의 반도체 모듈 및 그 제조 방법을 제공하는 것을 다른 기술적 특징으로 한다.
상술한 목적을 달성하기 위한 본 발명의 일 측면에 따른 양면 방열 구조의 반도체 모듈은 제1 면에 제1 두께를 갖는 제1 하부 단자패턴 및 상기 제1 두께와 다른 제2 두께를 갖는 제1 하부 회로패턴이 형성된 제1 기판; 상기 제1 기판의 상기 제1 면과 마주보도록 배치되고, 제1 면에서 상기 제1 하부 단자패턴과 대응되는 영역에 상기 제1 두께를 갖는 제1 상부 단자패턴이 형성되고 상기 제1 하부 회로패턴과 대응되는 영역에 상기 제1 두께와 다른 제3 두께를 갖는 제1 상부 회로패턴이 형성된 제2 기판; 상기 제1 하부 회로패턴과 상기 제1 상부 회로패턴 사이에 배치되고, 제1 전극이 형성된 제1 면이 상기 제1 하부 회로패턴에 전기적으로 연결되고 제2 전극이 형성된 제2 면이 상기 제1 상부 회로패턴에 전기적으로 연결되는 제1 반도체 다이; 및 상기 제1 하부 단자패턴과 상기 제1 상부 단자패턴 사이에 배치되는 리드 프레임을 포함한다.
상술한 목적을 달성하기 위한 본 발명의 다른 측면에 따른 양면 방열 구조의 반도체 모듈은 제1 면에 제1 두께를 갖는 제1 하부 회로패턴 및 상기 제1 두께와 다른 제2 두께를 갖는 제2 하부 회로패턴이 형성된 제1 기판; 상기 제1 기판의 상기 제1 면과 마주보도록 배치되고, 제1 면에서 상기 제1 하부 회로패턴과 대응되는 영역에 상기 제2 두께를 갖는 제1 상부 회로패턴이 형성되며 상기 제2 하부 회로패턴과 대응되는 영역에 상기 제1 두께를 갖는 제2 상부 회로패턴이 형성된 제2 기판; 상기 제1 하부 회로패턴과 상기 제1 상부 회로패턴 사이에 배치되고, 제1 전극이 형성된 제1 면이 상기 제1 하부 회로패턴에 전기적으로 연결되고 제2 전극이 형성된 제2 면이 상기 제1 상부 회로패턴에 전기적으로 연결되는 제1 반도체 다이; 및 상기 제2 하부 회로패턴과 상기 제2 상부 회로패턴 사이에 배치되고, 상기 제1 전극이 형성된 제1 면이 상기 제2 상부 회로패턴에 전기적으로 연결되고 상기 제2 전극이 형성된 제2 면이 상기 제2 하부 회로패턴에 전기적으로 연결되는 제2 반도체 다이를 포함한다.
상술한 목적을 달성하기 위한 본 발명의 또 다른 측면에 따른 양면 방열 구조의 반도체 모듈 제조 방법은, 제1 기판의 제1 면에 제1 두께를 갖는 제1 하부 회로패턴 및 제2 두께를 갖는 제2 하부 회로패턴을 형성하고, 제2 기판의 제1 면에서 상기 제1 하부 회로패턴과 대응되는 영역에 상기 제2 두께를 갖는 제1 상부 회로패턴을 형성하고 상기 제2 하부 회로패턴과 대응되는 영역에 상기 제1 두께를 갖는 제2 상부 회로패턴을 형성하는 단계; 상기 제1 및 제2 기판의 제2 면에 방열층을 형성하는 단계; 및 상기 제1 및 제2 기판의 상기 제1 면이 서로 마주보도록 배치하고, 제1 하부 도전성 접착부재 및 제1 상부 도전성 접착부재를 이용하여 제1 반도체 다이를 상기 제1 하부 회로패턴 및 상기 제1 상부 회로패턴에 결합시키고, 제2 하부 도전성 접착부재 및 제2 상부 도전성 접착부재를 이용하여 제2 반도체 다이를 상기 제2 하부 회로패턴 및 상기 제2 상부 회로패턴에 결합시키는 단계를 포함한다.
본 발명에 따르면, 제1 기판과 제2 기판에 형성되는 회로패턴의 두께를 증가시킴으로써 기존 스페이서를 대체할 수 있어 스페이서의 형성을 위한 추가공정이 요구되지 않아 반도체 모듈의 제조공정이 단순화되고, 반도체 모듈의 구조도 단순화되며, 이로 인해 원가가 감소되어 생산성이 향상된다는 효과가 있다.
또한, 본 발명에 따르면 제1 및 제2 기판 사이의 요구 간격이나 제1 및 제2 기판 사이에 개재될 반도체 다이들의 두께에 따라 각 반도체 다이가 결합될 회로패턴의 두께를 서로 다르게 하여 제1 및 제2 기판에 직접 형성함으로써 제1 및 제2 기판 간의 간격을 확보함과 동시에 반도체 모듈의 평탄도를 향상시킬 수 있다는 효과가 있다.
또한, 본 발명에 따르면 스페이서가 요구되지 않기 때문에 스페이서의 부착을 위한 고가의 접착부재가 요구되지 않아 원가 절감이 극대화된다는 효과가 있다.
또한, 스페이서가 제거되기 때문에 스페이서와 접착부재 간의 열팽창계수 차이로 인한 크랙 발생을 미연에 방지할 수 있고, 이로 인해 반도체 모듈의 신뢰성이 향상된다는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 양면 방열 구조의 반도체 모듈을 개략적으로 보여주는 도면이다.
도 2는 본 발명의 일 실시예에 따른 반도체 다이의 구성을 개략적으로 보여주는 도면이다.
도 3은 내지 도 5는 본 발명의 다른 실시예에 따른 양면 방열 구조의 반도체 모듈을 개략적으로 보여주는 도면이다.
도 6은 본 발명의 일 예에 따른 반도체 모듈을 이용하여 구성된 전력장치의 회로도이다.
도 7a 내지 도 7d는 본 발명의 일 실시예에 따른 양면 방열 구조의 반도체 모듈 제조 방법을 도시한 개략적인 공정 단면도이다.
명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명의 핵심 구성과 관련이 없는 경우 및 본 발명의 기술분야에 공지된 구성과 기능에 대한 상세한 설명은 생략될 수 있다. 본 명세서에서 서술되는 용어의 의미는 다음과 같이 이해되어야 할 것이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다.
본 명세서에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
"적어도 하나"의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, "제1 항목, 제2 항목 및 제 3 항목 중에서 적어도 하나"의 의미는 제1 항목, 제2 항목 또는 제3 항목 각각 뿐만 아니라 제1 항목, 제2 항목 및 제3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미할 수 있다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하, 첨부된 도면을 참조하여 본 명세서의 실시예를 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 양면 방열 구조의 반도체 모듈을 개략적으로 보여주는 도면이다. 도 1에 도시된 바와 같이, 본 발명의 일 실시예에 따른 양면 방열 구조의 반도체 모듈(100)은 적어도 하나의 반도체 다이(110a~110d), 제1 방열기판(120A), 제2 방열기판(130A), 및 리드 프레임(140, 150)을 포함한다.
반도체 다이(110a~110d)는 웨이퍼 레벨의 공정을 통해 제조된 반도체 소자를 의미한다. 일 실시예에 있어서 반도체 다이(110a~110d)에 포함되는 반도체 소자는 전력반도체일 소자일 수 있다. 전력반도체 소자는 배터리 등의 전원 공급부로부터 공급되는 전원을 스위칭 동작을 통해 모터를 구동하기 위한 전원으로 변환하여 공급하는 동작을 수행할 수 있다.
일 예로, 반도체 다이(110a~110d)는 GTO(Gate Turn-Offthyristor), IGBT(Insulated Gate Bipolar Transistor), 또는 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)과 같은 전력 반도체 소자를 포함하거나, 다이오드와 같은 반도체 소자를 포함할 수 있다.
이하, 본 발명에 따른 반도체 다이(110a~110d)의 구성을 도 2를 참조하여 보다 구체적으로 설명한다.
도 2는 본 발명의 일 실시예에 따른 반도체 다이의 구성을 개략적으로 보여주는 도면이다. 도 2에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체 다이(110a~110d)는 제1 전극(210), 반도체층(220), 및 제2 전극(230)을 포함한다.
제1 전극(210)은 반도체층(220) 상에 배치된다. 일 실시예에 있어서, 반도체 다이(110a~110d)가 MOSFET와 같은 전력 반도체 소자를 포함하는 경우 제1 전극(210)은 게이트 전극(212) 및 소스전극(214)를 포함할 수 있다. 이때 게이트 전극(212) 및 소스전극(214)은 서로 전기적으로 격리되도록 형성된다. 다른 예로, 반도체 다이(110a~110d)가 IGBT와 같은 전력 반도체 소자를 포함하는 경우 제1 전극(210)은 게이트 전극(212) 및 에미터전극(214)를 포함할 수 있다. 이때 게이트 전극(212) 및 에미터전극(214)은 서로 전기적으로 격리되도록 형성된다.
제2 전극(230)은 반도체층(220) 하부에 배치된다. 일 실시예에 있어서, 반도체 다이(110a~110d)가 MOSFET과 같은 전력 반도체 소자를 포함하는 경우 제2 전극(230)은 드레인 전극을 포함할 수 있다. 다른 예로, 반도체 다이(110a~110d)가 IGBT와 같은 전력 반도체 소자를 포함하는 경우 제2 전극(230)은 콜렉터 전극을 포함할 수 있다.
상술한 실시예에 있어서, 제1 전극(210)은 Al 계열 금속으로 구성될 수 있고, 제2 전극(230)은 Ti층, Ni층, Ag층을 포함하는 Ti/Ni/Ag 금속이나 NiV/Ag, V(vanadium)/Ni/Ag 등으로 구성될 수 있으며, 반도체층(220)은 SiC(Silicon Carbide)로 구성될 수 있다.
일 실시예에 있어서, 각 반도체 다이(110a~110d)는 모두 동일한 종류의 반도체 소자를 포함할 수 있다. 예컨대, 제1 내지 제4 반도체 다이(110a~110d)는 모두 트랜지스터를 포함할 수 있다. 다른 예로, 반도체 다이(110a~110d)들 중 일부는 다른 종류의 반도체 소자들로 구현될 수 있다. 예컨대, 제1 및 제4 반도체 다이(110a, 110d)는 트랜지스터를 포함하고 제2 및 제3 반도체 다이(110a, 110c)는 다이오드를 포함할 수 있다.
이하에서는 설명의 편의를 위해 제1 내지 제4 반도체 다이(110a~110d)가 모두 동일한 종류의 반도체 소자를 포함하는 것으로 가정하여 설명하기로 한다.
도 1에 도시된 바와 같이, 제1 내지 제4 반도체 다이(110a~110d)는 제1 및 제2 기판(120, 130) 사이에 배치된다. 이때, 제1 및 제2 반도체 다이(110a, 110b)는 제1 전극(210)이 하측을 향하고, 제2 전극(230)이 상측을 향하도록 배치될 수 있다. 또한, 제3 및 제4 반도체 다이(110c, 110d)는 제1 전극(210)이 상측을 향하고, 제2 전극(230)이 하측을 향하도록 배치될 수 있다.
이는 제1 반도체 다이(110a)의 제2 전극(230)과 제4 반도체 다이(110d)의 제1 전극(210)을 전기적으로 연결시켜 제1 및 제4 반도체 다이(110a, 110d)가 서로 직렬연결되도록 하고, 제2 반도체 다이(110b)의 제2 전극(230)과 제3 반도체 다이(110c)의 제1 전극(210)을 전기적으로 연결시켜 제2 및 제3 반도체 다이(110b, 110c)가 서로 직렬연결되도록 하기 위함이다.
이때, 제1 및 제2 반도체 다이(110a, 110b)의 제1 전극(210)들을 서로 전기적으로 연결하고 제1 및 제2 반도체 다이(110a, 110b)의 제2 전극(210)들을 서로 전기적으로 연결함으로써 제1 및 제2 반도체 다이(110a, 110b)가 서로 병렬연결되도록 할 수 있다. 또한, 제3 및 제4 반도체 다이(110c, 110d)의 제1 전극(210)들을 서로 전기적으로 연결하고 제3 및 제4 반도체 다이(110c, 110d)의 제2 전극(210)들을 서로 전기적으로 연결함으로써 제3 및 제4 반도체 다이(110c, 110d)가 서로 병렬연결되도록 할 수 있다.
다른 실시예에 있어서, 제1 내지 제4 반도체 다이(110a~110d)는 모두 동일한 전극이 동일한 방향을 향하도록 제1 및 제2 기판(120, 130) 사이에 배치될 수도 있다. 예컨대, 제1 내지 제4 반도체 다이(110a~110d)의 제1 전극(210)이 모두 상측을 향하고, 제1 내지 제4 반도체 다이(110a~110d)의 제2 전극(230)이 모두 하측을 향하도록 배치될 수 있다. 다른 예로, 제1 내지 제4 반도체 다이(110a~110d)의 제1 전극(210)이 모두 하측을 향하고, 제1 내지 제4 반도체 다이(110a~110d)의 제2 전극(230)이 모두 상측을 향하도록 배치될 수 있다.
이하에서는 설명의 편의를 위해 제1 및 제2 반도체 다이(110a, 110b)는 제1 전극(210)이 하측을 향하고 제2 전극(230)이 상측을 향하도록 배치되고,제3 및 제4 반도체 다이(110c, 110d)는 제1 전극(210)이 상측을 향하고 제2 전극(230)이 하측을 향하도록 배치되는 것으로 설명한다.
제1 방열기판(120A)은 반도체 다이(110a~110d)의 하측에 배치되어 반도체 다이(110a~110d)에서 발생하는 열을 제1 방열기판(120A) 외측으로 방출한다. 일 실시예에 있어서, 제1 방열기판(120A)은 절연물질로 이루어진 제1 기판(120)을 포함할 수 있다. 제2 방열기판(130A)은 반도체 다이(110a~110d)의 상측에 배치되어 반도체 다이(110a~110d)에서 발생하는 열을 제2 방열기판(130A) 외측으로 방출한다. 일 실시예에 있어서, 제2 방열기판(130A)은 절연물질로 이루어진 제2 기판(130)을 포함할 수 있다. 제1 기판(120) 및 제2 기판(130)은 열전도성이 우수하고 전기절연성이 뛰어난 물질로 형성될 수 있다. 일 실시예에 있어서, 제1 기판(120) 및 제2 기판(130)은 Al2O3, AlN, ZTA, Si3N4 등의 세라믹 재질로 형성될 수 있다.
제1 기판(120)의 일면, 예컨대 제1 기판(120)의 상면에는 제1 회로배선층(124)이 형성되고, 제1 기판(120)의 반대면, 예컨대 제1 기판(120)의 하면에는 제1 방열층(126)이 형성된다.
제1 회로배선층(124)은 복수개의 하부 회로패턴들(124a~124d) 및 복수개의 하부 단자패턴들(125a, 125b)로 구성되어 반도체 다이(110a~110d)의 전극들 또는 리드 프레임(140, 150)과 전기적으로 연결된다. 제1 회로배선층(124)에 형성되는 하부 회로패턴들(124a~124d) 및 하부 단자패턴들(125a, 125b)은 서로 상이한 두께를 갖도록 형성될 수 있다. 일 실시예에 있어서, 하부 회로패턴들(124a~124d)은 반도체 다이들(110a~110d)의 두께 차이에 따라 위치별로 서로 다른 두께로 형성될 수 있다.
구체적으로, 도 1에 도시된 바와 같이, 복수개의 하부 회로패턴들(124a~124d)은 제1 하부 회로패턴(124a), 제2 하부 회로패턴(124b), 제3 하부 회로패턴(124c), 및 제4 하부 회로패턴(124d)을 포함하고, 하부 단자패턴들(125a,125b)은 제1 하부 단자패턴(125a) 및 제2 하부 단자패턴(125b)을 포함한다.
제1 하부 회로패턴(124a)은 제1 반도체 다이(110a)의 제1 전극(210)에 연결되고, 제2 하부 회로패턴(124b)는 제2 반도체 다이(110b)의 제1 전극(210)에 연결된다. 제1 및 제2 하부 회로패턴(124a, 124b)은 제1 두께(T1)를 갖도록 형성된다. 제3 하부 회로패턴(124c)은 제3 반도체 다이(110c)의 제2 전극(230)에 연결되고, 제4 하부 회로패턴(124d)는 제4 반도체 다이(110d)의 제2 전극(230)에 연결된다. 제3 및 제4 하부 회로패턴(124c, 124d)은 제1 두께(T1)와는 다른 제2 두께(T2)를 갖도록 형성될 수 있다.
제1 하부 단자패턴(125a)은 리드프레임(140, 150) 중 제1 리드 프레임(140)에 연결되고, 제2 하부 단자패턴(125b))은 제2 리드 프레임(150)에 연결된다. 제1 및 제2 하부 단자패턴(125a, 125b)은 제1 두께(T1) 및 제2 두께(T2)와는 다른 제3 두께(T3)를 갖도록 형성될 수 있다.
일 실시예에 있어서, 제1 두께(T1), 제2 두께(T2), 및 제3 두께(T3)는 제1 기판(120)과 제2 기판(130) 사이의 거리 및 제1 내지 제4 반도체 다이(110a~110d)의 두께에 따라 가변될 수 있다. 제1 및 제2 하부 회로패턴(124a, 124b)의 제1 두께(T1)는 제3 및 제4 하부 회로패턴(124c, 124d)의 제2 두께(T2)보다 두꺼울 수 있고, 제1 및 제2 하부 단자패턴(125a, 125b)의 제3 두께(T3)는 제1 두께(T1)보다 얇고 제2 두께(T2)보다 두꺼울 수 있다.
이와 같이, 본 발명에서는 제1 기판(120)과 제2 기판(130) 사이에 배치되었던 기존의 스페이서로 인한 문제를 해결하기 위해, 기존 스페이서를 제거하고 제1 기판(120)에 형성되는 하부 회로패턴들(124a~124d) 및 하부 단자패턴들(125a, 125b)의 두께를 조절함으로써 평탄도 문제, 미스 얼라인 문제, 및 접착 불량 등의 문제를 해결할 수 있다.
일 실시예에 있어서, 제1 하부 회로패턴(124a)은 제1 하부 접착부재(160a)를 통해 제1 반도체 다이(110a)의 제1 전극(210)에 결합되고, 제2 하부 회로패턴(124b)은 제2 하부 접착부재(160b)를 통해 제2 반도체 다이(110b)의 제1 전극(210)에 결합된다. 또한, 제3 하부 회로패턴(124c)은 제3 하부 접착부재(160c)를 통해 제3 반도체 다이(110c)의 제2 전극(230)에 연결되고, 제4 회로패턴(124d)은 제4 하부 접착부재(160d)를 통해 제4 반도체 다이(110d)의 제2 전극(230)에 결합된다. 또한, 제1 하부 단자패턴(125a)은 제5 하부 접착부재(160e)를 통해 제1 리드 프레임(140)에 결합되고, 제2 하부 단자패턴(125b)은 제6 하부 접착부재(160f)를 통해 제2 리드 프레임(150)에 결합된다.
이와 같이, 본 발명의 경우 별도의 스페이서 없이 반도체 다이(110a~110d)들과 제1 하부 회로패턴들(124a~124d)들이 하부 접착부재들(160a~160d)을 통해 직접 결합되기 때문에 기존의 스페이서와 접착부재 간의 CTE 미스매칭에 의해 발생되는 크랙(Crack) 문제를 미연에 방지할 수 있다. 또한, 반도체 다이와 스페이스서를 결합시키기 위한 접착부재가 요구되지 않기 때문에 반도체 모듈의 제조 공정이 단순화되고, 반도체 모듈의 구조가 단순화되며 반도체 모듈의 제조원가가 절감되어 생산성이 향상된다.
제1 기판(120)의 하면에는 제1 방열층(126)이 형성될 수 있다. 제1 방열층(126)은 일측이 제1 기판(120)에 접하고 타측으로 열을 발산시킬 수 있다. 제1 방열층(126)의 타측에는 냉각매체를 포함하는 방열수단이 배치될 수 있다.
상술한 실시예에 있어서, 제1 회로배선층(124)과 제1 방열층(126)은 구리(Copper) 계열의 금속으로 형성될 수 있다.
제2 기판(130)의 일면, 예컨대 도 1을 기준으로 제2 기판(130)의 하면에는 제2 회로배선층(134)이 형성되고, 제2 기판(130)의 반대면, 예컨대 도 1을 기준으로 제2 기판(130)의 상면에는 제2 방열층(136)이 형성된다.
제2 회로배선층(134)은 복수개의 상부 회로패턴들(134a~134d) 및 복수개의 상부 단자패턴들(135a, 135b)로 구성되어 반도체 다이(110a~110d)의 전극들 또는 리드 프레임(140, 150)과 전기적으로 연결된다. 제2 회로배선층(134)에 형성되는 상부 회로패턴들(134a~134d) 및 상부 단자패턴들(135a, 135b)은 서로 상이한 두께를 갖도록 형성될 수 있다. 일 실시예에 있어서, 상부 회로패턴들(134a~134d)은 반도체 다이들(110a~110d)의 두께 차이에 따라 위치별로 서로 다른 두께로 형성될 수 있다.
구체적으로, 도 1에 도시된 바와 같이, 복수개의 상부 회로패턴들(134a~134d)은 제1 상부 회로패턴(134a), 제2 상부 회로패턴(134b), 제3 상부 회로패턴(134c), 및 제4 상부 회로패턴(134d)을 포함하고, 상부 단자패턴들(135a,135b)은 제1 상부 단자패턴(135a) 및 제2 상부 단자패턴(135b)을 포함한다.
이때, 제2 기판(130)의 제1 면 상에서 제1 상부 회로패턴(134a)은 제1 하부 회로패턴(124a)과 대응되는 영역에 형성되고, 제2 상부 회로패턴(134b)은 제2 하부 회로패턴(124b)과 대응되는 영역에 형성되며, 제3 상부 회로패턴(134c)은 제3 하부 회로패턴(124c)과 대응되는 영역에 형성되고, 제4 상부 회로패턴(134d)은 제4 하부 회로패턴(124d)과 대응되는 영역에 형성된다. 또한, 제1 상부 단자패턴(135a)은 제2 기판(130)의 제1 면 상에서 제1 하부 단자패턴(125a)에 대응되는 영역에 형성되고, 제2 상부 단자패턴(135b)은 제2 하부 단자패턴(125b)에 대응되는 영역에 형성된다.
제1 상부 회로패턴(134a)은 제1 반도체 다이(110a)의 제2 전극(230)에 연결되고, 제2 상부 회로패턴(134b)는 제2 반도체 다이(110b)의 제2 전극(230)에 연결된다. 제1 및 제2 상부 회로패턴(134a, 134b)은 제2 두께(T2)를 갖도록 형성된다. 제3 상부 회로패턴(134c)은 제3 반도체 다이(110c)의 제1 전극(210)에 연결되고, 제4 상부 회로패턴(134d)는 제4 반도체 다이(110d)의 제1 전극(210)에 연결된다. 제3 및 제4 상부 회로패턴(134c, 134d)은 제1 두께(T1)를 갖도록 형성될 수 있다.
제1 상부 단자패턴(135a)은 리드 프레임(140, 150) 중 제1 리드 프레임(140)에 연결되고, 제2 상부 단자패턴(135b)은 제2 리드 프레임(150)에 연결된다. 제1 및 제2 상부 단자패턴(135a, 135b)은 제3 두께(T3)를 갖도록 형성될 수 있다.
일 실시예에 있어서, 제1 두께(T1), 제2 두께(T2), 및 제3 두께(T3)는 제1 기판(120)과 제2 기판(130) 사이의 거리 및 제1 내지 제4 반도체 다이(110a~110d)의 두께에 따라 가변될 수 있다. 제1 및 제2 상부 회로패턴(134a, 134b)의 제2 두께(T2)는 제3 및 제4 상부 회로패턴(134c, 134d)의 제1 두께(T1)보다 얇을 수 있고, 제1 및 상부 제2 단자패턴(135a, 135b)의 제3 두께(T3)는 제1 두께(T1)보다 얇고 제2 두께(T2)보다 두꺼울 수 있다.
이와 같이, 본 발명은 각 반도체 다이(110a~110d)의 두께에 따라 하부 회로패턴들(124a~124d), 상부 회로패턴들(134a~134d), 하부 단자패턴들(125a, 125b), 및 상부 단자패턴들(135a, 135b)의 두께를 조절함으로써 제1 기판(120) 및 제2 기판(130) 간의 간격이 일정하게 유지되게 할 수 있다.
이때, 제1 및 제2 기판(120, 130)간의 간격이 모든 위치에 있어서 일정하게 유지되도록 하기 위해, 제1 두께(T1)를 갖는 제1 하부 회로패턴(124a)과 제2 두께(T2)를 갖는 제1 상부 회로패턴(134a)이 제1 반도체 다이(110a)를 사이에 두고 배치되고, 제1 두께(T1)를 갖는 제2 하부 회로패턴(124b)과 제2 두께(T2)를 갖는 제2 상부 회로패턴(134b)이 제2 반도체 다이(110b)를 사이에 두고 배치된다. 또한, 제2 두께(T2)를 갖는 제3 하부 회로패턴(124c)과 제1 두께(T1)를 갖는 제3 상부 회로패턴(134c)이 제3 반도체 다이(110c)를 사이에 두고 배치되고, 제2 두께(T2)를 갖는 제4 하부 회로패턴(124d)과 제1 두께(T1)를 갖는 제4 상부 회로패턴(134d)이 제4 반도체 다이(110d)를 사이에 두고 배치된다.
일 실시예에 있어서, 제1 상부 회로패턴(134a)은 제1 상부 접착부재(170a)를 통해 제1 반도체 다이(110a)의 제2 전극(230)에 결합되고, 제2 상부 회로패턴(134b)은 제2 상부 접착부재(170b)를 통해 제2 반도체 다이(110b)의 제2 전극(230)에 결합된다. 또한, 제3 상부 회로패턴(134c)은 제3 상부 접착부재(170c)를 통해 제3 반도체 다이(110c)의 제1 전극(210)에 연결되고, 제4 상부 회로패턴(134d)은 제4 상부 접착부재(170d)를 통해 제4 반도체 다이(110d)의 제1 전극(210)에 결합된다. 또한, 제1 상부 단자패턴(135a)은 제5 상부 접착부재(170e)를 통해 제1 리드 프레임(140)에 결합되고, 제2 상부 단자패턴(135b)은 제6 상부 접착부재(170f)를 통해 제2 리드 프레임(150)에 결합된다.
상술한 실시예에 있어서, 제1 내지 제5 하부 접착부재(160a~160f)와 제1 내지 제5 상부 접착부재(170a~170f)는 Sn-Ag계열 혹은 Ag계열의 물질로 구성될 수 있다.
제2 기판(130)의 상면에는 제2 방열층(136)이 형성될 수 있다. 제2 방열층(136)은 일측이 제2 기판(130)에 접하고 타측으로 열을 발산시킬 수 있다. 제2 방열층(136)의 타측에는 냉각매체를 포함하는 방열수단이 배치될 수 있다.
상술한 실시예에 있어서, 제2 회로배선층(134)과 제2 방열층(136)은 구리(Copper) 계열의 금속으로 형성될 수 있다.
이와 같이, 본 발명에서는 제1 기판(120)과 제2 기판(130) 사이에 배치되었던 기존의 스페이서로 인한 문제를 해결하기 위해, 제1 기판(120) 및 제2 기판(130)에 형성되는 하부 회로패턴들(124a~124d),상부 회로패턴들(134a~134d), 하부 단자패턴들(125a, 125b), 및 상부 단자 패턴들(135a, 135b)의 두께를 두껍게 하되, 각 패턴들이 위치하는 영역에 따라 그 두께를 상이하게 조절함으로써 기존 스페이서를 제거할 수 있어 스페이서로 인해 발생되는 평탄도 문제, 미스 얼라인 문제, 및 접착 불량 등의 문제를 해결할 수 있다.
또한, 본 발명의 경우 별도의 스페이서 없이 제1 내지 제4 반도체 다이(110a~110d)들의 제1 면과 하부 회로패턴들(124a~124d)이 하부 접착부재(160a~160d)를 통해 직접 결합되고, 제1 내지 제4 반도체 다이(110a~110d)들의 제2 면과 상부 회로패턴들(134a~134d)들이 상부 접착부재(170a~170d)를 통해 직접 결합되기 때문에, 기존의 스페이서와 접착부재 간의 CTE(Coefficient of Thermal Expansion) 미스매칭(Miss Matching)에 의해 발생되는 크랙(Crack) 문제를 미연에 방지할 수 있다. 또한, 반도체 다이와 스페이스서를 결합시키기 위한 접착부재도 요구되지 않기 때문에 반도체 모듈(100)의 제조 공정이 단순화되고, 반도체 모듈(100)의 구조가 단순화되며 반도체 모듈(100)의 제조원가가 절감되어 생산성이 향상된다.
상술한 실시예에 있어서, 반도체 다이(110a~110d)가 변경되는 경우 하부 회로패턴들(124a~124d), 상부 회로패턴들(134a~134d), 하부 단자패턴들(125a, 125b), 및 상부 단자패턴들(135a, 135b)의 두께만을 조절하여 평탄도를 조절할 수 있어 반도체 다이(110a~110d)들 간의 두께 편차에 따른 단차를 보정할 수 있게 된다.
일 실시예에 있어서, 제1 방열기판(120A) 및 제2 방열기판(130A)은 DBC(Direct Bonded Copper) 공법, AMB(Active Material Brazing) 공법, 및 DPC(Direct Plating Copper) 공법 중 어느 하나를 이용하여 형성될 수 있다.
리드 프레임(140, 150)은 반도체 모듈(100)을 외부와 전기적으로 연결시킨다. 리드 프레임(140, 150)은 제1 리드프레임(140) 및 제2 리드 프레임(150)을 포함한다.
제1 리드 프레임(140)은 일단이 반도체 모듈(100)에 연결되고, 타단은 반도체 모듈(100)이 외부로 노출되어 모터, 입력전원, 인버터 제어기 등 외부 부하에 전기적으로 연결될 수 있다.
제1 리드 프레임(140)은 제1 브랜치(140a), 제2 브랜치(140b), 제1 연결 브랜치(140c), 제2 연결 브랜치(140d), 및 제3 브랜치(140e)로 구성된다. 제1 브랜치(140a)는 제1 하부 단자패턴(125a)에 제5 하부 접착부재(160e)를 통해 결합되고, 제2 브랜치(140b)는 제1 상부 단자패턴(135a)에 제5 상부 접착부재(170e)를 통해 결합된다. 일 실시예에 있어서, 제1 브랜치(140a)와 제2 브랜치(140b)는 제1 및 제2 기판(120, 130)에 수직하는 방향으로 소정 간격 이격되도록 형성될 수 있고, 제1 브랜치(140a)와 제2 브랜치(140b) 사이의 공간에는 몰딩부재(180)가 주입된다. 이때, 제1 및 제2 브랜치(140a, 140b)간의 이격거리는 제1 하부 단자패턴(125a)의 두께, 제1 상부 단자패턴(135a)의 두께, 제1 및 제2 기판(120, 130)간의 요구 간격 등에 따라 조절될 수 있다.
이와 같이, 본 발명에 따르면 제1 및 제2 브랜치(140a, 140b)를 소정간격 이격시켜 형성함으로써 제1 및 제2 브랜치(140a, 140b)가 연결되는 제1 하부 단자패턴(125a) 및 제1 상부 단자패턴(135a)의 두께를 감소시킬 수 있어 반도체 모듈(100)의 생산 단가를 절감할 수 있게 된다.
제1 연결 브랜치(140c)는 제1 브랜치(140a)의 일단과 제3 브랜치(140e)의 일단을 연결시키고, 제2 연결 브랜치(140d)는 제2 브랜치(140b)의 일단과 제3 브랜치(140e)의 일단을 연결시킨다. 일 실시예에 있어서, 제1 및 제2 연결 브랜치(140c, 140d)는 미리 정해진 기울기를 갖는 경사면으로 형성될 수 있다. 제1 및 제2 연결 브랜치(140c, 140d)를 경사면으로 형성함으로써 제1 브랜치(140a)와 제2 브랜치(140b) 사이에 주입되는 몰딩부재(180)의 양을 증가시킬 수 있어, 제1 및 제2 방열 기판(120A, 130A) 사이의 절연성을 증가시킬 수 있게 된다.
제3 브랜치(140e)의 일단은 제1 및 제2 연결 브랜치(140c, 140d)를 통해 제1 및 제2 브랜치(140a, 140b)에 각각 연결되고, 타단은 외부 부하에 전기적으로 연결된다.
제2 리드 프레임(150)은 일단이 반도체 모듈(100)에 연결되고, 타단은 반도체 모듈(100)이 외부로 노출되어 모터, 입력전원, 인버터 제어기 등 외부 부하에 전기적으로 연결될 수 있다.
제2 리드 프레임(150)은 제1 리드 프레임(140)과 동일하게 제1 브랜치(150a), 제2 브랜치(150b), 제1 연결 브랜치(150c), 제2 연결 브랜치(150d), 및 제3 브랜치(150e)로 구성된다. 제1 브랜치(150a)는 제2 하부 단자패턴(125b)에 제6 하부 접착부재(160f)를 통해 결합되고, 제2 브랜치(150b)는 제2 상부 단자패턴(135b)에 제6 상부 접착부재(170f)를 통해 결합된다. 일 실시예에 있어서, 제1 브랜치(150a)와 제2 브랜치(150b)는 제1 및 제2 기판(120, 130)에 수직하는 방향으로 소정 간격 이격되도록 형성될 수 있고, 제1 브랜치(150a)와 제2 브랜치(150b) 사이의 공간에는 몰딩부재(180)가 주입된다. 이때, 제1 및 제2 브랜치(150a, 150b)간의 이격거리는 제2 하부 단자패턴(125b)의 두께, 제2 상부 단자패턴(135b)의 두께, 제1 및 제2 기판(120, 130)간의 요구 간격 등에 따라 조절될 수 있다.
이와 같이, 본 발명에 따르면 제1 및 제2 브랜치(150a, 150b)를 소정간격 이격시켜 형성함으로써 제1 및 제2 브랜치(150a, 150b)가 연결되는 제2 하부 단자패턴(125b) 및 제1 상부 단자패턴(135b)의 두께를 감소시킬 수 있어 반도체 모듈(100)의 생산 단가를 절감할 수 있게 된다.
제1 연결 브랜치(150c)는 제1 브랜치(150a)의 일단과 제3 브랜치(150e)의 일단을 연결시키고, 제2 연결 브랜치(150d)는 제2 브랜치(150b)의 일단과 제3 브랜치(150e)의 일단을 연결시킨다. 일 실시예에 있어서, 제1 및 제2 연결 브랜치(150c, 150d)는 미리 정해진 기울기를 갖는 경사면으로 형성될 수 있다. 제1 및 제2 연결 브랜치(150c, 150d)를 경사면으로 형성함으로써 제1 브랜치(150a)와 제2 브랜치(150b) 사이에 주입되는 몰딩부재(180)의 양을 증가시킬 수 있어, 제1 및 제2 기판(120, 130) 사이의 절연성을 증가시킬 수 있게 된다.
제3 브랜치(150e)의 일단은 제1 및 제2 연결 브랜치(150c, 150d)를 통해 제1 및 제2 브랜치(150a, 150b)에 각각 연결되고, 타단은 외부 부하에 전기적으로 연결된다.
상술한 실시예에 있어서, 제1 리드 프레임(140)은 제1 브랜치(140a), 제2 브랜치(140b), 제1 연결 브랜치(140c), 제2 연결 브랜치(140d), 및 제3 브랜치(140e)가 하나의 몸체로 형성되고, 제2 리드 프레임(150)은 제1 브랜치(150a), 제2 브랜치(150b), 제1 연결 브랜치(150c), 제2 연결 브랜치(150d), 및 제3 브랜치(150e)가 하나의 몸체로 형성될 수 있다. 이러한 경우, 제1 및 제2 리드 프레임(140, 150)은 전체적으로 Y형상으로 형성될 수 있다.
제1 기판(120)과 제2 기판(130)사이의 공간에는 몰딩부재(180)가 주입된다. 일 실시예에 있어서, 몰딩부재(180)는 EMC(Epoxy Molding Compound)일 수 있다. 몰딩부재(180)는 제1 기판(120) 및 제2 기판(130) 사이의 절연거리는 물론, 각 반도체 다이들(110a~110d)간의 절연거리를 증가시킨다. 또한, 몰딩부재(180)는 반도체 다이들(110a~110d)을 산화물질들로부터 보호하며 반도체 다이들(110a~110d)을 고정시키는 기능을 수행할 수 있다.
특히, 제1 기판(120)과 제2 기판(130) 사이의 공간이 협소한 경우 몰딩부재(180)가 적절히 주입되지 못하거나 적절히 분포되지 못하고 일부 위치에 기포가 형성되는 문제가 발생할 수 있는데, 본 발명의 경우 두껍게 형성된 회로배선층(124, 134)이 기존의 스페이서를 대신할 수 있기 때문에, 제1 기판(120)과 제2 기판(130)이 일정 거리 이상 이격되어 있을 수 있다.
한편, 필요에 따라 제1 기판(120)에 형성된 회로패턴과 제2 기판(130)에 형성된 회로패턴이 직접 연결되어야 하는 경우가 있을 수 있다. 이를 위해, 본 발명에 따른 제1 회로배선층(124)은 하부 도전성 더미 패턴(128)을 추가로 포함하고, 제2 회로배선층(134)은 상부 도전성 더미 패턴(138)을 추가로 포함할 수 있다.
일 실시예에 있어서, 하부 도전성 더미 패턴(128) 및 상부 도전성 더미 패턴(138)은 제4 두께(T4)를 갖도록 형성될 수 있다. 이때, 제4 두께(T4)는 제1 내지 제3 두께(T3) 중 적어도 하나와 다른 값을 가질 수 있다. 예컨대, 제4 두께(T4)는 제1 내지 제3 두께(T3) 모두와 다른 값을 가질 수 있다.
하부 도전성 더미 패턴(128)과 상부 도전성 더미 패턴(138)은 제7 접착부재(190)를 통해 결합될 수 있고, 이때 제7 접착부재(190)는 도전성 물질로 형성될 수 있다.
도 1에서는 설명의 편의를 위해 반도체 모듈(100)이 4개의 반도체 다이(110a~110d)를 포함하는 것으로 설명하였지만, 이는 하나의 예일 뿐 반도체 다이의 개수는 반도체 모듈(100)이 사용되는 어플리케이션에 따라 반도체 모듈(100)의 종류 등에 따라 다양하게 가변될 수 있다. 예컨대, 도 3에 도시된 바와 같이, 반도체 모듈(300)은 1개의 반도체 다이(110a)만을 포함할 수 있다. 도 3에 도시된 반도체 모듈(300)의 구성은 도 1에 도시된 반도체 모듈(100)과 비교하여 반도체 다이의 개수가 1개라는 점을 제외하고 나머지 구성은 모두 동일하므로 구체적인 설명은 생략한다.
다른 예로, 도 4에 도시된 바와 같이, 반도체 모듈(400)은 서로 반대 방향으로 배치된 2개의 반도체 다이(110a, 110d)를 포함할 수 있다. 도 4에 도시된 반도체 모듈(400)의 구성은 도 1에 도시된 반도체 모듈(100)과 비교할 때, 도 1의 반도체 모듈(100)은 반대 방향으로 배치된 2쌍의 반도체 다이(110a 및 110d, 110b 및 110c)를 포함하지만, 도 4의 반도체 모듈(100)은 반대 방향으로 배치된 1쌍의 반도체 다이(110a, 110c)를 포함한다는 점을 제외하고 나머지 구성은 모두 동일하므로 구체적인 설명은 생략한다.
또 다른 예로, 도 5에 도시된 바와 같이, 반도체 모듈(500)은 서로 동일 방향으로 배치된 2개의 반도체 다이(110a, 110b)를 포함할 수 있다. 도 5에 도시된 반도체 모듈(500)의 구성은 도 1에 도시된 반도체 모듈(100)과 비교할 때, 도 1의 반도체 모듈(100)은 동일 방향으로 배치된 2쌍의 반도체 다이(110a 및 110b, 110c 및 110d)를 포함하지만, 도 5의 반도체 모듈(100)은 동일 방향으로 배치된 1쌍의 반도체 다이(110a, 110b)를 포함한다는 점을 제외하고 나머지 구성은 모두 동일하므로 구체적인 설명은 생략한다.
도 다른 예로, 반도체 모듈(100)은 6개의 반도체 다이를 포함할 수도 있을 것이다. 이러한 경우, 반도체 모듈(100)은 도 6에 도시된 바와 같은 전력장치를 구성할 수 있다. 도 6에 도시된 바와 같이, 전력장치(600)는 인버터(610) 및 모터(620)를 포함할 수 있다.
모터(620)는 전기자동차, 연료전지자동차 등에 동력을 제공한다. 모터(620)는 3상의 AC(Alternating Current) 전력을 공급받아 구동될 수 있다.
인버터(610)는 모터(620)로 AC 전력을 공급한다. 인버터(610)는 배터리 혹은 연료전지로부터 DC(Direct Current) 전력을 입력 받아 AC 전력으로 변환한 후, 변환된 AC 전력을 모터(620)로 출력할 수 있다. 도 6에 도시된 바와 같이, 인버터(610)는 6개의 반도체 다이(610a~610e)를 포함할 수 있고, 6개의 반도체 다이(610a~610f)를 포함하는 본 발명의 반도체 모듈이 전력장치(600)의 인버터(610) 기능을 수행할 수 있다.
이하, 도 7을 참조하여 본 발명에 따른 양면 방열 구조의 반도체 모듈 제조 방법에 대해 설명한다. 도 7a 내지 도 7d는 본 발명의 일 실시예에 따른 양면 방열 구조의 반도체 모듈 제조 방법을 도시한 개략적인 공정 단면도이다.
먼저, 도 7a에 도시된 바와 같이, 제1 기판(120)의 제1 면에 복수개의 하부 회로패턴들(124a~124d) 및 복수개의 하부 단자패턴들(125a, 125b)을 포함하는 제1 회로배선층(124)를 형성하고, 제1 기판(120)의 제2 면에 제1 방열층(126)을 형성한다. 이를 통해 제1 방열기판(120A)이 완성된다.
일 실시예에 있어서, 복수개의 하부 회로패턴들(124a~124d)는 제1 내지 제4 하부 회로패턴들(124a~124d)을 포함한다. 이때, 회로패턴들의 개수는 반도체 모듈(100)에 포함될 반도체 다이의 개수에 따라 결정될 수 있다. 또한, 복수개의 하부 단자패턴들(125a, 125b)은 제1 하부 단자패턴(125a) 및 제2 하부 단자패턴(125b)를 포함한다.
이러한 실시예에 따르는 경우, 하부 회로패턴들(124a~124d) 및 하부 단자패턴들(125a, 125b)은 서로 상이한 두께를 갖도록 형성될 수 있고, 하부 회로패턴들(124a~124d)은 반도체 다이들(110a~110d)의 두께 차이에 따라 위치별로 서로 다른 두께로 형성될 수 있다.
구체적으로, 도 7a에 도시된 바와 같이, 제1 및 제2 하부 회로패턴(124a, 124b)은 제1 두께(T1)를 갖도록 형성되고, 제3 및 제4 하부 회로패턴(124c, 124d)은 제1 두께(T1)와는 다른 제2 두께(T2)를 갖도록 형성될 수 있다. 또한, 제1 및 제2 하부 단자패턴(125a, 125b)은 제1 두께(T1) 및 제2 두께(T2)와는 다른 제3 두께(T3)를 갖도록 형성될 수 있다. 일 실시예에 있어서, 제1 두께(T1), 제2 두께(T2), 및 제3 두께(T3)는 제1 기판(120)과 제2 기판(130) 사이의 거리 및 반도체 모듈(100)에 포함될 반도체 다이들의 두께에 따라 가변될 수 있다. 제1 및 제2 하부 회로패턴(124a, 124b)의 제1 두께(T1)는 제3 및 제4 하부 회로패턴(124c, 124d)의 제2 두께(T2)보다 두꺼울 수 있고, 제1 및 제2 하부 단자패턴(125a, 125b)의 제3 두께(T3)는 제1 두께(T1)보다 얇고 제2 두께(T2)보다 두꺼울 수 있다.
제1 방열기판(120A)의 형성공정과 동일하게, 제2 기판(130)의 제1 면에 복수개의 상부 회로패턴들(134a~134d) 및 복수개의 상부 단자패턴들(135a, 135b)을 포함하는 제2 회로배선층(134)를 형성하고, 제2 기판(130)의 제2 면에 제2 방열층(136)을 형성한다. 이를 통해 제2 방열기판(130A)이 완성된다.
일 실시예에 있어서, 복수개의 상부 회로패턴들(134a~134d)는 제1 내지 제4 상부 회로패턴들(134a~134d)을 포함하고, 이때, 상부 회로패턴들(134a~134d)의 개수는 반도체 모듈(100)에 포함될 반도체 다이의 개수에 따라 결정될 수 있다. 또한, 복수개의 상부 단자패턴들(135a, 135b)은 제1 상부 단자패턴(135a) 및 제2 상부 단자패턴(135b)을 포함한다.
이러한 실시예에 따르는 경우, 상부 회로패턴들(134a~134d) 및 상부 단자패턴들(135a, 135b)은 서로 상이한 두께를 갖도록 형성될 수 있고, 상부 회로패턴들(134a~134d)은 반도체 다이들(110a~110d)의 두께 차이에 따라 위치별로 서로 다른 두께로 형성될 수 있다.
구체적으로, 도 7a에 도시된 바와 같이, 제1 및 제2 상부 회로패턴(134a, 134b)은 제2 두께(T2)를 갖도록 형성되고, 제3 및 제4 하부 회로패턴(134c, 134d)은 제1 두께(T1)를 갖도록 형성될 수 있다. 또한, 제1 및 제2 상부 단자패턴(135a, 135b)은 제3 두께(T3)를 갖도록 형성될 수 있다.
일 실시예에 있어서, 하프톤 마스크(Halftone Mask)를 이용한 식각공정을 통해 제1 기판(120) 상에 서로 다른 두께를 갖는 하부 회로패턴들(124a~124d) 및 하부 단자패턴들(125a, 125b)을 형성하고, 제2 기판(130) 상에 상부 회로패턴들(134a~134d) 및 상부 단자패턴들(135a, 135b)을 형성할 수 있다.
다른 예로, 프린팅 기법을 이용하여 제1 기판(120) 상에 서로 다른 두께를 갖는 하부 회로패턴들(124a~124d) 및 하부 단자패턴들(125a, 125b)을 형성하고, 제2 기판(130) 상에 상부 회로패턴들(134a~134d) 및 상부 단자패턴들(135a, 135b)을 형성할 수도 있다.
이때, 제2 기판(130)의 제1 면 상에서 제1 상부 회로패턴(134a)은 제1 하부 회로패턴(124a)과 대응되는 영역에 형성되고, 제2 상부 회로패턴(134b)은 제2 하부 회로패턴(124b)과 대응되는 영역에 형성되며, 제3 상부 회로패턴(134c)은 제3 하부 회로패턴(124c)과 대응되는 영역에 형성되고, 제4 상부 회로패턴(134d)은 제4 하부 회로패턴(124d)과 대응되는 영역에 형성된다. 또한, 제1 상부 단자패턴(135a)은 제2 기판(130)의 제1 면 상에서 제1 하부 단자패턴(125a)에 대응되는 영역에 형성되고, 제2 상부 단자패턴(135b)은 제2 하부 단자패턴(125b)에 대응되는 영역에 형성된다.
이와 같이, 본 발명에서는 제1 기판(120)과 제2 기판(130) 사이에 배치되었던 기존의 스페이서로 인한 문제를 해결하기 위해, 기존 스페이서를 제거하고 제1 기판(120)에 형성되는 하부 회로패턴들(124a~124d) 및 하부 단자패턴들(125a, 125b)의 두께와 제2 기판(130)에 형성되는 상부 회로패턴들(134a~134d) 및 상부 단자패턴들(135a, 135b)의 두께를 조절함으로써 평탄도 문제, 미스 얼라인 문제, 및 접착 불량 등의 문제를 해결할 수 있다.
상술한 실시예에 있어서, 제1 및 제2 방열기판(120A, 130A)은 DBC(Direct Bonded Copper), AMB(Active Brazing Metal), DPC(Direct Plating Copper) 등의 공법을 통해 형성될 수 있다. DBC(Direct Bonded Copper) 공법은 고온 산화 공정에 의해 세라믹 기판의 양면에 구리층을 형성하고, 질소 환경에서 온도를 조절하여 구리와 세라믹 기판에 사용된 산화물을 결합시키는 공법을 의미한다. AMB(Active Brazing Metal) 공법은 세라믹 기판과 금속층 사이에 중간재를 사용하여 브레이징(Brazing)하는 공법을 의미한다. DPC(Direct Plating Copper) 공법은 구리 도금을 세라믹 기판에 직접 증착하여 형성하는 공법을 의미한다.
한편, 필요에 따라 제1 기판(120)에 형성된 회로패턴과 제2 기판(130)에 형성된 회로패턴이 직접 연결되어야 하는 경우가 있을 수 있다. 이를 위해, 제1 기판(120)에는 하부 도전성 더미 패턴(128)이 추가로 형성되고, 제2 기판(130)에는 상부 도전성 더미 패턴(138)이 추가로 형성될 수 있다.
일 실시예에 있어서, 하부 도전성 더미 패턴(128) 및 상부 도전성 더미 패턴(138)은 제4 두께(T4)를 갖도록 형성될 수 있다. 이때, 제4 두께(T4)는 제1 내지 제3 두께(T3) 중 적어도 하나와 다른 값을 가질 수 있다. 예컨대, 제4 두께(T4)는 제1 내지 제3 두께(T3) 모두와 다른 값을 가질 수 있다.
이후, 도 7b에 도시된 바와 같이, 제1 내지 제4 하부 접착부재(160a~160d)를 이용하여 제1 하부 회로패턴들(124a~124d) 상에 제1 내지 제4 반도체 다이(110a~110d)를 결합시키고, 제5 및 제6 하부 접착부재(160e, 160f)를 이용하여 제1 하부 단자패턴(125a) 및 제2 하부 단자패턴(126b)을 제1 및 제2 리드 프레임(140, 150)에 각각 결합시킨다.
이후, 도 7c에 도시된 바와 같이, 제2 방열기판(130A)을 반전시켜 제1 방열기판(120A)과 제2 방열기판(130A)이 마주보도록 배치한 후, 제1 내지 제4 상부 접착부재(170a~170d)를 이용하여 제1 상부 회로패턴들(134a~134d)을 제1 내지 제4 반도체 다이(110a~110d)에 결합시키고, 제5 및 제6 상부 접착부재(170e, 170f)를 이용하여 제1 상부 단자패턴(135a) 및 제2 상부 단자패턴(136b)을 제1 및 제2 리드 프레임(140, 150)에 각각 결합시킨다.
이와 같이, 본 발명의 경우 별도의 스페이서 없이 반도체 다이(110a~110d)들과 하부 회로패턴들(124a~124d) 및 상부 회로패턴들(134a~134d)들이 접착부재들(160a~160d, 170a~170d)을 통해 직접 결합되기 때문에 기존의 스페이서와 접착부재 간의 CTE 미스매칭에 의해 발생되는 크랙(Crack) 문제를 미연에 방지할 수 있다. 또한, 반도체 다이와 스페이스서를 결합시키기 위한 접착부재가 요구되지 않기 때문에 반도체 모듈의 제조 공정이 단순화되고, 반도체 모듈의 구조가 단순화되며 반도체 모듈의 제조원가가 절감되어 생산성이 향상된다.
한편, 제1 기판(120)에 하부 도전성 더미 패턴(128)이 추가로 형성되고, 제2 기판(130)에 상부 도전성 더미 패턴(138)이 추가로 형성되는 경우, 하부 도전성 더미 패턴(128)과 상부 도전성 더미 패턴(138)은 제7 접착부재(190)를 통해 결합될 수 있고, 이때 제7 접착부재(190)는 도전성 물질로 형성될 수 있다.
상술한 실시예에 있어서, 제1 내지 제4 반도체 다이(110a~110d)는 솔더링 기법을 통해 제1 및 제2 기판(120, 130)에 결합될 수 있다. 구체적으로, 제1 내지 제4 반도체 다이(110a~110d)의 하측에 배치된 하측 접착부재(160a~160d)와 제1 내지 제4 반도체 다이(110a~110d)의 상측에 배치되는 상측 접착부재(170a~170d)에 열을 가함으로써 제1 내지 제4 반도체 다이(110a~110d)를 제1 및 제2 기판(120, 130)에 솔더링시킬 수 있다.
다른 예로, 제1 내지 제4 반도체 다이(110a~110d)는 마이크로 크기 또는 나노크기의 입자의 Ag 계열 물질로 구성된 하측 접착부재(160a~160d) 및 상측 접착부재(170a~170d)에 열과 압력 또는 열을 가하는 소결접합(Sintering)공정을 통해 제1 및 제2 기판(120, 130)에 결합될 수도 있다.
이후, 도 7d에 도시된 바와 같이, 제1 기판(120)과 제2 기판(130) 사이의 공간에 몰딩부재(180)를 주입한다. 일 실시예에 있어서, 몰딩부재(180)로 EMC(Epoxy Molding Compound)를 주입할 수 있다. 몰딩부재(180)는 제1 및 제2 기판(120, 130) 사이의 절연 거리를 증가시키고, 제1 내지 제4 반도체 다이(110a~110d)를 산화물질로부터 보호하며, 제1 내지 제4 반도체 다이(110~110d)를 고정시키는 기능을 수행할 수 있다.
본 발명이 속하는 기술분야의 당업자는 상술한 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다.
그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100: 양면 방열 구조의 반도체 모듈 110a~110d: 반도체 다이
120A: 제1 방열기판 130A: 제2 방열기판
120: 제1 기판 130: 제2 기판
140, 150: 리드 프레임 160a~160f: 하부 접착부재
170a~170f: 상부 접착부재 180: 몰딩부재

Claims (20)

  1. 제1 면에 제1 두께를 갖는 제1 하부 단자패턴 및 상기 제1 두께와 다른 제2 두께를 갖는 제1 하부 회로패턴이 형성된 제1 기판;
    상기 제1 기판의 상기 제1 면과 마주보도록 배치되고, 제1 면에서 상기 제1 하부 단자패턴과 대응되는 영역에 상기 제1 두께를 갖는 제1 상부 단자패턴이 형성되고 상기 제1 하부 회로패턴과 대응되는 영역에 상기 제1 두께와 다른 제3 두께를 갖는 제1 상부 회로패턴이 형성된 제2 기판;
    상기 제1 하부 회로패턴과 상기 제1 상부 회로패턴 사이에 배치되고, 제1 전극이 형성된 제1 면이 상기 제1 하부 회로패턴에 전기적으로 연결되고 제2 전극이 형성된 제2 면이 상기 제1 상부 회로패턴에 전기적으로 연결되는 제1 반도체 다이; 및
    상기 제1 하부 단자패턴과 상기 제1 상부 단자패턴 사이에 배치되는 리드 프레임을 포함하는 양면 방열 구조의 반도체 모듈.
  2. 제1항에 있어서,
    상기 리드 프레임은
    상기 제1 상부 단자패턴과 전기적으로 연결되는 제1 브랜치;
    상기 제1 하부 단자패턴과 전기적으로 연결되고, 상기 제1 브랜치로부터 상기 제1 기판 방향으로 소정간격 이격되어 배치된 제2 브랜치; 및
    일단은 상기 제1 브랜치의 일단과 상기 제2 브랜치의 일단에 연결되고, 타단은 상기 제1 및 제2 기판 외부로 연장되는 제3 브랜치를 포함하는 양면 방열 구조의 반도체 모듈.
  3. 제2항에 있어서,
    상기 리드 프레임은,
    제1 기울기를 갖는 경사면으로 형성되고, 일단은 상기 제1 브랜치에 연결되고 타단은 상기 제3 브랜치에 연결되는 제1 연결 브랜치; 및
    제2 기울기를 갖는 경사면으로 형성되고, 일단은 상기 제2 브랜치에 연결되고 타단은 상기 제3 브랜치에 연결되는 제2 연결 브랜치를 더 포함하는 양면 방열 구조의 반도체 모듈.
  4. 제1항에 있어서,
    상기 제1 기판에는 상기 제3 두께를 갖는 제2 하부 회로패턴이 추가로 형성되고,
    상기 제2 기판에는 상기 제2 하부 회로패턴과 대응되는 영역에 상기 제2 두께를 갖는 제2 상부 회로패턴이 추가로 형성되며,
    상기 반도체 모듈은 상기 제2 하부 회로패턴과 상기 제2 상부 회로패턴 사이에 배치되고, 상기 제1 전극이 형성된 제1 면이 상기 제2 상부 회로패턴에 연결되고 상기 제2 전극이 형성된 제2 면이 상기 제2 하부 회로패턴에 연결되는 제2 반도체 다이를 더 포함하는 양면 방열 기판을 포함하는 양면 방열 기판을 포함하는 양면 방열 구조의 반도체 모듈.
  5. 제4항에 있어서,
    상기 제1 반도체 다이는 제1 하부 도전성 접착부재를 통해 상기 제1 하부 회로패턴에 결합되고 제1 상부 도전성 접착부재를 통해 상기 제1 상부 회로패턴에 결합되며,
    상기 제2 반도체 다이는 제2 하부 도전성 접착부재를 통해 상기 제2 하부 회로패턴에 결합되고 제2 상부 도전성 접착부재를 통해 상기 제2 상부 회로패턴에 결합되며,
    상기 리드 프레임은 제3 하부 도전성 접착부재를 통해 상기 제1 하부 단자패턴에 결합되고, 제3 상부 도전성 접착부재를 통해 상기 제1 상부 단자패턴에 결합되는 양면 방열 구조의 반도체 모듈.
  6. 제1항에 있어서,
    상기 제1 기판에는 제4 두께를 갖는 하부 도전성 더미 패턴이 추가로 형성되고,
    상기 제2 기판에는 상기 하부 도전성 더미 패턴과 대응되는 영역에 상기 제4 두께를 갖는 상부 도전성 더미 패턴이 추가로 형성되며,
    상기 하부 도전성 더미 패턴과 상기 상부 도전성 더미 패턴은 제4 도전성 접착부재를 통해 서로 결합되는 양면 방열 구조의 반도체 모듈.
  7. 제1 면에 제1 두께를 갖는 제1 하부 회로패턴 및 상기 제1 두께와 다른 제2 두께를 갖는 제2 하부 회로패턴이 형성된 제1 기판;
    상기 제1 기판의 상기 제1 면과 마주보도록 배치되고, 제1 면에서 상기 제1 하부 회로패턴과 대응되는 영역에 상기 제2 두께를 갖는 제1 상부 회로패턴이 형성되며 상기 제2 하부 회로패턴과 대응되는 영역에 상기 제1 두께를 갖는 제2 상부 회로패턴이 형성된 제2 기판;
    상기 제1 하부 회로패턴과 상기 제1 상부 회로패턴 사이에 배치되고, 제1 전극이 형성된 제1 면이 상기 제1 하부 회로패턴에 전기적으로 연결되고 제2 전극이 형성된 제2 면이 상기 제1 상부 회로패턴에 전기적으로 연결되는 제1 반도체 다이; 및
    상기 제2 하부 회로패턴과 상기 제2 상부 회로패턴 사이에 배치되고, 상기 제1 전극이 형성된 제1 면이 상기 제2 상부 회로패턴에 전기적으로 연결되고 상기 제2 전극이 형성된 제2 면이 상기 제2 하부 회로패턴에 전기적으로 연결되는 제2 반도체 다이를 포함하는 양면 방열 구조의 반도체 모듈.
  8. 제7항에 있어서,
    상기 제1 반도체 다이는 제1 하부 도전성 접착부재를 통해 상기 제1 하부 회로패턴에 결합되고 제1 상부 도전성 접착부재를 통해 상기 제1 상부 회로패턴에 결합되며,
    상기 제2 반도체 다이는 제2 하부 도전성 접착부재를 통해 상기 제2 하부 회로패턴에 결합되고 제2 상부 도전성 접착부재를 통해 상기 제2 상부 회로패턴에 결합되는 양면 방열 구조의 반도체 모듈.
  9. 제4항 또는 제7항에 있어서,
    상기 제1 전극은 게이트 전극 및 상기 게이트 전극과 전기적으로 분리된 소스전극을 포함하고,
    상기 제2 전극은 드레인 전극을 포함하며,
    상기 제1 반도체 다이의 드레인 전극과 상기 제2 반도체 다이의 소스전극은 전기적으로 연결되는 양면 방열 구조의 반도체 모듈.
  10. 제4항 또는 제7항에 있어서,
    상기 반도체 모듈은 상기 제1 반도체 다이 및 상기 제2 반도체 다이를 복수개 포함하고,
    상기 제1 기판에는 제1 반도체 다이 별로 상기 제1 하부 회로패턴과 제2 반도체 다이 별로 상기 제2 하부 회로패턴이 형성되어 있고,
    상기 제2 기판에는 제1 반도체 다이 별로 상기 제2 상부 회로패턴과 제2 반도체 다이 별로 상기 제2 상부 회로패턴이 형성되어 있는 양면 방열 구조의 반도체 모듈.
  11. 제1항 또는 제7항에 있어서,
    상기 제1 기판과 상기 제2 기판에 주입되어있는 몰딩부재를 더 포함하는 양면 방열 구조의 반도체 모듈.
  12. 제1항 또는 제7항에 있어서,
    상기 제1 기판 및 상기 제2 기판은 절연물질로 형성되고,
    상기 제1 기판 및 상기 제2 기판의 제2 면에는 방열층이 추가로 형성되는 양면 방열 구조의 반도체 모듈.
  13. 제4항 또는 제7항에 있어서,
    상기 제1 및 제2 하부 회로패턴과 상기 제1 및 제2 상부 회로패턴은 구리(Copper)로 형성되는 양면 방열 구조의 반도체 모듈.
  14. 제3항 또는 제5항에 있어서
    상기 제1 및 제2 반도체 다이는 전력 반도체 소자를 포함하는 양면 방열 구조의 반도체 모듈.
  15. 제1 기판의 제1 면에 제1 두께를 갖는 제1 하부 회로패턴 및 제2 두께를 갖는 제2 하부 회로패턴을 형성하고, 제2 기판의 제1 면에서 상기 제1 하부 회로패턴과 대응되는 영역에 상기 제2 두께를 갖는 제1 상부 회로패턴을 형성하고 상기 제2 하부 회로패턴과 대응되는 영역에 상기 제1 두께를 갖는 제2 상부 회로패턴을 형성하는 단계;
    상기 제1 및 제2 기판의 제2 면에 방열층을 형성하는 단계; 및
    상기 제1 및 제2 기판의 상기 제1 면이 서로 마주보도록 배치하고, 제1 하부 도전성 접착부재 및 제1 상부 도전성 접착부재를 이용하여 제1 반도체 다이를 상기 제1 하부 회로패턴 및 상기 제1 상부 회로패턴에 결합시키고, 제2 하부 도전성 접착부재 및 제2 상부 도전성 접착부재를 이용하여 제2 반도체 다이를 상기 제2 하부 회로패턴 및 상기 제2 상부 회로패턴에 결합시키는 단계를 포함하는 양면 방열 구조의 반도체 모듈 제조 방법.
  16. 제15항에 있어서,
    상기 제2 상부 회로패턴을 형성하는 단계에서, 상기 제1 기판의 제1 면에 제1 두께 및 제2 두께와는 다른 제3 두께를 갖는 제1 하부 단자패턴을 추가로 형성하고, 상기 제2 기판의 제1 면에서 상기 제1 하부 단자패턴과 대응되는 영역에 상기 제3 두께를 갖는 제1 상부 단자패턴을 추가로 형성하며,
    상기 결합시키는 단계에서, 제3 하부 도전성 접착부재 및 제3 상부 도전성 접착부재를 이용하여 리드 프레임의 일단을 상기 제1 하부 단자패턴 및 상기 제1 상부 단자패턴에 결합시키는 양면 방열 구조의 반도체 모듈 제조 방법.
  17. 제15항에 있어서,
    상기 제2 상부 회로패턴을 형성하는 단계에서, 상기 제1 기판의 제1 면에 상기 제1 및 제2 두께와는 다른 제4 두께를 갖는 하부 도전성 더미패턴을 추가로 형성하고, 상기 제2 기판의 제1 면에서 상기 하부 도전성 더미패턴과 대응되는 영역에 상기 제4 두께를 갖는 상부 도전성 더미패턴을 추가로 형성하며,
    상기 결합시키는 단계에서, 제4 도전성 접착부재를 이용하여 상기 하부 도전성 더미패턴과 상기 상부 도전성 더미패턴을 서로 결합시키는 양면 방열 구조의 반도체 모듈 제조 방법.
  18. 제15항에 있어서,
    상기 제2 상부 회로패턴을 형성하는 단계,
    상기 제1 기판의 제1 면에 도전층을 형성하는 단계; 및
    상기 도전층을 하프톤 마스크(Halftone Mask)를 이용하여 상기 도전층을 선택적으로 식각하여 상기 제1 두께를 갖는 제1 하부 회로패턴 및 상기 제2 두께를 갖는 제2 하부회로패턴을 형성하는 단계를 포함하는 양면 방열 구조의 반도체 모듈 제조 방법.
  19. 제15항에 있어서,
    상기 제2 상부 회로패턴을 형성하는 단계,
    상기 제2 기판의 제1 면에 도전층을 형성하는 단계; 및
    상기 도전층을 하프톤 마스크를 이용하여 상기 도전층을 선택적으로 식각하여 상기 제2 두께를 갖는 제1 상부 회로패턴 및 상기 제1 두께를 갖는 제2 상부 회로패턴을 형성하는 단계를 포함하는 양면 방열 구조의 반도체 모듈 제조 방법.
  20. 제15항에 있어서,
    상기 제1 및 제2 하부 회로패턴과 상기 제1 및 제2 상부 회로패턴은 구리(Copper)로 형성되는 양면 방열 구조의 반도체 모듈 제조 방법.
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