JP2024025754A - 半導体モジュールおよびその製造方法 - Google Patents

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semiconductor
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デオク ス キム
Deog Soo Kim
タエ リョン キム
Tae Ryong Kim
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LX Semicon Co Ltd
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Abstract

【課題】スペーサーを使用することなく第１および第２基板間の間隔を確保できる半導体モジュールを提供する。【解決手段】半導体モジュール１００は、互いに異なる厚さの複数個のパターンを有する第１基板１２０、少なくとも一つ以上のパターン上に配置される第１半導体デバイス１１０ａ、互いに異なる厚さの複数個のパターンを有し、複数個のパターンのうち一つ以上が第１半導体デバイス１１０ａ上に配置される第２基板１３０、第１基板２０および第２基板１３０の間にそれぞれ配置され、第１上部端子パターン１３５ａおよび第１下部端子パターン１２５ａを含む第１端子パターン及び第２上部端子パターン１３５ｂおよび第２下部端子パターン１３５ｂを含む。【選択図】図１

Description

本発明は半導体モジュールに関する。
最近多様な分野において半導体の需要が増加するにつれて、半導体の主な機能以外に、特定条件での半導体の機能向上のために多様な研究および開発が進められている。
一般に、半導体モジュールは一つのパッケージ内に半導体素子を少なくとも一つ含むことができる。特に、高い内圧と高電流による発熱量の増加により物性が変わり得る半導体素子を含む半導体モジュールの場合、放熱のために放熱手段を含むことができる。放熱手段を含む半導体モジュールは単面放熱構造の半導体モジュールと両面放熱構造の半導体モジュールに区分され得る。
特に、両面放熱構造の半導体モジュールは半導体素子それぞれの上部および下部のいずれにも熱を放出できるため、放熱の効果面で有利であると知られている。
このような両面放熱構造の半導体モジュールは、半導体素子と両面放熱基板間の厚さの偏差の補償、モールディング物質の注入のための空間の形成、および半導体素子と放熱基板間の電気的連結のために半導体素子ごとに個別的にスペーサを使う。
しかし、スペーサを使うことになる場合、半導体素子とスペーサ間の接着時にミスアライメントの問題が発生し得、各スペーサの高さの偏差によってスペーサと両面放熱基板間の接着不良問題が発生し得るだけでなく、半導体素子とスペーサ間の接着およびスペーサと両面放熱基板間の接着工程が要求されるため歩留まりが低下する問題点がある。
本発明は前述した問題点を解決するためのもので、スペーサを使用することなく第１および第２基板間の間隔を確保できる両面放熱基板を含む半導体モジュールおよびその製造方法を提供することを技術的特徴とする。
また、本発明は平坦度が向上した半導体モジュールおよびその製造方法を提供することを他の技術的特徴とする。
前述した目的を達成するための本発明の一側面に係る半導体モジュールは、二つ以上の互いに異なる厚さを有する複数個のパターンを有する第１基板；少なくとも一つ以上のパターン上に配置される第１半導体デバイス；二つ以上の互いに異なる厚さを有する複数個のパターンを有する第２基板であって、前記第２基板の複数個のパターンのうち一つ以上は前記第１半導体デバイス上に配置される、第２基板；前記第１基板および前記第２基板の間にそれぞれ配置される第１端子パターンおよび第２端子パターンであって、前記第１端子パターンは第１上部端子パターンおよび第１下部端子パターンを含み、前記第２端子パターンは第２上部端子パターンおよび第２下部端子パターンを含む、第１端子パターンおよび第２端子パターン；前記第１および第２端子パターンのうち少なくとも一つに連結される導電性フレームを含む。
前述した目的を達成するための本発明の他の側面に係る半導体モジュールは、第１下部厚さを有する第１下部回路パターンおよび前記第１下部厚さと異なる第２下部厚さを有する第２下部回路パターンが第１面に形成された第１基板；前記第１基板の前記第１面と対向するように配置され、第１面で前記第１下部回路パターンと対応する領域に第１上部厚さを有する第１上部回路パターンが形成され、前記第１面で前記第２下部回路パターンと対応する領域に第２上部厚さを有する第２上部回路パターンが形成された第２基板；前記第１下部回路パターンと前記第１上部回路パターンの間に配置され、第１電極が形成された第１面が前記第１下部回路パターンに電気的に連結され、第２電極が形成された第２面が前記第１上部回路パターンに電気的に連結される第１半導体デバイス；および前記第２下部回路パターンと前記第２上部回路パターンの間に配置され、前記第１電極が形成された第１面が前記第２上部回路パターンに電気的に連結され、前記第２電極が形成された第２面が前記第２下部回路パターンに電気的に連結される第２半導体デバイスを含む。
前述した目的を達成するための本発明のさらに他の側面に係る半導体モジュール製造方法は、第１基板および第２基板を準備する段階であって、前記第１基板は第１導電層が形成された第１面と第１放熱層が形成された第２面を含み、前記第２基板は第２導電層が形成された第１面と第２放熱層が形成された第２面を含む、段階；
前記第１導電層を選択的にエッチングして、前記第１基板の第１面に第１下部厚さを有する第１下部回路パターンおよび第２下部厚さを有する第２下部回路パターンを形成する段階、前記第２導電層を選択的にエッチングして、前記第２基板の第１面で前記第１下部回路パターンと対応する領域に第１上部厚さを有する第１上部回路パターンを形成し、前記第２下部回路パターンと対応する領域に第２上部厚さを有する第２上部回路パターンを形成する段階；前記第１および第２基板それぞれの第２面に放熱層を形成する段階；前記第１および第２基板の前記第１面が互いに対向するように配置する段階、第１下部導電性接着部材および第１上部導電性接着部材を利用して第１半導体デバイスを前記第１下部回路パターンおよび前記第１上部回路パターンに結合させる段階；および第２下部導電性接着部材および第２上部導電性接着部材を利用して第２半導体デバイスを前記第２下部回路パターンおよび前記第２上部回路パターンに結合させる段階を含む。
本発明によると、第１基板と第２基板に形成される回路パターンの厚さを増加させることによって既存のスペーサを代替できるので、スペーサを接着させるための追加工程が要求されないため半導体モジュールの製造工程が単純化され、半導体モジュールの構造も単純化され、これによって原価が減少して生産性が向上するという効果がある。
また、本発明によると、第１および第２基板の間の要求間隔や第１および第２基板の間に介在される半導体デバイスの厚さにより各半導体デバイスが結合される回路パターンの厚さを互いに異ならせて第１および第２基板に直接形成することによって、第１および第２基板間の間隔を確保するとともに半導体モジュールの平坦度を向上させることができるという効果がある。
また、本発明によると、スペーサが要求されないためスペーサの接着のための高価な接着部材が要求されず、このため原価の節減が最大化されるという効果がある。
また、スペーサが除去されるためスペーサと接着部材間の熱膨張係数の差によるクラックの発生を未然に防止することができ、これによって半導体モジュールの信頼性が向上するという効果がある。
本発明の一実施例に係る両面放熱構造の半導体モジュールを概略的に示す図面である。 本発明の一実施例に係る半導体デバイスの構成を概略的に示す図面である。 本発明の他の実施例に係る両面放熱構造の半導体モジュールを概略的に示す図面である。 本発明の他の実施例に係る両面放熱構造の半導体モジュールを概略的に示す図面である。 本発明の他の実施例に係る両面放熱構造の半導体モジュールを概略的に示す図面である。 本発明の一例に係る半導体モジュールを利用して構成された電力装置の回路図である。 本発明の一実施例に係る両面放熱構造の半導体モジュール製造方法を図示した概略的な工程断面図である。 本発明の一実施例に係る両面放熱構造の半導体モジュール製造方法を図示した概略的な工程断面図である。 本発明の一実施例に係る両面放熱構造の半導体モジュール製造方法を図示した概略的な工程断面図である。 本発明の一実施例に係る両面放熱構造の半導体モジュール製造方法を図示した概略的な工程断面図である。
明細書全体に亘って同一の参照番号は実質的に同一の構成要素を意味する。以下の説明で、本発明の核心構成と関連がない場合、および本発明の技術分野に公知になっている構成と機能に対する詳細な説明は省略され得る。本明細書で叙述される用語の意味は次のように理解されるべきである。
本発明の利点および特徴、そしてそれらを達成する方法は、添付される図面と共に詳細に後述されている実施例を参照すると明確になるだろう。しかし、本発明は以下で開示される実施例に限定されるものではなく互いに異なる多様な形態で具現され得、ただし本実施例は本発明の開示を完全なものとし、本発明が属する技術分野で通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものであって、本発明は請求項の範疇によって定義されるのみである。
本発明の実施例を説明するための図面に開示された形状、大きさ、比率、角度、個数等は例示的なものであるので、本発明は図示された事項に限定されるものではない。明細書全体に亘って同一参照符号は同一構成要素を指し示す。また、本発明の説明において、関連した公知技術に対する具体的な説明が本発明の要旨を不要に曖昧にさせ得る恐れがあると判断される場合、その詳細な説明は省略する。
本明細書で言及された「含む」、「有する」、「からなる」などが使われる場合、「～のみ」が使われない以上他の部分が追加され得る。構成要素を単数で表現した場合に特に明示的な記載事項がない限り複数を含む場合を含む。
構成要素の解釈において、別途の明示的記載がなくても誤差範囲を含むと解釈する。
位置関係に対する説明の場合、例えば、「～上に」、「～上部に」、「～下部に」、「～そばに」などで両部分の位置関係が説明される場合、「すぐに」または「直接」が使われない以上両部分の間に一つ以上の他の部分が位置してもよい。
時間関係に対する説明の場合、例えば、「～後に」、「～に引き続き」、「～次に」、「～前に」などで時間的前後関係が説明される場合、「すぐに」または「直接」が使われない以上連続的ではない場合も含むことができる。
第１、第２等が多様な構成要素を叙述するために使われるが、これら構成要素はこれら用語によって制限されない。これら用語は単に一つの構成要素を他の構成要素と区別するために使うものである。したがって、以下で言及される第１構成要素は本発明の技術的思想内で第２構成要素であってもよい。
「少なくとも一つ」の用語は一つ以上の関連項目から提示可能なすべての組み合わせを含むものと理解されるべきである。例えば、「第１項目、第２項目および第３項目のうち少なくとも一つ」の意味は、第１項目、第２項目または第３項目のそれぞれだけでなく、第１項目、第２項目および第３項目のうち２個以上から提示され得るすべての項目の組み合わせを意味し得る。
本発明の多様な実施例のそれぞれの特徴が部分的にまたは全体的に互いに結合または組み合わせ可能であり、技術的に多様な連動および駆動が可能であり、各実施例が互いに対して独立的に実施可能であってもよく、関連関係で共に実施してもよい。
以下、添付された図面を参照して本明細書の実施例を詳細に説明することにする。
図１は、本発明の一実施例に係る両面放熱構造の半導体モジュールを概略的に示す図面である。図１に図示された通り、本発明の一実施例に係る両面放熱構造の半導体モジュール１００は、少なくとも一つの半導体デバイス１１０ａ～１１０ｄ、第１放熱基板１２０Ａ、第２放熱基板１３０Ａ、およびリードフレーム１４０、１５０を含む。
半導体デバイス１１０ａ～１１０ｄはウェハレベルの工程を通じて製造された半導体素子を意味する。一実施例において半導体デバイス１１０ａ～１１０ｄに含まれる半導体素子は電力半導体である素子であり得る。電力半導体素子はバッテリーなどの電源供給部から供給される電源をスイッチング動作を通じてモータを駆動するための電源に変換して供給する動作を遂行できる。
一例として、半導体デバイス１１０ａ～１１０ｄはＧＴＯ（Ｇａｔｅ Ｔｕｒｎ－Ｏｆｆｔｈｙｒｉｓｔｏｒ）、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）、またはＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）のような電力半導体素子を含んだり、ダイオードのような半導体素子を含むことができる。
以下、本発明に係る半導体デバイス１１０ａ～１１０ｄの構成を図２を参照してより具体的に説明する。
図２は、本発明の一実施例に係る半導体デバイスの構成を概略的に示す図面である。図２に図示された通り、本発明の一実施例に係る半導体デバイス１１０ａ～１１０ｄは第１電極２１０、半導体層２２０、および第２電極２３０を含む。
第１電極２１０は半導体層２２０上に配置される。一実施例において、半導体デバイス１１０ａ～１１０ｄがＭＯＳＦＥＴのような電力半導体素子を含む場合、第１電極２１０はゲート電極２１２およびソース電極２１４を含むことができる。この時、ゲート電極２１２およびソース電極２１４は互いに電気的に隔離されるように形成される。他の例として、半導体デバイス１１０ａ～１１０ｄがＩＧＢＴのような電力半導体素子を含む場合、第１電極２１０はゲート電極２１２およびエミッタ電極２１４を含むことができる。この時、ゲート電極２１２およびエミッタ電極２１４は互いに電気的に隔離されるように形成される。
第２電極２３０は半導体層２２０の下部に配置される。一実施例において、半導体デバイス１１０ａ～１１０ｄがＭＯＳＦＥＴのような電力半導体素子を含む場合、第２電極２３０はドレイン電極を含むことができる。他の例として、半導体デバイス１１０ａ～１１０ｄがＩＧＢＴのような電力半導体素子を含む場合、第２電極２３０はコレクタ電極を含むことができる。
前述した実施例において、第１電極２１０はＡｌ系列の金属で構成され得、第２電極２３０はＴｉ層、Ｎｉ層、Ａｇ層を含むＴｉ／Ｎｉ／Ａｇ金属やＮｉＶ／Ａｇ、Ｖ（ｖａｎａｄｉｕｍ）／Ｎｉ／Ａｇなどで構成され得、半導体層２２０はＳｉＣ（Ｓｉｌｉｃｏｎ Ｃａｒｂｉｄｅ）で構成され得る。
一実施例において、各半導体デバイス１１０ａ～１１０ｄはすべて同じ種類の半導体素子を含むことができる。例えば、第１～第４半導体デバイス１１０ａ～１１０ｄはすべてトランジスタを含むことができる。他の例として、半導体デバイス１１０ａ～１１０ｄのうち一部は異なる種類の半導体素子で具現され得る。例えば、第１および第４半導体デバイス１１０ａ、１１０ｄはトランジスタを含み、第２および第３半導体デバイス１１０ｂ、１１０ｃはダイオードを含むことができる。
以下では、説明の便宜のために第１～第４半導体デバイス１１０ａ～１１０ｄがすべて同じ種類の半導体素子を含むものと仮定して説明することにする。
図１に図示された通り、第１～第４半導体デバイス１１０ａ～１１０ｄは第１および第２基板１２０、１３０の間に配置される。この時、第１および第２半導体デバイス１１０ａ、１１０ｂは第１電極２１０が下側を向き、第２電極２３０が上側を向くように配置され得る。また、第３および第４半導体デバイス１１０ｃ、１１０ｄは第１電極２１０が上側を向き、第２電極２３０が下側を向くように配置され得る。
これは、第１半導体デバイス１１０ａの第２電極２３０と第４半導体デバイス１１０ｄの第１電極２１０を電気的に連結させて第１および第４半導体デバイス１１０ａ、１１０ｄが互いに直列連結されるようにし、第２半導体デバイス１１０ｂの第２電極２３０と第３半導体デバイス１１０ｃの第１電極２１０を電気的に連結させて第２および第３半導体デバイス１１０ｂ、１１０ｃが互いに直列連結されるようにするためである。
この時、第１および第２半導体デバイス１１０ａ、１１０ｂの第１電極２１０を互いに電気的に連結し、第１および第２半導体デバイス１１０ａ、１１０ｂの第２電極２１０を互いに電気的に連結することによって、第１および第２半導体デバイス１１０ａ、１１０ｂが互いに並列連結されるようにすることができる。また、第３および第４半導体デバイス１１０ｃ、１１０ｄの第１電極２１０を互いに電気的に連結し、第３および第４半導体デバイス１１０ｃ、１１０ｄの第２電極２３０を互いに電気的に連結することによって、第３および第４半導体デバイス１１０ｃ、１１０ｄが互いに並列連結されるようにすることができる。
他の実施例において、第１～第４半導体デバイス１１０ａ～１１０ｄはすべて同じ電極が同じ方向を向くように第１および第２基板１２０、１３０の間に配置されてもよい。例えば、第１～第４半導体デバイス１１０ａ～１１０ｄの第１電極２１０がすべて上側を向き、第１～第４半導体デバイス１１０ａ～１１０ｄの第２電極２３０がすべて下側を向くように配置され得る。他の例として、第１～第４半導体デバイス１１０ａ～１１０ｄの第１電極２１０がすべて下側を向き、第１～第４半導体デバイス１１０ａ～１１０ｄの第２電極２３０がすべて上側を向くように配置され得る。
以下では、説明の便宜のために第１および第２半導体デバイス１１０ａ、１１０ｂは第１電極２１０が下側を向き、第２電極２３０が上側を向くように配置され、第３および第４半導体デバイス１１０ｃ、１１０ｄは第１電極２１０が上側を向き、第２電極２３０が下側を向くように配置されることで説明する。
第１放熱基板１２０Ａは半導体デバイス１１０ａ～１１０ｄの下側に配置されて半導体デバイス１１０ａ～１１０ｄで発生する熱を第１放熱基板１２０Ａの外側に放出する。一実施例において、第１放熱基板１２０Ａは絶縁物質からなる第１基板１２０を含むことができる。第２放熱基板１３０Ａは半導体デバイス１１０ａ～１１０ｄの上側に配置されて半導体デバイス１１０ａ～１１０ｄで発生する熱を第２放熱基板１３０Ａの外側に放出する。一実施例において、第２放熱基板１３０Ａは絶縁物質からなる第２基板１３０を含むことができる。第１基板１２０および第２基板１３０は熱伝導性が優秀で電気絶縁性が優秀な物質で形成され得る。一実施例において、第１基板１２０および第２基板１３０はＡｌ２Ｏ３、ＡｌＮ、ＺＴＡ、Ｓｉ３Ｎ４等のセラミック材質で形成され得る。
第１基板１２０の一面、例えば第１基板１２０の上面には第１回路配線層１２４が形成され、第１基板１２０の反対面、例えば第１基板１２０の下面には第１放熱層１２６が形成される。
第１回路配線層１２４は複数個の下部回路パターン１２４ａ～１２４ｄおよび複数個の下部端子パターン１２５ａ、１２５ｂを含み、半導体デバイス１１０ａ～１１０ｄの電極またはリードフレーム１４０、１５０と電気的に連結される。第１回路配線層１２４に含まれる下部回路パターン１２４ａ～１２４ｄおよび下部端子パターン１２５ａ、１２５ｂは互いに異なる厚さを有するように形成され得る。一実施例において、下部回路パターン１２４ａ～１２４ｄは半導体デバイス１１０ａ～１１０ｄの厚さの差により位置別に互いに異なる厚さで形成され得る。
具体的には、図１に図示された通り、複数個の下部回路パターン１２４ａ～１２４ｄは第１下部回路パターン１２４ａ、第２下部回路パターン１２４ｂ、第３下部回路パターン１２４ｃ、および第４下部回路パターン１２４ｄを含み、下部端子パターン１２５ａ、１２５ｂは第１下部端子パターン１２５ａおよび第２下部端子パターン１２５ｂを含む。
第１下部回路パターン１２４ａは第１半導体デバイス１１０ａの第１電極２１０に連結され、第２下部回路パターン１２４ｂは第２半導体デバイス１１０ｂの第１電極２１０に連結される。第１および第２下部回路パターン１２４ａ、１２４ｂは第１下部厚さＬＴ１を有するように形成される。第３下部回路パターン１２４ｃは第３半導体デバイス１１０ｃの第２電極２３０に連結され、第４下部回路パターン１２４ｄは第４半導体デバイス１１０ｄの第２電極２３０に連結される。第３および第４下部回路パターン１２４ｃ、１２４ｄは第１下部厚さＬＴ１とは異なる第２下部厚さＬＴ２を有するように形成され得る。
第１下部端子パターン１２５ａはリードフレーム１４０、１５０のうち第１リードフレーム１４０に連結され、第２下部端子パターン１２５ｂは第２リードフレーム１５０に連結される。第１および第２下部端子パターン１２５ａ、１２５ｂは第１下部厚さＬＴ１および第２下部厚さＬＴ２とは異なる第３下部厚さＬＴ３を有するように形成され得る。
一実施例において、第１下部厚さＬＴ１、第２下部厚さＬＴ２、および第３下部厚さＬＴ３は第１基板１２０と第２基板１３０の間の距離および第１～第４半導体デバイス１１０ａ～１１０ｄの厚さにより変更され得る。第１および第２下部回路パターン１２４ａ、１２４ｂの第１下部厚さＬＴ１は第３および第４下部回路パターン１２４ｃ、１２４ｄの第２下部厚さＬＴ２より厚くてもよく、第１および第２下部端子パターン１２５ａ、１２５ｂの第３下部厚さＬＴ３は第１下部厚さＬＴ１より薄く、第２下部厚さＬＴ２より厚くてもよい。
このように、本発明では第１基板１２０と第２基板１３０の間に配置された既存のスペーサによる問題を解決するために、既存のスペーサを除去し第１基板１２０に形成される下部回路パターン１２４ａ～１２４ｄおよび下部端子パターン１２５ａ、１２５ｂの厚さを調節することによって、平坦度の問題、ミスアライメントの問題、および接着不良などの問題を解決することができる。
一実施例において、第１下部回路パターン１２４ａは第１下部接着部材１６０ａを通じて第１半導体デバイス１１０ａの第１電極２１０に結合され、第２下部回路パターン１２４ｂは第２下部接着部材１６０ｂを通じて第２半導体デバイス１１０ｂの第１電極２１０に結合される。また、第３下部回路パターン１２４ｃは第３下部接着部材１６０ｃを通じて第３半導体デバイス１１０ｃの第２電極２３０に連結され、第４回路パターン１２４ｄは第４下部接着部材１６０ｄを通じて第４半導体デバイス１１０ｄの第２電極２３０に結合される。また、第１下部端子パターン１２５ａは第５下部接着部材１６０ｅを通じて第１リードフレーム１４０に結合され、第２下部端子パターン１２５ｂは第６下部接着部材１６０ｆを通じて第２リードフレーム１５０に結合される。
このように、本発明の場合、別途のスペーサなしに半導体デバイス１１０ａ～１１０ｄと第１下部回路パターン１２４ａ～１２４ｄが下部接着部材１６０ａ～１６０ｄを通じて直接結合されるため、既存のスペーサと接着部材間の熱膨張係数（Ｃｏｅｆｆｉｃｉｅｎｔ ｏｆ Ｔｈｅｒｍａｌ Ｅｘｐａｎｓｉｏｎ：ＣＴＥ）ミスマッチングによって発生するクラック（Ｃｒａｃｋ）問題を未然に防止することができる。また、半導体デバイスとスペーサを接着させるための接着部材が要求されないため半導体モジュールの製造工程が単純化され、半導体モジュールの構造が単純化され、半導体モジュールの製造原価が節減されて生産性が向上する。
第１基板１２０の下面には第１放熱層１２６が形成され得る。第１放熱層１２６は一面が第１基板１２０に接し、他面に熱を発散させることができる。第１放熱層１２６の他面には冷却媒体を含む放熱手段が配置され得る。
前述した実施例において、第１回路配線層１２４と第１放熱層１２６は銅（Ｃｏｐｐｅｒ）系列の金属で形成され得る。
第２基板１３０の一面、例えば図１を基準として第２基板１３０の下面には第２回路配線層１３４が形成され、第２基板１３０の反対面、例えば図１を基準として第２基板１３０の上面には第２放熱層１３６が形成される。
第２回路配線層１３４は複数個の上部回路パターン１３４ａ～１３４ｄおよび複数個の上部端子パターン１３５ａ、１３５ｂを含み、半導体デバイス１１０ａ～１１０ｄの電極またはリードフレーム１４０、１５０と電気的に連結される。第２回路配線層１３４に含まれる上部回路パターン１３４ａ～１３４ｄおよび上部端子パターン１３５ａ、１３５ｂは互いに異なる厚さを有するように形成され得る。一実施例において、上部回路パターン１３４ａ～１３４ｄは半導体デバイス１１０ａ～１１０ｄの厚さの差により位置別に互いに異なる厚さで形成され得る。
具体的には、図１に図示された通り、複数個の上部回路パターン１３４ａ～１３４ｄは第１上部回路パターン１３４ａ、第２上部回路パターン１３４ｂ、第３上部回路パターン１３４ｃ、および第４上部回路パターン１３４ｄを含み、上部端子パターン１３５ａ、１３５ｂは第１上部端子パターン１３５ａおよび第２上部端子パターン１３５ｂを含む。
この時、第２基板１３０の第１面上で第１上部回路パターン１３４ａは第１下部回路パターン１２４ａと対応する領域に形成され、第２上部回路パターン１３４ｂは第２下部回路パターン１２４ｂと対応する領域に形成され、第３上部回路パターン１３４ｃは第３下部回路パターン１２４ｃと対応する領域に形成され、第４上部回路パターン１３４ｄは第４下部回路パターン１２４ｄと対応する領域に形成される。また、第１上部端子パターン１３５ａは第２基板１３０の第１面上で第１下部端子パターン１２５ａに対応する領域に形成され、第２上部端子パターン１３５ｂは第２下部端子パターン１２５ｂに対応する領域に形成される。
第１上部回路パターン１３４ａは第１半導体デバイス１１０ａの第２電極２３０に連結され、第２上部回路パターン１３４ｂは第２半導体デバイス１１０ｂの第２電極２３０に連結される。第１および第２上部回路パターン１３４ａ、１３４ｂは第１上部厚さＵＴ１を有するように形成される。第３上部回路パターン１３４ｃは第３半導体デバイス１１０ｃの第１電極２１０に連結され、第４上部回路パターン１３４ｄは第４半導体デバイス１１０ｄの第１電極２１０に連結される。第３および第４上部回路パターン１３４ｃ、１３４ｄは第２上部厚さＵＴ２を有するように形成され得る。
第１上部端子パターン１３５ａはリードフレーム１４０、１５０のうち第１リードフレーム１４０に連結され、第２上部端子パターン１３５ｂは第２リードフレーム１５０に連結される。第１および第２上部端子パターン１３５ａ、１３５ｂは第３上部厚さＵＴ３を有するように形成され得る。
一実施例において、第１上部厚さＵＴ１、第２上部厚さＵＴ２、および第３上部厚さＵＴ３は第１基板１２０と第２基板１３０の間の距離および第１～第４半導体デバイス１１０ａ～１１０ｄの厚さにより変更され得る。第１および第２上部回路パターン１３４ａ、１３４ｂの第１上部厚さＵＴ１は第３および第４上部回路パターン１３４ｃ、１３４ｄの第２上部厚さＵＴ２より薄くてもよく、第１および上部第２端子パターン１３５ａ、１３５ｂの第３上部厚さＵＴ３は第１上部厚さＵＴ１より薄く、第２上部厚さＵＴ２より厚くてもよい。
特に、本発明によると、第２下部厚さＬＴ２と第２上部厚さＵＴ２の和が第１下部厚さＬＴ１と第１上部厚さＵＴ１の和と同一になるように第２下部厚さＬＴ２および第２上部厚さＵＴ２が決定され得る。一例として、第２下部厚さＬＴ２は第１上部厚さＵＴ１と同一であり、第２上部厚さＵＴ２は第１下部厚さＬＴ１と同一に決定され得る。
このように、本発明は各半導体デバイス１１０ａ～１１０ｄの厚さにより下部回路パターン１２４ａ～１２４ｄ、上部回路パターン１３４ａ～１３４ｄ、下部端子パターン１２５ａ、１２５ｂ、および上部端子パターン１３５ａ、１３５ｂの厚さを調節することによって、第１基板１２０および第２基板１３０間の間隔が一定に維持されるようにすることができる。
この時、第１および第２基板１２０、１３０間の間隔がすべての位置において一定に維持されるようにするために、第１下部厚さＬＴ１を有する第１下部回路パターン１２４ａと第１上部厚さＵＴ１を有する第１上部回路パターン１３４ａが第１半導体デバイス１１０ａを挟んで配置され、第１下部厚さＬＴ１を有する第２下部回路パターン１２４ｂと第１上部厚さＵＴ１を有する第２上部回路パターン１３４ｂが第２半導体デバイス１１０ｂを挟んで配置される。また、第２下部厚さＬＴ２を有する第３下部回路パターン１２４ｃと第２上部厚さＵＴ２を有する第３上部回路パターン１３４ｃが第３半導体デバイス１１０ｃを挟んで配置され、第２下部厚さＬＴ２を有する第４下部回路パターン１２４ｄと第２上部厚さＵＴ２を有する第４上部回路パターン１３４ｄが第４半導体デバイス１１０ｄを挟んで配置される。
一実施例において、第１上部回路パターン１３４ａは第１上部接着部材１７０ａを通じて第１半導体デバイス１１０ａの第２電極２３０に結合され、第２上部回路パターン１３４ｂは第２上部接着部材１７０ｂを通じて第２半導体デバイス１１０ｂの第２電極２３０に結合される。また、第３上部回路パターン１３４ｃは第３上部接着部材１７０ｃを通じて第３半導体デバイス１１０ｃの第１電極２１０に連結され、第４上部回路パターン１３４ｄは第４上部接着部材１７０ｄを通じて第４半導体デバイス１１０ｄの第１電極２１０に結合される。また、第１上部端子パターン１３５ａは第５上部接着部材１７０ｅを通じて第１リードフレーム１４０に結合され、第２上部端子パターン１３５ｂは第６上部接着部材１７０ｆを通じて第２リードフレーム１５０に結合される。
前述した実施例において、第１～第６下部接着部材１６０ａ～１６０ｆと第１～第６上部接着部材１７０ａ～１７０ｆはＳｎ－Ａｇ系列あるいはＡｇ系列の物質で構成され得る。
第２基板１３０の上面には第２放熱層１３６が形成され得る。第２放熱層１３６は一面が第２基板１３０に接し、他面に熱を発散させることができる。第２放熱層１３６の他面には冷却媒体を含む放熱手段が配置され得る。
前述した実施例において、第２回路配線層１３４と第２放熱層１３６は銅（Ｃｏｐｐｅｒ）系列の金属で形成され得る。
このように、本発明では第１基板１２０と第２基板１３０の間に配置された既存のスペーサによる問題を解決するために、第１基板１２０および第２基板１３０に形成される下部回路パターン１２４ａ～１２４ｄ、上部回路パターン１３４ａ～１３４ｄ、下部端子パターン１２５ａ、１２５ｂ、および上部端子パターン１３５ａ、１３５ｂの厚さを厚くするものの、各パターンが位置する領域によりその厚さを異なるように調節することによって既存のスペーサを除去できるため、スペーサによって発生する平坦度の問題、ミスアライメントの問題、および接着不良などの問題を解決することができる。
また、本発明の場合、別途のスペーサなしに第１～第４半導体デバイス１１０ａ～１１０ｄの第１面と下部回路パターン１２４ａ～１２４ｄが下部接着部材１６０ａ～１６０ｄを通じて直接結合され、第１～第４半導体デバイス１１０ａ～１１０ｄの第２面と上部回路パターン１３４ａ～１３４ｄが上部接着部材１７０ａ～１７０ｄを通じて直接結合されるので、既存のスペーサと接着部材間のＣＴＥミスマッチング（Ｍｉｓｓ Ｍａｔｃｈｉｎｇ）により発生するクラック（Ｃｒａｃｋ）問題を未然に防止することができる。また、半導体デバイスとスペーサを接着させるための接着部材も要求されないため半導体モジュール１００の製造工程が単純化され、半導体モジュール１００の構造が単純化され、半導体モジュール１００の製造原価が節減されて生産性が向上する。
前述した実施例において、半導体デバイス１１０ａ～１１０ｄが変更される場合、下部回路パターン１２４ａ～１２４ｄ、上部回路パターン１３４ａ～１３４ｄ、下部端子パターン１２５ａ、１２５ｂ、および上部端子パターン１３５ａ、１３５ｂの厚さのみを調節して平坦度を調節できるため、半導体デバイス１１０ａ～１１０ｄ間の厚さ偏差による段差を補正できるようになる。
一実施例において、第１放熱基板１２０Ａおよび第２放熱基板１３０ＡはＤＢＣ（Ｄｉｒｅｃｔ Ｂｏｎｄｅｄ Ｃｏｐｐｅｒ）工法、ＡＭＢ（Ａｃｔｉｖｅ Ｍａｔｅｒｉａｌ Ｂｒａｚｉｎｇ）工法、およびＤＰＣ（Ｄｉｒｅｃｔ Ｐｌａｔｉｎｇ Ｃｏｐｐｅｒ）工法のうちいずれか一つを利用して形成され得る。
リードフレーム１４０、１５０は半導体モジュール１００を外部負荷と電気的に連結させる。リードフレーム１４０、１５０は第１リードフレーム１４０および第２リードフレーム１５０を含む。
第１リードフレーム１４０は一端が半導体モジュール１００に連結され、他端は半導体モジュール１００の外部に露出してモータ、入力電源、インバータ制御器などの外部負荷に電気的に連結され得る。
第１リードフレーム１４０は第１ブランチ１４０ａ、第２ブランチ１４０ｂ、第１連結ブランチ１４０ｃ、第２連結ブランチ１４０ｄ、および第３ブランチ１４０ｅで構成される。第１ブランチ１４０ａは第１下部端子パターン１２５ａに第５下部接着部材１６０ｅを通じて結合され、第２ブランチ１４０ｂは第１上部端子パターン１３５ａに第５上部接着部材１７０ｅを通じて結合される。一実施例において、第１ブランチ１４０ａと第２ブランチ１４０ｂは第１および第２基板１２０、１３０に垂直な方向に所定間隔離隔するように形成され得、第１ブランチ１４０ａと第２ブランチ１４０ｂの間の空間にはモールディング物質が注入されることによってモールディング部材１８０が形成される。この時、第１および第２ブランチ１４０ａ、１４０ｂ間の隔離距離は第１下部端子パターン１２５ａの厚さ、第１上部端子パターン１３５ａの厚さ、第１および第２基板１２０、１３０間の要求間隔などにより調節され得る。
このように、本発明によると、第１および第２ブランチ１４０ａ、１４０ｂを所定間隔離隔させて形成することによって第１および第２ブランチ１４０ａ、１４０ｂが連結される第１下部端子パターン１２５ａおよび第１上部端子パターン１３５ａの厚さを減少させることができるため、半導体モジュール１００の生産単価を節減できるようになる。
第１連結ブランチ１４０ｃは第１ブランチ１４０ａの一端と第３ブランチ１４０ｅの一端を連結させ、第２連結ブランチ１４０ｄは第２ブランチ１４０ｂの一端と第３ブランチ１４０ｅの一端を連結させる。一実施例において、第１および第２連結ブランチ１４０ｃ、１４０ｄは予め定められた傾きを有する斜面で形成され得る。第１および第２連結ブランチ１４０ｃ、１４０ｄを斜面で形成することによって第１ブランチ１４０ａと第２ブランチ１４０ｂの間に形成されるモールディング部材１８０の量を増加させることができ、第１および第２放熱基板１２０Ａ、１３０Ａの間の絶縁性を増加させることができるようになる。
第３ブランチ１４０ｅの一端は第１および第２連結ブランチ１４０ｃ、１４０ｄを通じて第１および第２ブランチ１４０ａ、１４０ｂにそれぞれ連結され、他端は外部負荷に電気的に連結される。
前述した実施例においては、第１リードフレーム１４０が第１ブランチ１４０ａと第２ブランチ１４０ｂを含むものとして説明したが、変形された実施例において第１リードフレーム１４０は第１ブランチ１４０ａと第２ブランチ１４０ｂのうちいずれか一つのみを含んでもよい。このような場合、第１リードフレーム１４０は第１ブランチ１４０ａまたは第２ブランチ１４０ｂを通じて第１基板１２０または第２基板１３０のうちいずれか一つに電気的に連結され得る。第１リードフレーム１４０が第１ブランチ１４０ａのみを含む場合、第２連結ブランチ１４０ｄは省略され得、第１リードフレーム１４０が第２ブランチ１４０ｂのみを含む場合、第１連結ブランチ１４０ｃは省略され得る。
第２リードフレーム１５０は一端が半導体モジュール１００に連結され、他端は半導体モジュール１００の外部に露出してモータ、入力電源、インバータ制御器などの外部負荷に電気的に連結され得る。
第２リードフレーム１５０は第１リードフレーム１４０と同一に、第１ブランチ１５０ａ、第２ブランチ１５０ｂ、第１連結ブランチ１５０ｃ、第２連結ブランチ１５０ｄ、および第３ブランチ１５０ｅで構成される。第１ブランチ１５０ａは第２下部端子パターン１２５ｂに第６下部接着部材１６０ｆを通じて結合され、第２ブランチ１５０ｂは第２上部端子パターン１３５ｂに第６上部接着部材１７０ｆを通じて結合される。一実施例において、第１ブランチ１５０ａと第２ブランチ１５０ｂは第１および第２基板１２０、１３０に垂直な方向に所定間隔離隔するように形成され得、第１ブランチ１５０ａと第２ブランチ１５０ｂの間の空間にはモールディング物質が注入されることによってモールディング部材１８０が形成される。この時、第１および第２ブランチ１５０ａ、１５０ｂ間の隔離距離は第２下部端子パターン１２５ｂの厚さ、第２上部端子パターン１３５ｂの厚さ、第１および第２基板１２０、１３０間の要求間隔などにより調節され得る。
このように、本発明によると第１および第２ブランチ１５０ａ、１５０ｂを所定間隔離隔させて形成することによって第１および第２ブランチ１５０ａ、１５０ｂが連結される第２下部端子パターン１２５ｂおよび第２上部端子パターン１３５ｂの厚さを減少させることができるため、半導体モジュール１００の生産単価を節減できるようになる。
第１連結ブランチ１５０ｃは第１ブランチ１５０ａの一端と第３ブランチ１５０ｅの一端を連結させ、第２連結ブランチ１５０ｄは第２ブランチ１５０ｂの一端と第３ブランチ１５０ｅの一端を連結させる。一実施例において、第１および第２連結ブランチ１５０ｃ、１５０ｄは予め定められた傾きを有する斜面で形成され得る。第１および第２連結ブランチ１５０ｃ、１５０ｄを斜面で形成することによって第１ブランチ１５０ａと第２ブランチ１５０ｂの間に形成されるモールディング部材１８０の量を増加させることができ、第１および第２基板１２０、１３０の間の絶縁性を増加させることができるようになる。
第３ブランチ１５０ｅの一端は第１および第２連結ブランチ１５０ｃ、１５０ｄを通じて第１および第２ブランチ１５０ａ、１５０ｂにそれぞれ連結され、他端は外部負荷に電気的に連結される。
前述した実施例においては、第２リードフレーム１５０が第１ブランチ１５０ａと第２ブランチ１５０ｂを含むものとして説明したが、変形された実施例において第２リードフレーム１５０は第１ブランチ１５０ａと第２ブランチ１５０ｂのうちいずれか一つのみを含んでもよい。このような場合、第２リードフレーム１５０は第１ブランチ１５０ａまたは第２ブランチ１５０ｂを通じて第１基板１２０または第２基板１３０のうちいずれか一つに電気的に連結され得る。第２リードフレーム１５０が第１ブランチ１５０ａのみを含む場合、第２連結ブランチ１５０ｄは省略され得、第２リードフレーム１５０が第２ブランチ１５０ｂのみを含む場合、第１連結ブランチ１５０ｃは省略され得る。
前述した実施例において、第１リードフレーム１４０は第１ブランチ１４０ａ、第２ブランチ１４０ｂ、第１連結ブランチ１４０ｃ、第２連結ブランチ１４０ｄ、および第３ブランチ１４０ｅが一つの胴体で形成され、第２リードフレーム１５０は第１ブランチ１５０ａ、第２ブランチ１５０ｂ、第１連結ブランチ１５０ｃ、第２連結ブランチ１５０ｄ、および第３ブランチ１５０ｅが一つの胴体で形成され得る。このような場合、第１および第２リードフレーム１４０、１５０は全体的にＹ字状に形成され得る。
第１基板１２０と第２基板１３０間の空間にはモールディング部材１８０が形成される。一実施例において、モールディング部材１８０はＥＭＣ（Ｅｐｏｘｙ Ｍｏｌｄｉｎｇ Ｃｏｍｐｏｕｎｄ）で形成され得る。モールディング部材１８０は第１基板１２０および第２基板１３０の間の絶縁距離はもちろん、各半導体デバイス１１０ａ～１１０ｄ間の絶縁距離を増加させる。また、モールディング部材１８０は半導体デバイス１１０ａ～１１０ｄを酸化物質から保護し、半導体デバイス１１０ａ～１１０ｄを固定させる機能を遂行することができる。
特に、第１基板１２０と第２基板１３０の間の空間が狭い場合、モールディング部材１８０が適切に形成されないか適切に分布されずに一部の位置に気泡が形成される問題が発生し得るが、本発明の場合、厚く形成された回路配線層１２４、１３４が既存のスペーサを代替できるため、第１基板１２０と第２基板１３０が一定の距離以上離隔していてもよい。
一方、必要に応じて第１基板１２０に形成された回路パターンと第２基板１３０に形成された回路パターンが直接連結されなければならない場合があり得る。このために、本発明に係る第１回路配線層１２４は下部導電性ダミーパターン１２８を追加に含み、第２回路配線層１３４は上部導電性ダミーパターン１３８を追加に含むことができる。
一実施例において、下部導電性ダミーパターン１２８は第４下部厚さＬＴ４を有するように形成され、上部導電性ダミーパターン１３８は第４上部厚さＵＴ４を有するように形成され得る。第４下部厚さＬＴ４と第４上部厚さＵＴ４は同じ値を有してもよいが、異なる値を有してもよい。
この時、第４下部厚さＬＴ４は第１～第３下部厚さＬＴ１、ＬＴ２、ＬＴ３のうち少なくとも一つと異なる値を有することができ、第４上部厚さＵＴ４は第１～第３上部厚さＵＴ１、ＵＴ２、ＵＴ３のうち少なくとも一つと異なる値を有することができる。例えば、第４下部厚さＬＴ４は第１～第３下部厚さＬＴ１、ＬＴ２、ＬＴ３のすべてと異なる値を有し、第４上部厚さＵＴ４は第１～第３上部厚さＵＴ１、ＵＴ２、ＵＴ３のすべてと異なる値を有し得る。
下部導電性ダミーパターン１２８と上部導電性ダミーパターン１３８は第７接着部材１９０を通じて結合され得、この時、第７接着部材１９０は導電性物質で形成され得る。
前述した実施例において、半導体モジュール１００は下部導電性ダミーパターン１２８と上部導電性ダミーパターン１３８を含むものとして説明したが、他の実施例において、半導体モジュール１００は第１基板１２０と第２基板１３０の間に第５厚さを有する一つの導電性パターン（図示されず）のみを含んでもよい。
図１では説明の便宜のために半導体モジュール１００が４個の半導体デバイス１１０ａ～１１０ｄを含むものとして説明したが、これは一例に過ぎず、半導体デバイスの個数は半導体モジュール１００が使われるアプリケーションや半導体モジュール１００の種類などにより多様に変更され得る。例えば、図３に図示された通り、半導体モジュール３００は１個の半導体デバイス１１０ａのみを含むことができる。図３に図示された半導体モジュール３００の構成は、図１に図示された半導体モジュール１００と比較して半導体デバイスの個数が１個である点を除いて残りの構成はすべて同一であるので、具体的な説明は省略する。
他の例として、図４に図示された通り、半導体モジュール４００は互いに反対方向に配置された２個の半導体デバイス１１０ａ、１１０ｄを含むことができる。図４に図示された半導体モジュール４００の構成は図１に図示された半導体モジュール１００と比較する時、図１の半導体モジュール１００は反対方向に配置された２対の半導体デバイス１１０ａおよび１１０ｄ、１１０ｂおよび１１０ｃを含むが、図４の半導体モジュール１００は反対方向に配置された１対の半導体デバイス１１０ａ、１１０ｄを含むという点を除いて残りの構成はすべて同一であるので、具体的な説明は省略する。
さらに他の例として、図５に図示された通り、半導体モジュール５００は互いに同一方向に配置された２個の半導体デバイス１１０ａ、１１０ｂを含むことができる。図５に図示された半導体モジュール５００の構成は図１に図示された半導体モジュール１００と比較する時、図１の半導体モジュール１００は同一方向に配置された２対の半導体デバイス１１０ａおよび１１０ｂ、１１０ｃおよび１１０ｄを含むが、図５の半導体モジュール１００は同一方向に配置された１対の半導体デバイス１１０ａ、１１０ｂを含むという点を除いて残りの構成はすべて同一であるので、具体的な説明は省略する。
さらに他の例として、半導体モジュール１００は６個の半導体デバイスを含んでもよいであろう。このような場合、半導体モジュール１００は図６に図示されたような電力装置を構成することができる。図６に図示された通り、電力装置６００はインバータ６１０およびモータ６２０を含むことができる。
モータ６２０は電気自動車、燃料電池自動車などに動力を提供する。モータ６２０は３相のＡＣ（Ａｌｔｅｒｎａｔｉｎｇ Ｃｕｒｒｅｎｔ）電力が供給されて駆動され得る。
インバータ６１０はモータ６２０にＡＣ電力を供給する。インバータ６１０はバッテリーあるいは燃料電池からＤＣ（Ｄｉｒｅｃｔ Ｃｕｒｒｅｎｔ）電力の入力を受けてＡＣ電力に変換した後、変換されたＡＣ電力をモータ６２０に出力することができる。図６に図示された通り、インバータ６１０は６個の半導体デバイス６１０ａ～６１０ｆを含むことができ、６個の半導体デバイス６１０ａ～６１０ｆを含む本発明の半導体モジュールが電力装置６００のインバータ６１０機能を遂行することができる。
以下、図７を参照して本発明に係る両面放熱構造の半導体モジュール製造方法について説明する。図７ａ～図７ｄは、本発明の一実施例に係る両面放熱構造の半導体モジュール製造方法を図示した概略的な工程断面図である。
まず、図７ａに図示された通り、第１基板１２０の第１面に複数個の下部回路パターン１２４ａ～１２４ｄおよび複数個の下部端子パターン１２５ａ、１２５ｂを含む第１回路配線層１２４を形成し、第１基板１２０の第２面に第１放熱層１２６を形成する。これを通じて第１放熱基板１２０Ａが完成される。
一実施例において、複数個の下部回路パターン１２４ａ～１２４ｄは第１～第４下部回路パターン１２４ａ～１２４ｄを含む。この時、回路パターンの個数は半導体モジュール１００に含まれる半導体デバイスの個数により決定され得る。また、複数個の下部端子パターン１２５ａ、１２５ｂは第１下部端子パターン１２５ａおよび第２下部端子パターン１２５ｂを含む。
このような実施例に従う場合、下部回路パターン１２４ａ～１２４ｄおよび下部端子パターン１２５ａ、１２５ｂは互いに異なる厚さを有するように形成され得、下部回路パターン１２４ａ～１２４ｄは半導体デバイス１１０ａ～１１０ｄの厚さの差により位置別に互いに異なる厚さで形成され得る。
具体的には、図７ａに図示された通り、第１および第２下部回路パターン１２４ａ、１２４ｂは第１下部厚さＬＴ１を有するように形成され、第３および第４下部回路パターン１２４ｃ、１２４ｄは第１下部厚さＬＴ１とは異なる第２下部厚さＬＴ２を有するように形成され得る。また、第１および第２下部端子パターン１２５ａ、１２５ｂは第１下部厚さＬＴ１および第２下部厚さＬＴ２とは異なる第３下部厚さＬＴ３を有するように形成され得る。一実施例において、第１下部厚さＬＴ１、第２下部厚さＬＴ２、および第３下部厚さＬＴ３は第１基板１２０と第２基板１３０の間の距離および半導体モジュール１００に含まれる半導体デバイスの厚さにより変更され得る。第１および第２下部回路パターン１２４ａ、１２４ｂの第１下部厚さＬＴ１は第３および第４下部回路パターン１２４ｃ、１２４ｄの第２下部厚さＬＴ２より厚くてもよく、第１および第２下部端子パターン１２５ａ、１２５ｂの第３下部厚さＬＴ３は第１下部厚さＬＴ１より薄くて第２下部厚さＬＴ２より厚くてもよい。
第１放熱基板１２０Ａの形成工程と同一に、第２基板１３０の第１面に複数個の上部回路パターン１３４ａ～１３４ｄおよび複数個の上部端子パターン１３５ａ、１３５ｂを含む第２回路配線層１３４を形成し、第２基板１３０の第２面に第２放熱層１３６を形成する。これを通じて第２放熱基板１３０Ａが完成される。
一実施例において、複数個の上部回路パターン１３４ａ～１３４ｄは第１～第４上部回路パターン１３４ａ～１３４ｄを含み、この時、上部回路パターン１３４ａ～１３４ｄの個数は半導体モジュール１００に含まれる半導体デバイスの個数により決定され得る。また、複数個の上部端子パターン１３５ａ、１３５ｂは第１上部端子パターン１３５ａおよび第２上部端子パターン１３５ｂを含む。
このような実施例に従う場合、上部回路パターン１３４ａ～１３４ｄおよび上部端子パターン１３５ａ、１３５ｂは互いに異なる厚さを有するように形成され得、上部回路パターン１３４ａ～１３４ｄは半導体デバイス１１０ａ～１１０ｄの厚さの差により位置別に互いに異なる厚さで形成され得る。
具体的には、図７ａに図示された通り、第１および第２上部回路パターン１３４ａ、１３４ｂは第１上部厚さＵＴ１を有するように形成され、第３および第４上部回路パターン１３４ｃ、１３４ｄは第２上部厚さＵＴ２を有するように形成され得る。また、第１および第２上部端子パターン１３５ａ、１３５ｂは第３上部厚さＵＴ３を有するように形成され得る。
一実施例において、ハーフトーンマスク（Ｈａｌｆｔｏｎｅ Ｍａｓｋ）を利用したエッチング工程を通じて、第１基板１２０上に互いに異なる厚さを有する下部回路パターン１２４ａ～１２４ｄおよび下部端子パターン１２５ａ、１２５ｂを形成し、第２基板１３０上に上部回路パターン１３４ａ～１３４ｄおよび上部端子パターン１３５ａ、１３５ｂを形成することができる。
他の例として、印刷技術を利用して、第１基板１２０上に互いに異なる厚さを有する下部回路パターン１２４ａ～１２４ｄおよび下部端子パターン１２５ａ、１２５ｂを形成し、第２基板１３０上に上部回路パターン１３４ａ～１３４ｄおよび上部端子パターン１３５ａ、１３５ｂを形成してもよい。
前述した方法以外にも、下部回路パターン１２４ａ～１２４ｄ、下部端子パターン１２５ａ、１２５ｂ、上部回路パターン１３４ａ～１３４ｄ、上部端子パターン１３５ａ、１３５ｂの厚さ別にエッチング回数を異ならせるなどのように下部回路パターン１２４ａ～１２４ｄ、下部端子パターン１２５ａ、１２５ｂ、上部回路パターン１３４ａ～１３４ｄ、上部端子パターン１３５ａ、１３５ｂが異なる厚さを有するようにすることができるのであれば、種類に関係なく多様な方法が利用され得る。
この時、第２基板１３０の第１面上で第１上部回路パターン１３４ａは、第１基板１２０と第２基板１３０の結合時に第１下部回路パターン１２４ａと対応する領域に形成され、第２上部回路パターン１３４ｂは第１基板１２０と第２基板１３０の結合時に第２下部回路パターン１２４ｂと対応する領域に形成される。第３上部回路パターン１３４ｃは第１基板１２０と第２基板１３０の結合時に第３下部回路パターン１２４ｃと対応する領域に形成され、第４上部回路パターン１３４ｄは第１基板１２０と第２基板１３０の結合時に第４下部回路パターン１２４ｄと対応する領域に形成される。また、第１上部端子パターン１３５ａは第１基板１２０と第２基板１３０の結合時に第２基板１３０の第１面上で第１下部端子パターン１２５ａに対応する領域に形成され、第２上部端子パターン１３５ｂは第２下部端子パターン１２５ｂに対応する領域に形成される。
このように、本発明では第１基板１２０と第２基板１３０の間に配置された既存のスペーサによる問題を解決するために、既存のスペーサを除去し第１基板１２０に形成される下部回路パターン１２４ａ～１２４ｄおよび下部端子パターン１２５ａ、１２５ｂの厚さと第２基板１３０に形成される上部回路パターン１３４ａ～１３４ｄおよび上部端子パターン１３５ａ、１３５ｂの厚さを調節することによって、平坦度の問題、ミスアライメントの問題、および接着不良などの問題を解決することができる。
前述した実施例において、第１および第２放熱基板１２０Ａ、１３０ＡはＤＢＣ（Ｄｉｒｅｃｔ Ｂｏｎｄｅｄ Ｃｏｐｐｅｒ）、ＡＭＢ（Ａｃｔｉｖｅ Ｂｒａｚｉｎｇ Ｍｅｔａｌ）、ＤＰＣ（Ｄｉｒｅｃｔ Ｐｌａｔｉｎｇ Ｃｏｐｐｅｒ）等の工法を通じて形成され得る。ＤＢＣ（Ｄｉｒｅｃｔ Ｂｏｎｄｅｄ Ｃｏｐｐｅｒ）工法は高温酸化工程によってセラミック基板の両面に銅層を形成し、窒素環境で温度を調節して銅とセラミック基板に使われた酸化物を結合させる工法を意味する。ＡＭＢ（Ａｃｔｉｖｅ Ｂｒａｚｉｎｇ Ｍｅｔａｌ）工法はセラミック基板と金属層間に中間材を使ってろう付け（Ｂｒａｚｉｎｇ）する工法を意味する。ＤＰＣ（Ｄｉｒｅｃｔ Ｐｌａｔｉｎｇ Ｃｏｐｐｅｒ）工法は銅メッキをセラミック基板に直接蒸着して形成する工法を意味する。
一方、必要に応じて第１基板１２０に形成された回路パターンと第２基板１３０に形成された回路パターンが直接連結されなければならない場合があり得る。このために、第１基板１２０には下部導電性ダミーパターン１２８が追加に形成され、第２基板１３０には上部導電性ダミーパターン１３８が追加に形成され得る。
一実施例において、下部導電性ダミーパターン１２８は第４下部厚さＬＴ４を有するように形成され、上部導電性ダミーパターン１３８は第４上部厚さＵＴ４を有するように形成され得る。この時、第４下部厚さＬＴ４は第１～第３下部厚さＬＴ１、ＬＴ２、ＬＴ３のうち少なくとも一つと異なる値を有することができ、第４上部厚さＵＴ４は第１～第３上部厚さＵＴ１、ＵＴ２、ＵＴ３のうち少なくとも一つと異なる値を有することができる。例えば、第４下部厚さＬＴ４は第１～第３下部厚さＬＴ１、ＬＴ２、ＬＴ３のすべてと異なる値を有し、第４上部厚さＵＴ４は第１～第３上部厚さＵＴ１、ＵＴ２、ＵＴ３のすべてと異なる値を有し得る。
前述した実施例において、半導体モジュール１００は下部導電性ダミーパターン１２８と上部導電性ダミーパターン１３８を含むものとして説明したが、他の実施例において、半導体モジュール１００は第５厚さを有する一つの導電性パターン（図示されず）のみを含んでもよい。
以後、図７ｂに図示された通り、第１～第４下部接着部材１６０ａ～１６０ｄを利用して第１下部回路パターン１２４ａ～１２４ｄ上に第１～第４半導体デバイス１１０ａ～１１０ｄを結合させ、第５および第６下部接着部材１６０ｅ、１６０ｆを利用して第１下部端子パターン１２５ａおよび第２下部端子パターン１２５ｂを第１および第２リードフレーム１４０、１５０にそれぞれ結合させる。
以後、図７ｃに図示された通り、第２放熱基板１３０Ａを反転させて第１放熱基板１２０Ａと第２放熱基板１３０Ａが対向するように配置した後、第１～第４上部接着部材１７０ａ～１７０ｄを利用して第１～第４上部回路パターン１３４ａ～１３４ｄを第１～第４半導体デバイス１１０ａ～１１０ｄに結合させ、第５および第６上部接着部材１７０ｅ、１７０ｆを利用して第１上部端子パターン１３５ａおよび第２上部端子パターン１３６ｂを第１および第２リードフレーム１４０、１５０にそれぞれ結合させる。
このように、本発明の場合、別途のスペーサなしに半導体デバイス１１０ａ～１１０ｄと下部回路パターン１２４ａ～１２４ｄおよび上部回路パターン１３４ａ～１３４ｄが接着部材１６０ａ～１６０ｄ、１７０ａ～１７０ｄを通じて直接結合されるため、既存のスペーサと接着部材間のＣＴＥミスマッチングによって発生するクラック（Ｃｒａｃｋ）問題を未然に防止することができる。また、半導体デバイスとスペーサを接着させるための接着部材が要求されないため半導体モジュールの製造工程が単純化され、半導体モジュールの構造が単純化され、半導体モジュールの製造原価が節減されて生産性が向上する。
一方、第１基板１２０に下部導電性ダミーパターン１２８が追加に形成され、第２基板１３０に上部導電性ダミーパターン１３８が追加に形成される場合、下部導電性ダミーパターン１２８と上部導電性ダミーパターン１３８は第７接着部材１９０を通じて結合され得、この時、第７接着部材１９０は導電性物質で形成され得る。
前述した実施例において、第１～第４半導体デバイス１１０ａ～１１０ｄははんだ付け技法を通じて第１および第２基板１２０、１３０に結合され得る。具体的には、第１～第４半導体デバイス１１０ａ～１１０ｄの下側に配置された下側接着部材１６０ａ～１６０ｄと第１～第４半導体デバイス１１０ａ～１１０ｄの上側に配置される上側接着部材１７０ａ～１７０ｄに熱を加えることによって第１～第４半導体デバイス１１０ａ～１１０ｄを第１および第２基板１２０、１３０にはんだ付けさせることができる。
他の例として、第１～第４半導体デバイス１１０ａ～１１０ｄはマイクロサイズまたはナノサイズの粒子のＡｇ系列の物質で構成された下側接着部材１６０ａ～１６０ｄおよび上側接着部材１７０ａ～１７０ｄに熱と圧力または熱を加える焼結接合（Ｓｉｎｔｅｒｉｎｇ）工程を通じて第１および第２基板１２０、１３０に結合されてもよい。
以後、図７ｄに図示された通り、第１基板１２０と第２基板１３０の間の空間にモールディング部材１８０を形成する。一実施例において、モールディング部材１８０はＥＭＣ（Ｅｐｏｘｙ Ｍｏｌｄｉｎｇ Ｃｏｍｐｏｕｎｄ）を注入することによって形成することができる。モールディング部材１８０は第１および第２基板１２０、１３０の間の絶縁距離を増加させ、第１～第４半導体デバイス１１０ａ～１１０ｄを酸化物質から保護し、第１～第４半導体デバイス１１０～１１０ｄを固定させる機能を遂行することができる。
本発明が属する技術分野の当業者は、前述した本発明がその技術的思想や必須特徴を変更することなく他の具体的な形態で実施できることが理解できるであろう。
したがって、以上で記述した実施例はすべての面で例示的なものであり限定的ではないものと理解されるべきである。本発明の範囲は前記詳細な説明よりは後述する特許請求の範囲によって示され、特許請求の範囲の意味および範囲そしてその等価概念から導き出されるすべての変更または変形された形態が本発明の範囲に含まれるものと解釈されるべきである。

Claims (20)

  1. 二つ以上の互いに異なる厚さを有する複数個のパターンを有する第１基板；
    少なくとも一つ以上のパターン上に配置される第１半導体デバイス；
    二つ以上の互いに異なる厚さを有する複数個のパターンを有する第２基板であって、前記第２基板の複数個のパターンのうち一つ以上は前記第１半導体デバイス上に配置される、第２基板；
    前記第１基板および前記第２基板の間にそれぞれ配置される第１端子パターンおよび第２端子パターンであって、前記第１端子パターンは第１上部端子パターンおよび第１下部端子パターンを含み、前記第２端子パターンは第２上部端子パターンおよび第２下部端子パターンを含む、第１端子パターンおよび第２端子パターン；
    前記第１および第２端子パターンのうち少なくとも一つに連結される導電性フレームを含む、半導体モジュール。
  2. 前記導電性フレームは
    前記第１上部端子パターンおよび前記第１下部端子パターンのうち少なくとも一つと電気的に連結される第１ブランチ；および
    前記第１ブランチの一端に連結される一端と、前記第１および第２基板の外部に延びる他端を有する第２ブランチを含む、請求項１に記載の半導体モジュール。
  3. 前記導電性フレームは、
    第１傾きを有する傾斜面で形成され、前記第１ブランチに連結される一端と前記第２ブランチに連結される他端を有する連結ブランチをさらに含む、請求項２に記載の半導体モジュール。
  4. 前記第１基板上に形成された第１下部厚さを有する第１下部回路パターン；および
    前記第２基板上で前記第１下部回路パターンと対応する領域に形成された第１上部厚さを有する第１上部回路パターンをさらに含み、
    前記第１半導体デバイスは第１下部導電性接着部材を通じて前記第１下部回路パターンに結合され、第１上部導電性接着部材を通じて前記第１上部回路パターンに結合される、請求項１に記載の半導体モジュール。
  5. 前記第１基板上に形成された第２下部厚さを有する第２下部回路パターン；
    前記第２基板上で前記第２下部回路パターンと対応する領域に形成された第２上部厚さを有する第２上部回路パターン；および
    前記第２下部回路パターンと前記第２上部回路パターンの間に配置され、第１電極が形成され前記第２上部回路パターンに連結される第１面と、第２電極が形成され前記第２下部回路パターンに連結される第２面を有する第２半導体デバイスをさらに含み、
    前記第２半導体デバイスは第２下部導電性接着部材を通じて前記第２下部回路パターンに結合され、第２上部導電性接着部材を通じて前記第２上部回路パターンに結合され、
    前記導電性フレームは第３下部導電性接着部材を通じて前記第１下部端子パターンに結合され、第３上部導電性接着部材を通じて前記第１上部端子パターンに結合される、請求項４に記載の半導体モジュール。
  6. 前記第１基板上に形成された第３下部厚さを有する下部導電性ダミーパターン；および
    前記第２基板上で前記下部導電性ダミーパターンと対応する領域に形成された第３上部厚さを有する上部導電性ダミーパターンをさらに含み、
    前記下部導電性ダミーパターンと前記上部導電性ダミーパターンは第４導電性接着部材を通じて結合される、請求項１に記載の半導体モジュール。
  7. 前記第１基板と前記第２基板の間に形成された第４厚さを有する導電性ダミーパターンをさらに含む、請求項１に記載の半導体モジュール。
  8. 前記第１基板と前記第２基板の間に形成されているモールディング部材をさらに含む、請求項１に記載の半導体モジュール。
  9. 前記第１基板および前記第２基板は絶縁物質で形成され、
    前記第１基板および前記第２基板それぞれの第２面には放熱層が形成される、請求項１に記載の半導体モジュール。
  10. 前記複数個のパターンに反対となる前記第１基板上に配置される第１放熱基板；および
    前記複数個のパターンに反対となる前記第２基板上に配置される第２放熱基板をさらに含む、請求項１に記載の半導体モジュール。
  11. 第１下部厚さを有する第１下部回路パターンおよび前記第１下部厚さと異なる第２下部厚さを有する第２下部回路パターンが第１面に形成された第１基板；
    前記第１基板の前記第１面と対向するように配置され、第１面で前記第１下部回路パターンと対応する領域に第１上部厚さを有する第１上部回路パターンが形成され、前記第１面で前記第２下部回路パターンと対応する領域に第２上部厚さを有する第２上部回路パターンが形成された第２基板；
    前記第１下部回路パターンと前記第１上部回路パターンの間に配置され、第１電極が形成された第１面が前記第１下部回路パターンに電気的に連結され、第２電極が形成された第２面が前記第１上部回路パターンに電気的に連結される第１半導体デバイス；および
    前記第２下部回路パターンと前記第２上部回路パターンの間に配置され、前記第１電極が形成された第１面が前記第２上部回路パターンに電気的に連結され、前記第２電極が形成された第２面が前記第２下部回路パターンに電気的に連結される第２半導体デバイスを含む、半導体モジュール。
  12. 前記第１半導体デバイスは第１下部導電性接着部材を通じて前記第１下部回路パターンに結合され、第１上部導電性接着部材を通じて前記第１上部回路パターンに結合され、
    前記第２半導体デバイスは第２下部導電性接着部材を通じて前記第２下部回路パターンに結合され、第２上部導電性接着部材を通じて前記第２上部回路パターンに結合される、請求項１１に記載の半導体モジュール。
  13. 前記第１電極はゲート電極および前記ゲート電極と電気的に分離されたソース電極を含み、
    前記第２電極はドレイン電極を含み、
    前記第１半導体デバイスのドレイン電極と前記第２半導体デバイスのソース電極は電気的に連結される、請求項１１に記載の半導体モジュール。
  14. 前記半導体モジュールは複数個の第１半導体デバイスおよび複数個の第２半導体デバイスを含み、
    前記第１基板には、前記複数個の第１半導体デバイス別に前記第１下部回路パターンと前記複数個の第２半導体デバイス別に前記第２下部回路パターンが形成されており、
    前記第２基板には、前記複数個の第１半導体デバイス別に前記第１上部回路パターンと前記複数個の第２半導体デバイス別に前記第２上部回路パターンが形成されている、請求項１１に記載の半導体モジュール。
  15. 前記第１および第２半導体デバイスそれぞれは電力半導体素子を含む、請求項１１に記載の半導体モジュール。
  16. 第１基板および第２基板を準備する段階であって、前記第１基板は第１導電層が形成された第１面と第１放熱層が形成された第２面を含み、前記第２基板は第２導電層が形成された第１面と第２放熱層が形成された第２面を含む、段階；
    前記第１導電層を選択的にエッチングして、前記第１基板の第１面に第１下部厚さを有する第１下部回路パターンおよび第２下部厚さを有する第２下部回路パターンを形成する段階；
    前記第２導電層を選択的にエッチングして、前記第２基板の第１面で前記第１下部回路パターンと対応する領域に第１上部厚さを有する第１上部回路パターンを形成し、前記第２下部回路パターンと対応する領域に第２上部厚さを有する第２上部回路パターンを形成する段階；
    前記第１および第２基板の前記第１面が互いに対向するように配置する段階；
    第１下部導電性接着部材および第１上部導電性接着部材を利用して第１半導体デバイスを前記第１下部回路パターンおよび前記第１上部回路パターンに結合させる段階；および
    第２下部導電性接着部材および第２上部導電性接着部材を利用して第２半導体デバイスを前記第２下部回路パターンおよび前記第２上部回路パターンに結合させる段階を含む、半導体モジュール製造方法。
  17. 前記第１導電層を選択的にエッチングして、前記第１基板の第１面に前記第１下部厚さおよび前記第２下部厚さとは異なる第３下部厚さを有する第１下部端子パターンを形成する段階；
    前記第２導電層を選択的にエッチングして、前記第２基板の第１面で前記第１下部端子パターンと対応する領域に第３上部厚さを有する第１上部端子パターンを形成する段階；および
    第３下部導電性接着部材および第３上部導電性接着部材を利用して導電性フレームの一端を前記第１下部端子パターンおよび前記第１上部端子パターンに結合させる段階をさらに含む、請求項１６に記載の半導体モジュール製造方法。
  18. 前記第１導電層を選択的にエッチングして、前記第１基板の第１面に前記第１下部厚さおよび第２下部厚さとは異なる第４下部厚さを有する下部導電性ダミーパターンを形成する段階；
    前記第２導電層を選択的にエッチングして、前記第２基板の第１面で前記下部導電性ダミーパターンと対応する領域に第４上部厚さを有する上部導電性ダミーパターンを形成する段階；および
    第４導電性接着部材を利用して前記下部導電性ダミーパターンと前記上部導電性ダミーパターンを互いに結合させる、請求項１６に記載の半導体モジュール製造方法。
  19. 前記第１下部回路パターンおよび前記第２下部回路パターンは前記第１導電層をハーフトーンマスク（Ｈａｌｆｔｏｎｅ Ｍａｓｋ）を利用して選択的にエッチングして形成する、請求項１６に記載の半導体モジュール製造方法。
  20. 前記第１上部回路パターンおよび前記第２上部回路パターンは前記第２導電層をハーフトーンマスクを利用して選択的にエッチングして形成する、請求項１６に記載の半導体モジュール製造方法。

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