DE102019201726A1 - Inverter vom I-Typ mit drei Niveaus und Halbleitermodul - Google Patents

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Masaaki Ishino
Nobuya Nishida
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Mitsubishi Electric Corp
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Abstract

Ein Inverter vom I-Typ mit drei Niveaus enthält erste bis vierte Schaltvorrichtungen zwischen ersten und zweiten Potentialen, erste bis vierte Dioden und fünfte und sechste Dioden. Die ersten bis vierten Dioden sind jeweils mit den ersten bis vierten Schaltvorrichtungen antiparallel verbunden. Zwischen einem Verbindungsknoten der ersten und zweiten Schaltvorrichtungen und einem Verbindungsknoten der dritten und vierten Schaltvorrichtungen sind fünfte und sechste Dioden in Reihe und mit einer Reihenschaltung der zweiten und dritten Schaltvorrichtungen antiparallel verbunden. Ein Verbindungsknoten der fünften und sechsten Dioden ist mit einem Eingangsknoten mit einem Zwischenpotential verbunden. Ein Verbindungsknoten der zweiten und dritten Schaltvorrichtungen ist mit einem Ausgangsknoten verbunden. Die zweite Schaltvorrichtung und Diode sind aus einem ersten, rückwärts leitenden IGBT gebildet. Die dritte Schaltvorrichtung und Diode sind aus einem zweiten, rückwärts leitenden IGBT gebildet.

Description

  • HINTERGRUND DER ERFINDUNG
  • Gebiet der Erfindung
  • Die vorliegende Erfindung bezieht sich auf einen Inverter vom I-Typ mit drei Niveaus, insbesondere auf einen Inverter mit drei Niveaus, in welchem ein Temperaturanstieg unterdrückt wird.
  • Beschreibung des Standes der Technik
  • Als einen Inverter vom I-Typ mit drei Niveaus der verwandten Technik offenbart zum Beispiel die offengelegte japanische Patentanmeldung Nr. 2003-70262 eine Technologie, bei der ein rückwärts leitender Bipolartransistor mit isoliertem Gate (RC-IGBT) verwendet wird, um eine Schaltvorrichtung und eine Diode, die mit der Schaltvorrichtung antiparallel verbunden ist, zu bilden.
  • In einem RC-IGBT sind ein IGBT und eine Diode, die als Freilaufdiode dient, in einem Chip integriert, und der RC-IGBT weist somit einen Vorteil auf, dass er imstande ist, verglichen mit einem Fall, in welchem ein IGBT und eine Freilaufdiode in separaten Chips vorgesehen sind, eine von einem Chip in einer Halbleitervorrichtung eingenommene Fläche zu reduzieren. Auf solch einen Vorteil fokussierend nutzt die verwandte Technik RC-IGBTs.
  • Es bestand ein Problem insofern, als Schaltcharakteristiken eines RC-IGBT weniger zufriedenstellend als Schaltcharakteristiken eines individuellen IGBT sind. In einigen Fällen, in denen eine Reduzierung einer von einem Chip eingenommenen Fläche nicht sonderlich notwendig ist, wie etwa in einem Fall, in dem eine Halbleitervorrichtung genug Platz hat, wurden aufgrund eines geringen Nutzens einer Verwendung eines RC-IGBT und der Wirtschaftlichkeit zuweilen RC-IGBTs nicht zwangsläufig genutzt. Im Übrigen hat der RC-IGBT, in welchem ein IGBT und eine Diode in einem Chip integriert sind, eine größere Fläche als die Gesamtfläche eines Chips eines individuellen IGBT und weist dementsprechend eine große Wärmedissipationsfläche auf. Daher hat der RC-IGBT einen weiteren Vorteil insofern, als er einen hohen Kühleffekt aufweist, da der RC-IGBT verglichen mit einem individuellen IGBT im IGBT-Bereich erzeugte Wärme leichter dissipiert.
  • Unter bestimmten Bedingungen, unter denen die Verwendung von RC-IGBTs nicht begünstigt sein kann, bestand jedoch ein weiteres Problem insofern, als derartige Vorteile des RC-IGBT nicht voll genutzt werden können.
  • ZUSAMMENFASSUNG
  • Es ist eine Aufgabe der vorliegenden Erfindung, einen Inverter vom I-Typ mit drei Niveaus zu schaffen, in welchem ein Anstieg einer Chiptemperatur unterdrückt wird.
  • Gemäß der vorliegenden Erfindung umfasst ein Inverter vom I-Typ mit drei Niveaus erste, zweite, dritte und vierte Schaltvorrichtungen, erste, zweite, dritte und vierte Dioden und fünfte und sechste Dioden. Zwischen einem ersten Hauptstromversorgungsknoten, der mit einem ersten Potential versorgt wird, und einem zweiten Hauptstromversorgungsknoten, der mit einem zweiten Potential versorgt wird, das niedriger als das erste Potential ist, sind die ersten, zweiten, dritten und vierten Schaltvorrichtungen in der erwähnten Reihenfolge von der Seite des ersten Potentials aus in Reihe geschaltet. Die ersten, zweiten, dritten und vierten Dioden sind mit den ersten, zweiten, dritten bzw. vierten Schaltvorrichtungen antiparallel verbunden. Zwischen einem Verbindungsknoten der ersten und zweiten Schaltvorrichtungen und einem Verbindungsknoten der dritten und vierten Schaltvorrichtungen sind die fünften und sechsten Dioden in Reihe und mit der Reihenschaltung der zweiten und dritten Schaltvorrichtungen antiparallel verbunden. Ein Verbindungsknoten der fünften und sechsten Dioden ist mit einem Eingangsknoten verbunden, der mit einem Zwischenpotential zwischen dem ersten Potential und dem zweiten Potential versorgt wird. Ein Verbindungsknoten der zweiten und dritten Schaltvorrichtungen ist mit einem Ausgangsknoten verbunden. Die zweite Schaltvorrichtung und die zweite Diode sind aus einem IGBT bzw. einer Diode gebildet, die in einem ersten, rückwärts leitenden IGBT enthalten sind. Die dritte Schaltvorrichtung und die dritte Diode sind aus einem IGBT bzw. einer Diode gebildet, die in einem zweiten, rückwärts leitenden IGBT enthalten sind.
  • Gemäß dem Inverter vom I-Typ mit drei Niveaus sind die zweite Schaltvorrichtung und die zweite Diode aus einem IGBT bzw. einer Diode gebildet, die in dem ersten, rückwärts leitenden IGBT enthalten sind, und die dritte Schaltvorrichtung und die dritte Diode sind aus einem IGBT bzw. einer Diode gebildet, die in dem zweiten, rückwärts leitenden IGBT enthalten sind. Daher kann die Fläche zum Ableiten bzw. Dissipieren von aufgrund stationärer Verluste erzeugter Wärme vergrößert werden, und ein Anstieg der Chiptemperatur kann unterdrückt werden.
  • Diese und andere Aufgaben, Merkmale, Aspekte und Vorteile der vorliegenden Erfindung werden aus der folgenden detaillierten Beschreibung der vorliegenden Erfindung ersichtlicher werden, wenn sie in Verbindung mit den beiliegenden Zeichnungen vorgenommen wird.
  • Figurenliste
    • 1 ist ein Schaltungsdiagramm, das eine Halbbrückenschaltung eines Inverters vom I-Typ mit drei Niveaus gemäß einer ersten bevorzugten Ausführungsform der vorliegenden Erfindung zeigt.
    • 2 ist ein Diagramm, das ein Planungslayout eines Halbleitermoduls zeigt, in welchem die Halbbrückenschaltung des Inverters vom I-Typ mit drei Niveaus gemäß der ersten bevorzugten Ausführungsform der vorliegenden Erfindung untergebracht ist.
    • 3 ist eine Querschnittsansicht des Halbleitermoduls, in welchem die Halbbrückenschaltung des Inverters vom I-Typ mit drei Niveaus gemäß der ersten bevorzugten Ausführungsform der vorliegenden Erfindung untergebracht ist.
    • 4 ist ein Schaltungsdiagramm, das entsprechend dem Planungslayout der Halbbrückenschaltung des Inverters vom I-Typ mit drei Niveaus gemäß der ersten bevorzugten Ausführungsform der vorliegenden Erfindung veranschaulicht ist.
    • 5 bis 12 sind Schaltungsdiagramme, um eine Operation eines Zweiphasen-Inverters vom I-Typ mit drei Niveaus zu veranschaulichen.
    • 13 ist ein Zeitdiagramm, um eine Operation des Zweiphasen-Inverters vom I-Typ mit drei Niveaus zu veranschaulichen.
    • 14 ist ein Diagramm, das einen Strompfad eines Falls zeigt, in dem ein Freilaufstrom durch eine Diode fließt.
    • 15 ist ein Diagramm, das einen Strompfad eines Falls zeigt, in dem ein Freilaufstrom durch eine Diode fließt.
    • 16 ist ein Schaltungsdiagramm eines Zweiphasen-Inverters vom I-Typ mit drei Niveaus, auf den die vorliegende Erfindung angewendet wird.
    • 17 ist ein Schaltungsdiagramm eines Dreiphasen-Inverters vom I-Typ mit drei Niveaus, auf den die vorliegende Erfindung angewendet wird.
    • 18 ist ein Schaltungsdiagramm, das eine Halbbrückenschaltung eines Inverters vom I-Typ mit drei Niveaus gemäß einer zweiten bevorzugten Ausführungsform der vorliegenden Erfindung zeigt,
  • BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
  • <Erste bevorzugte Ausführungsform>
  • <Vorrichtungskonfiguration>
  • 1 ist ein Schaltungsdiagramm, das eine Halbbrückenschaltung 90 eines Inverters vom I-Typ mit drei Niveaus gemäß einer ersten bevorzugten Ausführungsform der vorliegenden Erfindung zeigt.
  • Wie in 1 gezeigt ist, wird in der Halbbrückenschaltung 90 des Inverters vom I-Typ mit drei Niveaus elektrische Leistung von Stromversorgungen PW1 und PW2 bereitgestellt, die in Reihe geschaltet sind. Transistoren T1, Q1, Q2 und T4 (erste, zweite, dritte bzw. vierte Schaltvorrichtungen) sind in der erwähnten Reihenfolge von einer Seite hohen Potentials aus zwischen einem Hauptstromversorgungsknoten P (ein erster Hauptstromversorgungsknoten), der ein hohes Potential (erstes Potential) aufweist und mit einer positiven Elektrode der Stromversorgung PW1 verbunden ist, und einem Hauptstromversorgungsknoten N (ein zweiter Hauptstromversorgungsknoten), der ein niedriges Potential (zweites Potential) aufweist und mit einer negativen Elektrode der Stromversorgung PW2 verbunden ist, in Reihe geschaltet.
  • Die Transistoren T1 und T4 sind Bipolartransistoren mit isoliertem Gate (IGBTs), und die Transistoren Q1 und Q2 sind rückwärts leitende IGBTs (RC-IGBTs).
  • Ein Kollektor des Transistors T1 ist mit dem Hauptstromversorgungsknoten P verbunden, dessen Emitter mit einem Kollektor des Transistors Q1 (ein erster, rückwärts leitender IGBT) verbunden ist. Ein Emitter des Transistors Q1 ist mit einem Kollektor des Transistors Q2 (ein zweiter, rückwärts leitenden IGBT) verbunden. Ein Emitter des Transistors Q2 ist mit einem Kollektor des Transistors T4 verbunden. Ein Emitter des Transistors T4 ist mit dem Hauptstromversorgungsknoten N verbunden.
  • Zwischen einem Verbindungsknoten M1 des Transistors T1 und des Transistors Q1 und einem Verbindungsknoten M2 des Transistors Q2 und des Transistors T4 sind Dioden D5 und D6 (fünfte und sechste Dioden) mit der Reihenschaltung der Transistoren Q1 und Q2 antiparallel verbunden. Man beachte, dass die Dioden D5 und D6 als Klemmdioden dienen.
  • Ein Verbindungsknoten der Dioden D5 und D6 ist mit einem Eingangsknoten IN verbunden. Der Eingangsknoten IN dient als Verbindungsknoten der Stromversorgung PW1 und der Stromversorgung PW2 und wird mit einem Zwischenpotential zwischen dem hohen Potential und dem niedrigen Potential versorgt. Ein Verbindungsknoten M3 des Transistors Q1 und des Transistors Q2 ist ferner mit einem Ausgangsknoten OUT der Halbbrückenschaltung 90 verbunden.
  • Dioden D1 und D4 (erste und vierte Dioden) sind mit den Transistoren T1 bzw. T4 antiparallel verbunden und sind mit den Transistoren T1 und T4 als externe Diode verbunden.
  • Indessen umfassen die Transistoren Q1 und Q2 Transistoren T2 bzw. T3, die jeweils ein IGBT sind, und Dioden D2 und D3 (zweite und dritte Dioden) sind mit den Transistoren T2 bzw. T3 antiparallel verbunden. Die Dioden D2 und D3 sind eingebaute Dioden, die im gleichen Chip wie die jeweiligen Transistoren T2 und T3 ausgebildet sind. Wie in der obigen Beschreibung ist ein RC-IGBT eine Vorrichtung mit Funktionen eines IGBT und einer Diode innerhalb eines Chips.
  • Ein Emitteranschluss ET ist mit einem Emitter von jedem der Transistoren T1 bis T4 verbunden, und ein Emitterstrom kann dadurch überwacht werden.
  • 2 ist ein Diagramm, das ein Planungslayout eines Halbleitermoduls zeigt, in welchem die Halbbrückenschaltung 90 des in 1 gezeigten Inverters vom I-Typ mit drei Niveaus in einer Einheit untergebracht ist. 2 zeigt einen Zustand ohne die Einheit usw. Ferner ist 3 eine Querschnittsansicht, die entlang der Linie A-B von 2 wie in der Richtung der Pfeile ersichtlich genommen ist. 4 ist ferner ein Schaltungsdiagramm, das entsprechend dem Planungslayout der Halbbrückenschaltung 90, das in 2 dargestellt ist, veranschaulicht ist.
  • Wie in 2 und 3 dargestellt ist, ist die Halbbrückenschaltung 90 auf isolierenden Substraten ZB1 und ZB2 angeordnet, die auf einer Basisplatte SB wie etwa einer Metallplatte vorgesehen sind. Genauer gesagt sind rechtwinklige leitfähige Strukturen CP11 und CP12 auf dem longitudinalen isolierenden Substrat ZB2 getrennt voneinander vorgesehen, das in Draufsicht auf der linken Seite der rechtwinkligen Basisplatte SB gelegen ist. Die Dioden D5 und D6 sind auf den leitfähigen Strukturen CP11 bzw. CP12 angeordnet.
  • Das isolierende Substrat ZB1 mit einer rechtwinkligen Form ist annähernd bei einem zentralen Teil der Basisplatte SB vorgesehen. In einer linken Zone bzw. Bereich des isolierenden Substrats ZB1 in Draufsicht sind rechtwinklige leitfähige Strukturen CP1 und CP2 so vorgesehen, dass sie in Draufsicht oben und unten benachbart angeordnet sind. Ferner ist in Draufsicht eine rechtwinklige leitfähige Struktur CP3 auf der benachbarten rechten Seite der leitfähigen Struktur CP1 vorgesehen. Eine rechtwinklige leitfähige Struktur CP4 ist in Draufsicht auf der benachbarten rechten Seite der leitfähigen Struktur CP2 vorgesehen. Man beachte, dass die leitfähigen Strukturen CP1 bis CP4 getrennt voneinander vorgesehen sind.
  • Die Diode D1 ist in Draufsicht in einer linken Zone bzw. Bereich der leitfähigen Struktur CP1 angeordnet, und der Transistor T1 ist auf der benachbarten rechten Seite der Diode D1 angeordnet. Die Diode D4 ist in Draufsicht in einer oberen Zone bzw. Bereich der leitfähigen Struktur CP2 angeordnet, und der Transistor T4 ist auf der benachbarten unteren Seite der Diode D4 angeordnet.
  • In jeder der Dioden D1, D4, D5 und D6 ist eine Anode auf einer vorderen Oberfläche vorgesehen und eine Kathode auf einer rückwärtigen Oberfläche vorgesehen. In jedem der Transistoren T1 und T4 ist ein Emitter auf einer vorderen Oberfläche vorgesehen und ein Drain auf einer rückwärtigen Oberfläche vorgesehen. Ferner ist in jedem der Transistoren Q1 und Q2 ein Emitter der jeweiligen Transistoren T2 und T3 auf einer vorderen Oberfläche vorgesehen und dessen Drain auf einer rückwärtigen Oberfläche vorgesehen. In jedem der Transistoren Q1 und Q2 ist ferner eine Anode der jeweiligen Dioden D2 und D3 auf einer vorderen Oberfläche vorgesehen und deren Kathode auf einer rückwärtigen Oberfläche vorgesehen.
  • Der Transistor Q1 ist in der leitfähigen Struktur CP3 angeordnet, und der Transistor Q2 ist in der leitfähigen Struktur CP4 angeordnet.
  • In einer oberen Zone der leitfähigen Struktur CP12 in Draufsicht ist ferner ein Pad (worauf im Folgenden als Pad IN verwiesen wird) vorgesehen, das mit dem Eingangsknoten IN elektrisch verbunden ist. Das Pad IN dient auch als Bondingpad, das mit einer Anode der Diode D5 drahtgebondet werden soll.
  • Auf der benachbarten linken Seite der leitfähigen Struktur CP1 ist ein Bondingpad PD1 vorgesehen, das von der leitfähigen Struktur CP1 getrennt und elektrisch isoliert ist. Die leitfähige Struktur CP11 ist über das Bondingpad PD1 mittels Draht-Bonding mit einer Anode der Diode D1 elektrisch verbunden. Die Anode der Diode D1 ist ferner mittels Draht-Bonding mit einem Emitter des Transistors T1 elektrisch verbunden.
  • In einer unteren Zone der leitfähigen Struktur CP1 in Draufsicht ist ein Pad (worauf im Folgenden als Pad P verwiesen wird) vorgesehen, das in Richtung der Seite der leitfähigen Struktur CP2 vorragt und mit dem Hauptstromversorgungsknoten P elektrisch verbunden ist. Ferner ist die leitfähige Struktur CP1 mittels Draht-Bonding mit der leitfähigen Struktur CP3 elektrisch verbunden.
  • Auf der benachbarten oberen Seite der leitfähigen Struktur CP2 ist ein Pad (worauf im Folgenden als Pad N verwiesen wird) vorgesehen, das von der leitfähigen Struktur CP2 getrennt und elektrisch isoliert und mit dem Hauptstromversorgungsknoten N elektrisch verbunden ist. Der Pad N ragt teilweise in Richtung der Seite der leitfähigen Struktur CP2 vor, und der vorragende Teil ist mit dem Hauptstromversorgungsknoten N elektrisch verbunden. Das Pad N dient auch als Bondingpad, das mit einer Anode der Diode D4 verdrahtet bzw. daran draht-gebondet werden soll. Ferner ist die Anode der Diode D4 mittels Draht-Bonding mit einem Emitter des Transistors T4 elektrisch verbunden.
  • Die leitfähige Struktur CP2 ist mittels Draht-Bonding mit einer Anode der Diode D6 elektrisch verbunden und mittels Draht-Bonding auch mit einem Emitter des Transistors T3 und einer Anode der Diode D3 des Transistors Q2 elektrisch verbunden.
  • Eine untere Zone der leitfähigen Struktur CP3 ist in Draufsicht in einen vorragenden Teil ausgebildet, der in Richtung der Seite der leitfähigen Struktur CP4 vorragt. Ein Emitter des Transistors T2 und eine Anode der Diode D2 des Transistors Q1 sind mittels Draht-Bonding mit dem vorragenden Teil elektrisch verbunden und mittels Draht-Bonding mit der leitfähigen Struktur CP4 elektrisch verbunden.
  • In einer oberen Zone bzw. Bereich der leitfähigen Struktur CP4 ist in Draufsicht ein Pad (worauf im Folgenden als Pad OUT verwiesen wird) vorgesehen, das in Richtung der Seite der leitfähigen Struktur CP3 vorragt und mit dem Ausgangsknoten OUT elektrisch verbunden ist.
  • Auf diese Weise sind im Planungslayout des Halbleitermoduls, in welchem die Halbbrückenschaltung 90 des Inverters vom I-Typ mit drei Niveaus in einer Einheit untergebracht ist, die Transistoren und die Dioden so angeordnet, dass das Pad IN, das Pad N, das Pad P und das Pad OUT bei der Mitte der Einheit ungefähr in einer Linie ausgerichtet sind. Diese Konfiguration ermöglicht, dass die Hauptstromversorgungsknoten, der Eingangsknoten und der Ausgangsknoten einfacher mit einem externen Draht verbunden werden, wenn ein Zweiphasen-Inverter vom I-Typ mit drei Niveaus und ein Dreiphasen-Inverter vom I-Typ mit drei Niveaus gebildet werden, indem eine Vielzahl von Halbleitermodulen, die jeweils eine Halbbrückenschaltung 90 enthalten, verwendet werden.
  • Man beachte, dass das Pad IN, das Pad OUT, das Pad N und das Pad P jeweils mit einem Eingangsanschluss, einem Ausgangsanschluss und Hauptstromversorgungsanschlüssen, die auf einer Oberfläche eines (nicht dargestellten) Harzgehäuses freigelegt sind, durch einen (nicht dargestellten) internen Draht elektrisch verbunden sind. Ferner ist ein Gatepad GT auf jeder Oberfläche der Transistoren T1 und T4, des Transistors T2 des Transistors Q1 und des Transistors T3 des Transistors Q2 vorgesehen. Jedes Gatepad GT ist auf einer Seite vorgesehen, die der Seite gegenüberliegt, wo das Pad IN, das Pad OUT, das Pad N und das Pad P vorgesehen sind, d.h. jedes Gatepad GT ist auf einer Außenrandseite der Einheit vorgesehen und mittels Draht-Bonding mit einem (nicht dargestellten) Anschlussbrett verbunden, das auf einem Seitenteil der Einheit vorgesehen ist.
  • Obgleich in 2 nicht dargestellt, sind ferner Emitteranschlüsse ET der in 1 gezeigten Transistoren jeweils in den Anoden der Dioden D1 und D4 und den Anoden der Dioden D2 und D3 der Transistoren Q1 und Q1 vorgesehen. Ähnlich den Gatepads GT sind die Emitteranschlüsse ET mittels Draht-Bonding mit einem (nicht dargestellten) Anschlussbrett verbunden, das auf einem Seitenteil der Einheit vorgesehen ist.
  • Die Transistoren Q1 und Q2, die jeweils ein RC-IGBT sind, sind ferner so angeordnet, dass sie eine Lagebeziehung aufweisen, in der einer von ihnen bezüglich des anderen um 90° gedreht ist. Diese Konfiguration wird aus dem folgenden Grund verwendet. Das heißt, da der RC-IGBT einen Aufbau aufweist, in welchem ein IGBT und eine Diode wechselseitig angeordnet sind, erleichtert solch eine Konfiguration, in der eine Bondingposition entlang einer Verlaufsrichtung eines Emitters vorgesehen ist und eine Kathode dazu dient, ein Überkreuzen von Bondingdrähten zu vermeiden, ein Draht-Bonding und unterdrückt eine Vergrößerung der Flächen der leitfähigen Strukturen CP3 und CP4 während eines Draht-Bondings.
  • Verglichen mit einem Fall, in dem der Transistor T4 und die Diode D4 in Draufsicht nebeneinander angeordnet sind, kann ferner ein Anordnen des Transistors T4 und der Diode D4 in Draufsicht davor und dahinter die Länge der leitfähigen Struktur CP12 reduzieren und kann dadurch die Länge des isolierenden Substrats ZB2 ebenfalls reduzieren.
  • <Operation>
  • Im Übrigen kann, da in den Transistoren Q1 und Q2, die jeweils ein RC-IGBT sind, ein IGBT und eine Diode in einem Chip ausgebildet sind, die Gesamtfläche von jedem der Transistoren Q1 und Q2 verglichen mit einem Fall, in dem ein IGBT und eine Diode in separaten Chips vorgesehen sind, reduziert werden. Das heißt, obwohl der RC-IGBT in Draufsicht eine größere Chipfläche als diejenige eines individuellen IGBT hat, ist die Chipfläche des RC-IGBT letztlich kleiner als die gesamte Chipfläche eines individuellen IGBT und einer individuellen Diode. Aus diesem Grund kann die Verwendung von RC-IGBTs als die Transistoren Q1 und Q2 die Gesamtfläche des Halbleitermoduls reduzieren.
  • Wie oben beschrieben wurde, ist es möglich, die Gesamtfläche des Halbleitermoduls zu reduzieren, indem RC-IGBTs als die Transistoren Q1 und Q2 genutzt werden. Bevor wir zum technischen Gedanken einer Verwendung von RC-IGBTs als die Transistoren Q1 und Q2 gelangten, musste jedoch die Operation des Inverters vom I-Typ mit drei Niveaus, wie er oben beschrieben wurde, untersucht werden.
  • Das heißt, ein RC-IGBT hat bekanntlich eine Tendenz, größere Schaltverluste als ein individueller IGBT zu erzeugen. Daher kann, wie in der offengelegten japanischen Patentanmeldung Nr. 2003-70262 offenbart ist, die Verwendung von RC-IGBTs als all die Transistoren, die einen Inverter vom I-Typ mit drei Niveaus bilden, ungeachtet der Reduzierung der von einem Chip eingenommenen Fläche ein Problem aufwerfen, dass Schaltverluste zunehmen.
  • Nun wird eine Operation eines Inverters vom I-Typ mit drei Niveaus mit einem Beispiel eines Zweiphasen-Inverters vom I-Typ mit drei Niveaus beschrieben.
  • 5 bis 8 sind jeweils ein Schaltungsdiagramm, um eine Operation eines Zweiphasen-Inverters vom I-Typ mit drei Niveaus zu veranschaulichen. 5 bis 8 zeigen die gleiche Schaltungskonfiguration. Zunächst wird mit Verweis auf 5 die Schaltungskonfiguration beschrieben.
  • Wie in 5 dargestellt ist, enthält ein Zweiphasen-Inverter vom I-Typ mit drei Niveaus Halbbrückenschaltungen 91 und 92, denen elektrische Leistung durch in Reihe geschaltete Stromversorgungen PW1 und PW2 bereitgestellt wird. Man beachte, dass die Stromversorgung PW1 eine Stromversorgung von Vcc/2 bezüglich eines Eingangsknotens IN ist und die Stromversorgung PW2 eine Stromversorgung von Vcc/2 bezüglich eines Hauptstromversorgungsknotens N ist.
  • In der Halbbrückenschaltung 91 sind Transistoren T1, T2, T3 und T4 in der erwähnten Reihenfolge von einer Seite hohen Potentials aus zwischen dem Hauptstromversorgungsknoten P mit einem hohen Potential und dem Hauptstromversorgungsknoten N mit einem niedrigen Potential in Reihe geschaltet.
  • Die Transistoren T1 bis T4 sind IGBTs. Ein Kollektor des Transistors T1 ist mit dem Hauptstromversorgungsknoten P verbunden, dessen Emitter mit einem Kollektor des Transistors T2 verbunden ist. Ein Emitter des Transistors T2 ist mit einem Kollektor des Transistors T3 verbunden. Ein Emitter des Transistors T3 ist mit einem Kollektor des Transistors T4 verbunden. Ein Emitter des Transistors T4 ist mit dem Hauptstromversorgungsknoten N verbunden.
  • Zwischen einem Verbindungsknoten M1 des Transistors T1 und des Transistors T2 und einem Verbindungsknoten M2 des Transistors T3 und des Transistors T4 sind Dioden D5 und D6 mit der Reihenschaltung der Transistoren T2 und T3 antiparallel verbunden. Man beachte, dass die Dioden D5 und D6 als Klemmdioden dienen.
  • Ein Verbindungsknoten der Dioden D5 und D6 ist mit einem Eingangsknoten IN verbunden, der als Verbindungsknoten der Stromversorgung PW1 und der Stromversorgung PW2 dient. Ferner ist ein Verbindungsknoten M3 des Transistors T2 und des Transistors T3 mit einem Ausgangsknoten OUT der Halbbrückenschaltung 91 verbunden.
  • Dioden D1 bis D4 sind jeweils mit den Transistoren T1 bis T4 antiparallel verbunden.
  • Ferner sind in der Halbbrückenschaltung 92 Transistoren T5, T6, T7 und T8 in der erwähnten Reihenfolge von einer Seite hohen Potentials aus zwischen dem Hauptstromversorgungsknoten P und dem Hauptstromversorgungsknoten N in Reihe geschaltet.
  • Die Transistoren T5 bis T8 sind IGBTs. Ein Kollektor des Transistors T5 ist mit dem Hauptstromversorgungsknoten P verbunden, dessen Emitter mit einem Kollektor des Transistors T6 verbunden ist. Ein Emitter des Transistors T6 ist mit einem Kollektor des Transistors T7 verbunden. Ein Emitter des Transistors T7 ist mit einem Kollektor des Transistors T8 verbunden. Ein Emitter des Transistors T8 ist mit dem Hauptstromversorgungsknoten N verbunden.
  • Zwischen einem Verbindungsknoten M4 des Transistors T5 und des Transistors T6 und einem Verbindungsknoten M5 des Transistors T7 und des Transistors T8 sind Dioden D7 und D7 mit der Reihenschaltung der Transistoren T6 und T7 antiparallel verbunden. Man beachte, dass die Dioden D7 und D8 als Klemmdioden dienen.
  • Ein Verbindungsknoten der Dioden D7 und D8 ist mit dem Eingangsknoten IN verbunden, der als Verbindungsknoten der Stromversorgung PW1 und der Stromversorgung PW2 dient. Ferner ist ein Verbindungsknoten M6 des Transistors T6 und des Transistors T7 mit einem Ausgangsknoten OUT1 der Halbbrückenschaltung 92 verbunden.
  • Dioden D9 bis D12 sind jeweils mit den Transistoren T5 bis T8 antiparallel verbunden.
  • Ferner ist zwischen den Ausgangsknoten OUT der Halbbrückenschaltung 91 und den Ausgangsknoten OUT1 der Halbbrückenschaltung 92 eine induktive Last LD geschaltet.
  • Mit Verweis auf 5 bis 12 und ein in 13 dargestelltes Zeitdiagramm wird eine Schaltoperation solch eines Zweiphasen-Inverters vom I-Typ mit drei Niveaus beschrieben. 5 bis 12 zeigen jeweils schematisch einen EIN- oder AUS-Zustand jedes Transistors in Schaltmodi MD1 bis MD8. 13 zeigt ein Zeitdiagramm von EIN und AUS in jedem der Schaltmodi MD1 bis MD8 und einen Spannungswert einer an die Last LD angelegten Spannung Vout.
  • Der in 5 gezeigte Schaltmodus MD1 ist ein Modus, in welchem die an die Last LD angelegte Spannung Vout 0 ist. Die Transistoren T2, T3, T6 und T7 sind alle eingeschaltet, wohingegen die Transistoren T1, T4, T5 und T8 alle ausgeschaltet sind. Daher fließt kaum ein Strom durch die Transistoren T2 und T3. Man beachte, dass die schraffierten Linien in 5 Vorrichtungen und eine Verdrahtung bezüglich des Schaltmodus MD1 repräsentieren.
  • Der in 6 gezeigte Schaltmodus MD2 ist ein Modus, in welchem die an die Last LD angelegte Spannung Vout Vcc/2 beträgt. Schaltet man den Transistor T8 ein, fließt ein Strom durch die Diode D5, den Transistor T2, die Last LD und die Transistoren T7 und T8. Man beachte, dass die schraffierten Linien in 6 Vorrichtungen und eine Verdrahtung bezüglich des Schaltmodus MD2 repräsentieren.
  • Der in 7 gezeigte Schaltmodus MD3 ist ein Modus, in welchem die an die Last LD angelegte Spannung Vout Vcc ist. Schaltet man den Transistor T1 ein, fließt ein Strom durch den Transistor T1, den Transistor T2, die Last LD und die Transistoren T7 und T8. Man beachte, dass die schraffierten Linien in 7 Vorrichtungen und eine Verdrahtung bezüglich des Schaltmodus MD3 repräsentieren.
  • Der in 8 gezeigte Schaltmodus MD4 ist ein Modus, in welchem die an die Last LD angelegte Spannung Vout Vcc/2 beträgt. Schaltet man den Transistor T8 aus, fließt ein Strom durch den Transistor T1, den Transistor T2, die Last LD, den Transistor T7 und die Diode D8. Man beachte, dass die schraffierten Linien in 8 Vorrichtungen und eine Verdrahtung bezüglich des Schaltmodus MD4 repräsentieren.
  • Der in 9 gezeigte Schaltmodus MD5 ist ein Modus, in welchem die an die Last LD angelegte Spannung Vout 0 ist. Die Transistoren T2, T3, T6 und T7 sind alle eingeschaltet, wohingegen die Transistoren T1, T4, T5 und T8 alle ausgeschaltet sind. Daher fließt durch die Transistoren T2 und T3 kaum ein Strom. Man beachte, dass die schraffierten Linien in 9 Vorrichtungen und eine Verdrahtung bezüglich des Schaltmodus MD5 repräsentieren.
  • Der in 10 gezeigte Schaltmodus MD6 ist ein Modus, in welchem die an die Last LD angelegte Spannung Vout -Vcc/2 beträgt. Schaltet man den Transistor T5 ein, fließt ein Strom durch den Transistor T5, den Transistor T6, die Last LD, den Transistor T3 und die Diode D6. Man beachte, dass die schraffierten Linien in 10 Vorrichtungen und eine Verdrahtung bezüglich des Schaltmodus MD6 repräsentieren.
  • Der in 11 gezeigte Schaltmodus MD7 ist ein Modus, in welchem die an die Last LD angelegte Spannung Vout -Vcc beträgt. Schaltet man den Transistor T4 ein, fließt ein Strom durch den Transistor T5, den Transistor T6, die Last LD und die Transistoren T3 und T4. Man beachte, dass die schraffierten Linien in 11 Vorrichtungen und eine Verdrahtung bezüglich des Schaltmodus MD7 repräsentieren.
  • Der in 12 gezeigte Schaltmodus MD8 ist ein Modus, in welchem die an die Last LD angelegte Spannung Vout -Vcc/2 beträgt. Schaltet man den Transistor T5 aus, fließt ein Strom durch die Diode D7, den Transistor T6, die Last LD und die Transistoren T3 und T4. Man beachte, dass die schraffierten Linien in 12 Vorrichtungen und eine Verdrahtung bezüglich des Schaltmodus MD8 repräsentieren.
  • Im Übrigen ist der Zeitpunkt, zu dem der Transistor T2 eingeschaltet wird, wenn der Modus vom Schaltmodus MD8 in den Schaltmodus MD1 geändert wird. Eine an die Last LD im Schaltmodus MD1 anzulegende Spannung beträgt 0 V, und durch den Transistor T2 soll kaum ein Strom fließen. Ein Schaltverlust in einer Schaltvorrichtung wird durch einen Betrag erzeugt, der durch Integrieren eines Stroms und einer Spannung, die zur gleichen Zeit fließen, berechnet wird. Somit wird, falls ein Strom, der fließt, nachdem eine Schaltvorrichtung, nämlich der Transistor T2, eingeschaltet ist, knapp bzw. begrenzt ist, der Schaltverlust des Transistors T2 dementsprechend reduziert.
  • Ähnlich ist der Zeitpunkt, zu dem der Transistor T3 eingeschaltet wird, wenn der Modus vom Schaltmodus MD4 in den Schaltmodus MD5 geändert wird. Eine an die Last LD im Schaltmodus MD5 anzulegende Spannung beträgt 0 V und durch den Transistor T3 soll kaum ein Strom fließen. Ein Schaltverlust in einer Schaltvorrichtung wird durch einen Betrag erzeugt, der durch Integrieren eines Stroms und einer Spannung, die zur gleichen Zeit fließen, berechnet wird. Somit wird, falls ein Strom, der fließt, nachdem eine Schaltvorrichtung, nämlich der Transistor T3, eingeschaltet ist, begrenzt ist, der Schaltverlust des Transistors T3 dementsprechend reduziert.
  • Ferner ist der Zeitpunkt, zu dem der Transistor T2 ausgeschaltet wird, wenn der Modus vom Schaltmodus MD6 in den Schaltmodus MD7 geändert wird. Obgleich eine an die Last LD im Schaltmodus MD6 angelegte Spannung -Vcc/2 beträgt, fließt durch den Transistor T2 kaum ein Strom. Da ein durch den Transistor T2 fließender Strom gering ist, ist der Schaltverlust des Transistors T2, der durch einen Betrag erzeugt wird, der durch Integrieren eines Stroms und einer Spannung berechnet wird, klein, selbst wenn eine Spannung an den Transistor T2 angelegt wird, nachdem von dem Zustand aus, in dem kaum ein Strom fließt, ein Ausschalten ausgeführt wird.
  • Ähnlich ist der Zeitpunkt, zu dem der Transistor T3 ausgeschaltet wird, wenn der Modus vom Schaltmodus MD2 in den Schaltmodus MD3 geändert wird. Obgleich eine an die Last LD im Schaltmodus MD2 angelegte Spannung Vcc/2 beträgt, fließt durch den Transistor T3 kaum ein Strom. Da ein durch den Transistor T3 fließender Strom gering ist, ist der Schaltverlust des Transistors T3, der durch einen Betrag erzeugt wird, der durch Integrieren eines Stroms und einer Spannung berechnet wird, klein, selbst wenn eine Spannung an den Transistor T3 angelegt wird, nachdem von dem Zustand aus, in dem kaum ein Strom fließt, ein Ausschalten ausgeführt wird.
  • Im Gegensatz dazu ist der Zeitpunkt, zu dem der Transistor T1 eingeschaltet wird, wenn der Modus vom Schaltmodus MD2 in den Schaltmodus MD3 geändert wird. Eine an die Last LD im Schaltmodus MD2 angelegte Spannung beträgt Vcc/2, und ein noch größerer Laststrom wird durch den Transistor T1 zu fließen beginnen, nachdem der Transistor T1 eingeschaltet ist. Daher ist der Schaltverlust des Transistors T1, der durch einen Betrag erzeugt wird, der durch Integrieren eines Stroms und einer Spannung berechnet wird, groß.
  • Ähnlich ist der Zeitpunkt, zu dem der Transistor T4 eingeschaltet wird, wenn der Modus vom Schaltmodus MD6 in den Schaltmodus MD7 geändert wird. Eine an die Last LD im Schaltmodus MD6 angelegte Spannung beträgt -Vcc/2, und ein noch größerer Laststrom wird durch den Transistor T4 zu fließen beginnen, nachdem der Transistor T4 eingeschaltet ist. Daher ist der Schaltverlust des Transistors T4, der durch einen Betrag erzeugt wird, der durch Integrieren eines Stroms und einer Spannung berechnet wird, groß.
  • Ferner ist der Zeitpunkt, zu dem der Transistor T1 ausgeschaltet wird, wenn der Modus vom Schaltmodus MD4 in den Schaltmodus MD5 geändert wird. Eine an die Last LD im Schaltmodus MD4 angelegte Spannung beträgt Vcc/2, und ein Laststrom fließt, wenn der Transistor T1 ausgeschaltet ist. Daher ist der Schaltverlust des Transistors T1, der durch einen Betrag erzeugt wird, der durch Integrieren eines Stroms und einer Spannung berechnet wird, groß.
  • Ähnlich ist der Zeitpunkt, zu dem der Transistor T4 ausgeschaltet wird, wenn der Modus vom Schaltmodus MD8 in den Schaltmodus MD1 geändert wird. Eine an die Last LD im Schaltmodus MD8 angelegte Spannung beträgt -Vcc/2, und ein Laststrom fließt, wenn der Transistor T4 ausgeschaltet ist. Daher ist der Schaltverlust des Transistors T4, der durch einen Betrag erzeugt wird, der durch Integrieren eines Stroms und einer Spannung berechnet wird, groß.
  • Auf diese Weise sind in dem Inverter vom I-Typ mit drei Niveaus Schaltverluste, die erzeugt werden, wenn die Transistoren T1 und T4 ein- oder ausgeschaltet werden, größer als Schaltverluste, die erzeugt werden, wenn die Transistoren T2 und T3 ein- oder ausgeschaltet werden. Falls jeder der Transistoren T1 und T4 auch durch einen RC-IGBT ersetzt wird, der bekanntlich höhere Schaltverluste als ein individueller IGBT aufweist, werden somit die Schaltverluste in unerwünschter Weise weiter erhöht.
  • Umgekehrt fokussierten sich die Erfinder auf den Umstand, dass in dem Inverter vom I-Typ mit drei Niveaus Schaltverluste, die erzeugt werden, wenn die Transistoren T2 und T3 ein- oder ausgeschaltet werden, geringer als Schaltverluste sind, die erzeugt werden, wenn die Transistoren T1 und T4 ein- oder ausgeschaltet werden, wie in der obigen Beschreibung und gelangten zu einer Schlussfolgerung, dass ein Ersetzen der Transistoren T2 und T3 durch RC-IGBTs eine Zunahme der Schaltverluste unterdrückt und folglich solch eine Ersetzung durch RC-IGBTs die von einem Chip eingenommene Fläche reduzieren kann.
  • Wie für die Dioden D2 und D3 machen ferner stationäre Verluste den Großteil ihrer Verluste aus, und der Anteil von Schaltverlusten ist gering. Das heißt, die Dioden D2 und D3 sind Dioden, die als Freilaufdioden dienen. Wenn ein Zustand von dem Zustand des in 6 gezeigten Schaltmodus MD2 in den Zustand des in 5 gezeigten Schaltmodus MD1 geändert wird, fließt ein Freilaufstrom durch die Diode D3. 14 zeigt einen Strompfad eines solchen Falls.
  • Wie in 14 gezeigt ist, fließt ein Freilaufstrom durch die Dioden D4 und D3, die Last LD, den Transistor T7 und die Diode D8, so dass er in den Eingangsknoten IN fließt. Wenn ein Zustand von dem Zustand, in dem ein Strom durch die Diode D3 fließt, in den Zustand des in 5 gezeigten Schaltmodus MD1 geändert wird, in dem kein Strom mehr durch die Diode D3 fließt, fließt kein Erholungsstrom, der erzeugt wird, nachdem der Strom durch die Diode D3 fließt, durch die Diode D3, sondern fließt durch den Transistor T3, da der Transistor T3 eingeschaltet ist. Daher werden in der Diode D3 Erholungsverluste, d.h. Schaltverluste, kaum erzeugt.
  • Das Gleiche gilt in der Diode D2. Wenn ein Zustand vom Zustand des in 10 gezeigten Schaltmodus MD6 in den Zustand des in 9 gezeigten Schaltmodus MD5 geändert wird, fließt durch die Diode D2 ein Freilaufstrom. 15 zeigt einen Strompfad eines solchen Falls.
  • Wie in 15 gezeigt ist, fließt ein Freilaufstrom vom Eingangsknoten IN durch die Diode D7, den Transistor T6, die Last LD und die Dioden D2 und D1, so dass er in die Stromversorgung PW1 fließt. Wenn ein Zustand von dem Zustand, in dem ein Strom durch die Diode D2 fließt, in den Zustand des in 9 gezeigten Schaltmodus MD5 geändert wird, in dem durch die Diode D2 kein Strom mehr fließt, fließt durch die Diode D2 kein Erholungsstrom, der erzeugt wird, nachdem der Strom durch die Diode D2 fließt, sondern fließt durch den Transistor T2, da der Transistor T2 eingeschaltet ist. Daher werden in der Diode D2 Erholungsverluste, d.h. Schaltverluste, kaum erzeugt.
  • Die Erfinder fokussierten sich auf den Umstand, dass wie für die Dioden D2 und D3 stationäre Verluste den Großteil ihrer Verluste ausmachen und der Anteil von Schaltverlusten wie in der obigen Beschreibung gering ist, und kamen zu einer Schlussfolgerung, dass ein Ersetzen der Dioden D2 und D3 durch RC-IGBTs eine Zunahme von Schaltverlusten unterdrückt und folglich solch eine Ersetzung durch RC-IGBTs die von einem Chip eingenommene Fläche reduzieren kann.
  • Durch die Untersuchung der Operation eines Inverters vom I-Typ mit drei Niveaus wie oben beschrieben gelangten die Erfinder zu dem technischen Gedanken, RC-IGBTs zu verwenden, um den Transistor T2 und die Diode D2 und den Transistor T3 und die Diode D3 zu bilden.
  • Im Übrigen ist wie in der obigen Beschreibung, obgleich der RC-IGBT in Draufsicht eine größere Chipfläche als diejenige eines individuellen IGBT aufweist, die Chipfläche des RC-IGBT letztendlich kleiner als die gesamte Chipfläche eines individuellen IGBT und einer individuellen Diode. Aus diesem Grund kann die Verwendung von RC-IGBTs als die Transistoren Q1 und Q2 die Gesamtfläche des Halbleitermoduls reduzieren. Ferner hängt die Fläche eines aktiven Bereichs eines Transistors im RC-IGBT von der Chipfläche des RC-IGBT ab und ist letztendlich kleiner als die Chipfläche eines individuellen IGBT. Wärme wird jedoch an sich von der gesamten Fläche des RC-IGBT dissipiert. Somit ist eine Wärmedissipationsfläche durch eine Chipfläche des RC-IGBT, nicht durch die Fläche eines aktiven Bereichs eines Transistors im RC-IGBT definiert. Da die Chipfläche des RC-IGBT größer als die Chipfläche eines individuellen IGBT ist, ist ferner die Wärmedissipationsfläche des RC-IGBT größer als diejenige eines individuellen IGBT. Auf diese Weise kann die Verwendung von RC-IGBTs als die Transistoren Q1 und Q2 die Fläche zum Dissipieren von aufgrund stationärer Verluste erzeugter Wärme vergrößern und einen Anstieg der Chiptemperatur unterdrücken.
  • <Anwendung in einem Zweiphasen-Inverter vom I-Typ mit drei Niveaus>
  • 16 ist ein Schaltungsdiagramm eines Falls, in dem diese bevorzugte Ausführungsform auf einen Zweiphasen-Inverter vom I-Typ mit drei Niveaus angewendet wird. Man beachte, dass den gleichen Komponenten des oben unter Bezugnahme auf 5 beschriebenen Zweiphasen-Inverters vom I-Typ mit drei Niveaus die gleichen Bezugszeichen verliehen sind und eine sich überschneidende Beschreibung weggelassen wird.
  • Wie in 16 gezeigt ist, dienen in einer Halbbrückenschaltung 91 eines Zweiphasen-Inverters vom I-Typ mit drei Niveaus ein Transistor T2 und eine Diode D2 als ein Transistor Q1, der aus einem RC-IGBT gebildet ist, und ein Transistor T3 und eine Diode D3 dienen als ein Transistor Q2, der aus einem RC-IGBT gebildet ist. Ferner dienen in einer Halbbrückenschaltung 92 ein Transistor T6 und eine Diode D10 als ein Transistor Q3, der aus einem RC-IGBT gebildet ist, und ein Transistor T7 und eine Diode D11 dienen als ein Transistor Q4, der aus einem RC-IGBT gebildet ist.
  • Eine Unterbringung solch eines Zweiphasen-Inverters 100 vom I-Typ mit drei Niveaus in einer Einheit kann eine Anbringungsfläche reduzieren, verglichen mit einem Fall, in dem ein Zweiphasen-Inverter vom I-Typ mit drei Niveaus gebildet wird, indem mit einem externen Draht zwei Halbleitermodule verbunden werden, die jeweils einen in 1 gezeigten Einphasen-Inverter vom I-Typ mit drei Niveaus enthalten.
  • <Anwendung in einem Dreiphasen- Inverter vom I-Typ mit drei Niveaus>
  • 17 ist ein Schaltungsdiagramm eines Falls, in dem diese bevorzugte Ausführungsform auf einen Dreiphasen-Inverter vom I-Typ mit drei Niveaus angewendet wird. Man beachte, dass den gleichen Komponenten des oben unter Bezugnahme auf 16 beschriebenen Zweiphasen-Inverters vom I-Typ mit drei Niveaus die gleichen Bezugszeichen verliehen sind und eine sich überschneidende Beschreibung weggelassen wird.
  • Wie in 17 gezeigt ist, enthält ein Dreiphasen-Inverter 200 vom I-Typ mit drei Niveaus Halbbrückenschaltungen 91, 92 und 93, denen elektrische Leistung durch in Reihe geschaltete Stromversorgungen PW1 und PW2 bereitgestellt wird.
  • In der Halbbrückenschaltung 93 sind Transistoren T9, Q5, Q6 und T12 in der erwähnten Reihenfolge von einer Seite hohen Potentials aus zwischen einem Hauptstromversorgungsknoten P, der ein hohes Potential aufweist und mit einer positiven Elektrode der Stromversorgung PW1 verbunden ist, und einem Hauptstromversorgungsknoten N, der ein niedriges Potential aufweist und mit einer negativen Elektrode der Stromversorgung PW2 verbunden ist, in Reihe geschaltet.
  • Die Transistoren T9 und T12 sind IGBTs, und die Transistoren Q5 und Q6 sind RC-IGBTs.
  • Ein Kollektor des Transistors T9 ist mit dem Hauptstromversorgungsknoten P verbunden, dessen Emitter mit einem Kollektor des Transistors Q5 verbunden ist. Ein Emitter des Transistors Q5 ist mit einem Kollektor des Transistors Q6 verbunden. Ein Emitter des Transistors Q6 ist mit einem Kollektor des Transistors T12 verbunden. Ein Emitter des Transistors T12 ist mit dem Hauptstromversorgungsknoten N verbunden.
  • Zwischen einem Verbindungsknoten M7 des Transistors T9 und des Transistors Q5 und einem Verbindungsknoten M8 des Transistors Q6 und des Transistors T12 sind Dioden D13 und D14 mit der Reihenschaltung der Transistoren Q5 und Q6 antiparallel verbunden. Man beachte, dass die Dioden D13 und D14 als Klemmdioden dienen.
  • Ein Verbindungsknoten der Dioden D13 und D14 ist mit einem Eingangsknoten IN verbunden, der als Verbindungsknoten der Stromversorgung PW1 und der Stromversorgung PW2 dient. Ferner ist ein Verbindungsknoten M9 des Transistors Q5 und des Transistors Q6 mit einem Ausgangsknoten OUT2 der Halbbrückenschaltung 93 verbunden.
  • Dioden D15 und D18 sind mit den Transistoren T9 bzw. T12 antiparallel verbunden und sind mit den Transistoren T9 und T12 als externe Dioden verbunden.
  • Indessen enthalten die Transistoren Q5 und Q6 Transistoren T10 bzw. T11, die jeweils ein IGBT sind, und Dioden D16 und D17 sind mit den Transistoren T10 bzw. T11 antiparallel verbunden. Die Dioden D16 und D17 sind eingebaute Dioden, die im gleichen Chip wie die jeweiligen Transistoren T10 und T11 ausgebildet sind.
  • Ferner sind ein Ausgangsknoten OUT der Halbbrückenschaltung 91, ein Ausgangsknoten OUT1 der Halbbrückenschaltung 92 und der Ausgangsknoten OUT2 der Halbbrückenschaltung 93 mit einer induktiven Last LD verbunden.
  • Eine Unterbringung solch eines Dreiphasen-Inverters 200 vom I-Typ mit drei Niveaus in einer Einheit kann eine Anbringungsfläche reduzieren, verglichen mit einem Fall, in dem ein Dreiphasen-Inverter vom I-Typ mit drei Niveaus gebildet wird, indem mit einem externen Draht drei Halbleitermodule verbunden werden, die jeweils einen in 1 dargestellten Einphasen-Inverter vom I-Typ mit drei Niveaus enthalten.
  • <Zweite bevorzugte Ausführungsform>
  • 18 ist ein Schaltungsdiagramm, das eine Halbbrückenschaltung 90A eines Inverters vom I-Typ mit drei Niveaus gemäß einer zweiten bevorzugten Ausführungsform der vorliegenden Erfindung zeigt.
  • Wie in 18 gezeigt ist, wird in einer Halbbrückenschaltung 90A des Inverters vom I-Typ mit drei Niveaus elektrische Leistung mittels in Reihe geschalteter Stromversorgungen PW1 und PW2 bereitgestellt. Transistoren T1, Q1, Q2 und T4 sind in der erwähnten Reihenfolge von einer Seite hohen Potentials aus zwischen einem Hauptstromversorgungsknoten P, der ein hohes Potential aufweist und mit einer positiven Elektrode der Stromversorgung PW1 verbunden ist, und einem Hauptstromversorgungsknoten N, der ein niedriges Potential aufweist und mit einer negativen Elektrode der Stromversorgung PW2 verbunden ist, in Reihe geschaltet.
  • Die Transistoren T1 und T4 sind N-Kanal-Transistoren aus einem Siliziumcarbid-Metalloxid-Halbleiter (SiCMOS), die Siliziumcarbid (SiC) als Halbleitermaterial nutzen, und die Transistoren Q1 und Q2 sind RC-IGBTs.
  • Ein Drain des Transistors T1 ist mit dem Hauptstromversorgungsknoten P verbunden, dessen Source mit einem Kollektor des Transistors Q1 verbunden ist. Ein Emitter des Transistors Q1 ist mit einem Kollektor des Transistors Q2 verbunden. Ein Emitter des Transistors Q2 ist mit einem Drain des Transistors T4 verbunden. Eine Source des Transistors T4 ist mit dem Hauptstromversorgungsknoten N verbunden.
  • Zwischen einem Verbindungsknoten M1 des Transistors T1 und des Transistors Q1 und einem Verbindungsknoten M2 des Transistors Q2 und des Transistors T4 sind Dioden D5 und D6 mit der Reihenschaltung der Transistoren Q1 und Q2 antiparallel verbunden. Man beachte, dass die Dioden D5 und D6 SiC-Schottky-Barriere-Dioden sind, die SiC als Halbleitermaterial nutzen, und als Klemmdioden dienen.
  • Ein Verbindungsknoten der Dioden D5 und D6 ist mit einem Eingangsknoten IN verbunden, der als Verbindungsknoten der Stromversorgung PW1 und der Stromversorgung PW2 dient. Ferner ist ein Verbindungsknoten M3 des Transistors Q1 und des Transistors Q2 mit einem Ausgangsknoten OUT der Halbbrückenschaltung 90A verbunden.
  • Dioden D1 und D4 sind mit den Transistoren T1 bzw. T4 antiparallel verbunden. Man beachte, dass die Dioden D1 und D4 SiC-Schottky-Barriere-Dioden sind und mit den Transistoren T1 bzw. T4 als externe Dioden verbunden sind.
  • Indessen enthalten die Transistoren Q1 und Q2 Transistoren T2 bzw. T3, die jeweils ein IGBT sind, und Dioden D2 und D3 sind mit den Transistoren T2 bzw. T3 antiparallel verbunden. Die Dioden D2 und D3 sind eingebaute Dioden, die im gleichen Chip wie die jeweiligen Transistoren T2 und T3 ausgebildet sind.
  • Wie in der obigen Beschreibung sind in dem Inverter vom I-Typ mit drei Niveaus Schaltverluste, die erzeugt werden, wenn die Transistoren T1 und T4 ein- oder ausgeschaltet werden, größer als Schaltverluste, die erzeugt werden, wenn die Transistoren T2 und T3 ein- oder ausgeschaltet werden. Falls jeder der Transistoren T1 und T4 aus einem SiCMOS-Transistor gebildet ist, der bekanntlich geringere Schaltverluste als eine Silizium-Schaltvorrichtung aufweist, die Silizium (Si) als Halbleitermaterial nutzt, können die Schaltverluste der Transistoren T1 und T4 reduziert werden.
  • Ferner können, falls die Dioden D1, D4, D5 und D6 aus SiC-Schottky-Barriere-Dioden gebildet werden, Schaltverluste reduziert werden, da eine SiC-Schottky-Barriere-Diode kaum Erholungsverluste erzeugt.
  • Auf diese Weise können, falls die Transistoren T1 und T4 aus SiCMOS-Transistoren gebildet werden und die Dioden D1, D4, D5 und D6 aus SiC-Schottky-Barriere-Dioden gebildet werden, Schaltverluste weiter reduziert werden, und ein Temperaturanstieg in jedem Chip kann unterdrückt werden.
  • Man beachte, dass auch in der Halbbrückenschaltung 90A des Inverters vom I-Typ mit drei Niveaus gemäß der zweiten bevorzugten Ausführungsform ein RC-IGBT so ausgebildet ist, dass er in Draufsicht eine größere Chipfläche als ein individueller MOS-Transistor aufweist, und eine Wärmedissipationsfläche des RC-IGBT größer als diejenige eines individuellen MOS-Transistors ist. Daher kann die Verwendung von RC-IGBTs als die Transistoren Q1 und Q2 die Fläche zum Dissipieren von aufgrund stationärer Verluste erzeugter Wärme vergrößern und einen Anstieg der Chiptemperatur unterdrücken.
  • Man beachte, dass in der vorliegenden Erfindung jede der bevorzugten Ausführungsformen frei kombiniert werden kann und jede der bevorzugten Ausführungsformen innerhalb des Umfangs der Erfindung wie jeweils geeignet modifiziert oder weggelassen werden kann.
  • Obgleich die Erfindung im Detail dargestellt und beschrieben worden ist, ist die vorhergehende Beschreibung in allen Aspekten veranschaulichend und nicht beschränkend. Es versteht sich daher, dass zahlreiche Modifikationen und Variationen konzipiert werden können, ohne vom Umfang der Erfindung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • JP 2003070262 [0002, 0039]

Claims (5)

  1. Inverter vom I-Typ mit drei Niveaus, umfassend: zwischen einem ersten Hauptstromversorgungsknoten (P), der mit einem ersten Potential versorgt wird, und einem zweiten Hauptstromversorgungsknoten (N), der mit einem zweiten Potential versorgt wird, das niedriger als das erste Potential ist, erste, zweite, dritte und vierte Schaltvorrichtungen (T1, Q1, Q2, T4), die in der oben erwähnten Reihenfolge von der Seite des ersten Potentials aus in Reihe geschaltet sind; erste, zweite, dritte und vierte Dioden (D1, D2, D3, D4), die mit den ersten, zweiten, dritten bzw. vierten Schaltvorrichtungen antiparallel verbunden sind; und zwischen einem Verbindungsknoten (M1) der ersten und zweiten Schaltvorrichtungen und einem Verbindungsknoten (M2) der dritten und vierten Schaltvorrichtungen, fünfte und sechste Dioden (D5, D6), die in Reihe und mit der Reihenschaltung der zweiten und dritten Schaltvorrichtungen antiparallel verbunden sind, wobei ein Verbindungsknoten der fünften und sechsten Dioden mit einem Eingangsknoten (IN) verbunden ist, der mit einem Zwischenpotential zwischen dem ersten Potential und zweiten Potential versorgt wird, ein Verbindungsknoten der zweiten und dritten Schaltvorrichtungen mit einem Ausgangsknoten (OUT) verbunden ist, die zweite Schaltvorrichtung und die zweite Diode aus einem IGBT bzw. einer Diode gebildet sind, die in einem ersten, rückwärts leitenden IGBT enthalten sind, und die dritte Schaltvorrichtung und die dritte Diode aus einem IGBT bzw. einer Diode gebildet sind, die in einem zweiten, rückwärts leitenden IGBT enthalten sind.
  2. Inverter vom I-Typ mit drei Niveaus nach Anspruch 1, wobei die erste Schaltvorrichtung ein IGBT ist, eine Chipfläche des ersten, rückwärts leitenden IGBT größer als eine Chipfläche der ersten Schaltvorrichtung ist, die vierte Schaltvorrichtung ein IGBT ist, und eine Chipfläche des zweiten, rückwärts leitenden IGBT größer als eine Chipfläche der vierten Schaltvorrichtung ist.
  3. Inverter vom I-Typ mit drei Niveaus nach Anspruch 1, wobei die ersten und zweiten Schaltvorrichtungen jeweils aus einem MOS-Transistor gebildet sind, der Siliziumcarbid als Halbleitermaterial nutzt, und die ersten, zweiten, fünften und sechsten Dioden jeweils aus einer Schottky-Barriere-Diode gebildet sind, die Siliziumcarbid als Halbleitermaterial nutzt.
  4. Inverter vom I-Typ mit drei Niveaus nach Anspruch 2, wobei eine Chipfläche des ersten, rückwärts leitenden IGBT größer als eine Chipfläche der ersten Schaltvorrichtung ist, und eine Chipfläche des zweiten, rückwärts leitenden IGBT größer als eine Chipfläche der vierten Schaltvorrichtung ist.
  5. Halbleitermodul, in welchem der Inverter vom I-Typ mit drei Niveaus nach Anspruch 1 in einer Einheit untergebracht ist, wobei der erste Hauptstromversorgungsknoten, der zweite Hauptstromversorgungsknoten, der Eingangsknoten und der Ausgangsknoten bei einem zentralen Teil der Einheit in einer Linie angeordnet sind.
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