DE102017200074A1 - Leistungsmodul mit MOSFET-Body-Diode, für welche ein Erregungstest effizient ausgeführt werden kann - Google Patents

Leistungsmodul mit MOSFET-Body-Diode, für welche ein Erregungstest effizient ausgeführt werden kann Download PDF

Info

Publication number
DE102017200074A1
DE102017200074A1 DE102017200074.0A DE102017200074A DE102017200074A1 DE 102017200074 A1 DE102017200074 A1 DE 102017200074A1 DE 102017200074 A DE102017200074 A DE 102017200074A DE 102017200074 A1 DE102017200074 A1 DE 102017200074A1
Authority
DE
Germany
Prior art keywords
terminal
mos transistor
housing
power module
barrier diode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE102017200074.0A
Other languages
English (en)
Inventor
Seiya SUGIMACHI
Masataka Shiramizu
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of DE102017200074A1 publication Critical patent/DE102017200074A1/de
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/40—Testing power supplies
    • G01R31/42—AC power supplies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/872—Schottky diodes
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
    • H02M7/42—Conversion of dc power input into ac power output without possibility of reversal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/32—Additional lead-in metallisation on a device or substrate, e.g. additional pads or pad portions, lines in the scribe line, sacrificed conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H01L2224/48139—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate with an intermediate bond, e.g. continuous wire daisy chain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19107—Disposition of discrete passive components off-chip wires

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Inverter Devices (AREA)
  • Testing Of Individual Semiconductor Devices (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

Ein Leistungsmodul weist einen ersten MOS-Transistor (Q1) und eine erste Schottky-Sperrdiode (D1) für einen unteren Zweig sowie einen zweiten MOS-Transistor (Q2) und eine zweite Schottky-Sperrdiode (D2) für einen oberen Zweig auf. In einer Ausführungsform sind ein positivseitiger Leistungsversorgungsanschluss (P) und ein negativseitiger Leistungsversorgungsanschluss (N) vorgesehen, während ein Ausgangsanschluss (MO), mit welchem der erste und zweite MOS-Transistor (Q1, Q2) verbunden sind, und ein Ausgangsanschluss (DO), mit welchem die erste und zweite Schottky-Sperrdiode (D1, D2) verbunden sind, als getrennte Ausgangsanschlüsse vorgesehen sind.

Description

  • Hintergrund der Erfindung
  • Gebiet der Erfindung
  • Die vorliegende Offenbarung bezieht sich auf ein Leistungsmodul, in welchem ein MOSFET (Metalloxidhalbleiter-Feldeffekttransistor) eingebaut ist, und auf ein Dreiphasen-Invertersystem, das dieses Leistungsmodul aufweist. Die vorliegende Offenbarung bezieht sich weiter auf ein Verfahren eines Testens eines Leistungsmoduls.
  • Beschreibung des Stands der Technik
  • Ein Leistungsmodul, in welchem ein Leistungs-MOSFET und eine Freilaufdiode, die antiparallel mit dem Leistungs-MOSFET verbunden ist, eingebaut sind, ist in eine praktische Anwendung gebracht worden. In solch einem Leistungsmodul wird oft eine Schottky-Sperrdiode, die durch einen Hochgeschwindigkeitsschaltbetrieb und eine geringe Durchlassspannung gekennzeichnet ist, als die Freilaufdiode verwendet (siehe zum Beispiel WO2010/004802 ).
  • Eine der Ausfallarten des MOSFETs (auch als MOS-Transistor bezeichnet) ist eine Schwächung einer Body-Diode, die aus einer Erregung derselben resultiert. Dieser Ausfall tritt aufgrund eines Anwachsens eines Stapelfehlers in einer Epitaxialschicht, das durch eine Elektroden-Loch-Paar-Bindungsenergie verursacht wird, auf, wenn ein Durchlassstrom kontinuierlich an eine PN-Verbindungsdiode wie eine Body-Diode angelegt wird. Insbesondere in dem Fall, in welchem ein Halbleiter mit breiter Bandlücke wie SiC (Siliziumkarbid) und GaN (Galliumnidtrid) und dergleichen als ein Halbleitermaterial verwendet wird, ist es wahrscheinlich, dass der Stapelfehler auftritt, und deshalb ist es wahrscheinlich, dass diese Ausfallart ein Problem darstellt.
  • Zusammenfassung der Erfindung
  • In dem Fall, in welchem eine Schottky-Sperrdiode mit einem geringen Durchlassspannungsabfall als die Freilaufdiode verwendet wird, fließt der größte Teil eines Freilaufstroms durch die Schottky-Sperrdiode. Somit kann ein Strom, der durch die Body-Diode des MOSFETs fließt, reduziert werden. Wenn der MOSFET jedoch einen Schaltbetrieb ausführt, bewirkt eine gegenelektromotorische Kraft, welche in einer parasitären Induktivitätskomponente an jedem von dem Kollektor-Anschluss und dem Emitter-Anschluss des MOSFETs als auch dem Kathodenanschluss und dem Anodenanschluss der Freilaufdiode auftritt, dass ein unmittelbarer Strom durch die Body-Diode des MOSFETs fließt. Deshalb stellt die Schwächung der Body-Diode, die aus einer Erregung resultiert, immer noch ein Problem dar.
  • Gewöhnlich wird für ein Leistungsmodul, in welchem ein MOSFET eingebaut ist, ein Erregungstest durch Anlegen eines Durchlassstroms an die Body-Diode für eine vorbestimmte Zeit durchgeführt. Auf diese Weise werden Chips von geringer Qualität ausgesondert (weil eine Verschlechterung von Charakteristiken der Chips von geringer Qualität gefördert wird). In dem Fall, in welchem eine Schottky-Sperrdiode als die Freilaufdiode verwendet wird, ist es jedoch schwierig, dieses Aussondern effizient durchzuführen. Das ist damit zu begründen, dass der größte Teil eines Stroms durch die Freilaufdiode fließt, und deshalb muss die Erregungszeit deutlich lang ausgelegt werden.
  • Die vorliegende Offenbarung berücksichtigt die vorstehend beschriebenen Probleme, und eine Hauptaufgabe der vorliegenden Offenbarung ist, ein Leistungsmodul mit einer MOSFET-Body-Diode zur Verfügung zu stellen, für welches ein Erregungstest effizient durchgeführt werden kann, selbst wenn eine Schottky-Sperrdiode als die Freilaufdiode verwendet wird.
  • Gemäß einem ersten Aspekt der vorliegenden Offenbarung weist ein Leistungsmodul auf: ein Gehäuse; einen ersten Anschluss, einen zweiten Anschluss, einen dritten Anschluss und einen vierten Anschluss, welche an dem Gehäuse befestigt sind und mit einer Außenseite verbunden werden können; einen ersten MOS-(Metalloxidhalbleiter-)Transistor; einen zweiten MOS-Transistor; eine erste Schottky-Sperrdiode; und eine zweite Schottky-Sperrdiode. Der erste MOS-Transistor ist in dem Gehäuse enthalten, ist zwischen dem ersten Anschluss und dem zweiten Anschluss angeschlossen und weist eine Durchlassrichtung von dem zweiten Anschluss zu dem ersten Anschluss auf. Der zweite MOS-Transistor ist in dem Gehäuse enthalten, ist zwischen dem zweiten Anschluss und dem dritten Anschluss angeschlossen und weist eine Durchlassrichtung von dem dritten Anschluss zu dem zweiten Anschluss auf. Die erste Schottky-Sperrdiode ist in dem Gehäuse enthalten, weist eine mit dem ersten Anschluss verbundene Anode auf, und weist eine mit dem vierten Anschluss verbundene Kathode auf. Die zweite Schottky-Sperrdiode ist in dem Gehäuse enthalten, weist eine mit dem dritten Anschluss verbundene Kathode auf, und weist eine mit dem vierten Anschluss verbundene Anode auf. Keine andere Diode außer den jeweiligen Body-Dioden des ersten und zweiten MOS-Transistors ist mit dem zweiten Anschluss verbunden.
  • Gemäß einem zweiten Aspekt der vorliegenden Offenbarung weist ein Leistungsmodul auf: ein Gehäuse; einen ersten Anschluss, einen zweiten Anschluss, einen dritten Anschluss, einen vierten Anschluss und einen fünften Anschluss, welche an dem Gehäuse befestigt sind und mit einer Außenseite verbunden werden können; einen ersten MOS-Transistor; einen zweiten MOS-Transistor; eine erste Schottky-Sperrdiode; und eine zweite Schottky-Sperrdiode. Der erste MOS-Transistor ist in dem Gehäuse enthalten, ist zwischen dem ersten Anschluss und dem zweiten Anschluss angeschlossen und weist eine Durchlassrichtung von dem zweiten Anschluss zu dem ersten Anschluss auf. Der zweite MOS-Transistor ist in dem Gehäuse enthalten, ist zwischen dem zweiten Anschluss und dem dritten Anschluss angeschlossen und weist eine Durchlassrichtung von dem dritten Anschluss zu dem zweiten Anschluss auf. Die erste Schottky-Sperrdiode ist in dem Gehäuse enthalten, weist eine mit dem zweiten Anschluss verbundene Kathode auf und weist eine mit dem vierten Anschluss verbundene Anode auf. Die zweite Schottky-Sperrdiode ist in dem Gehäuse enthalten, weist eine mit dem zweiten Anschluss verbundene Anode auf und weist eine mit dem fünften Anschluss verbundene Kathode auf.
  • Gemäß einem dritten Aspekt der vorliegenden Offenbarung weist ein Leistungsmodul auf: ein Gehäuse; einen ersten Anschluss, einen zweiten Anschluss und einen dritten Anschluss, welche an dem Gehäuse befestigt sind und mit einer Außenseite verbunden werden können; einen ersten MOS-Transistor; einen zweiten MOS-Transistor; eine erste Schottky-Sperrdiode; und eine zweite Schottky-Sperrdiode. Der erste MOS-Transistor ist in dem Gehäuse enthalten, ist zwischen dem ersten Anschluss und dem zweiten Anschluss angeschlossen und weist eine Durchlassrichtung von dem zweiten Anschluss zu dem ersten Anschluss auf. Der zweite MOS-Transistor ist in dem Gehäuse enthalten, ist zwischen dem zweiten Anschluss und dem dritten Anschluss angeschlossen und weist eine Durchlassrichtung von dem dritten Anschluss zu dem zweiten Anschluss auf. Die erste Schottky-Sperrdiode ist in dem Gehäuse enthalten, liegt parallel zu dem ersten MOS-Transistor, weist eine mit dem ersten Anschluss verbundene Anode auf, und weist eine mit dem zweiten Anschluss verbundene Kathode auf. Die zweite Schottky-Sperrdiode ist in dem Gehäuse enthalten, liegt parallel zu dem zweiten MOS-Transistor, weist eine mit dem zweiten Anschluss verbundene Anode auf, und weist eine mit dem dritten Anschluss verbundene Kathode auf. Ein Stromwert an einem ersten Kreuzungspunkt liegt in einem Bereich von ±10% eines Nennstroms des Leistungsmoduls, wobei der erste Kreuzungspunkt eine Kreuzungspunkt ist von:
    einer Strom-Spannungs-Kennlinie des ersten MOS-Transistors, wenn bewirkt wird, dass ein Durchlassstrom in einer Body-Diode des ersten MOS-Transistors fließt; und
    einer Strom-Spannungs-Kennlinie der ersten Schottky-Sperrdiode, wenn bewirkt wird, dass ein Durchlassstrom in der ersten Schottky-Sperrdiode fließt. Weiter liegt ein Stromwert an einem zweiten Kreuzungspunkt in einem Bereich von ±10% des Nennstroms des Leistungsmoduls, wobei der zweite Kreuzungspunkt ein Kreuzungspunkt ist von:
    einer Strom-Spannungs-Kennlinie des zweiten MOS-Transistors, wenn bewirkt wird, dass ein Durchlassstrom in einer Body-Diode des zweiten MOS-Transistors fließt; und
    einer Strom-Spannungs-Kennlinie der zweiten Schottky-Sperrdiode, wenn bewirkt wird, dass ein Durchlassstrom in der zweiten Schottky-Sperrdiode fließt.
  • Das signifikante Merkmal des Leistungsmoduls gemäß dem ersten Aspekt ist, dass zwei getrennte Ausgangsanschlüsse vorgesehen sind, die eingerichtet sind, eine Wechselspannung auszugeben, und zwar ein Ausgangsanschluss (zweiter Anschluss) zwischen dem ersten und zweiten MOSFET und ein Ausgangsanschluss (vierter Anschluss) zwischen der ersten und zweiten Freilaufdiode. Das signifikante Merkmal des Leistungsmoduls gemäß dem zweiten Aspekt ist, dass zwei getrennte positivseitige Anschlüsse und zwei getrennte negativseitige Anschlüsse vorgesehen sind, die eingerichtet sind, eine Gleichspannung zu empfangen, und zwar negativseitige Anschlüsse (erster Anschluss und vierter Anschluss), die jeweils mit dem ersten MOSFET und der ersten Freilaufdiode verbunden sind, und positivseitige Anschlüsse (dritter Anschluss und fünfter Anschluss), die jeweils mit dem zweiten MOSFET und der zweiten Freilaufdiode verbunden sind. Somit kann, wenn ein Erregungstest durchgeführt wird, bewirkt werden, dass ein Durchlassstrom nur in der Body-Diode des MOSFETs fließt. Deshalb können MOSFET-Chips von geringer Qualität effizient ausgesondert werden.
  • Weiter wird bezüglich des Leistungsmoduls gemäß dem dritten Aspekt bewirkt, dass ein Strom größer als der Nennstrom in der Durchlassrichtung der Body-Diode des MOSFETs fließt, wenn ein Erregungstest durchgeführt wird, um dadurch zu ermöglichen, dass ein höherer Durchlassstrom in der Body-Diode fließt als der Strom, der in der Freilaufdiode fließt. Somit können MOSFET-Chips von geringer Qualität effizient ausgesondert werden.
  • Die vorstehenden und andere Aufgaben, Merkmale, Aspekte und Vorteile der vorliegenden Erfindung werden aus der nachfolgenden detaillierten Beschreibung der vorliegenden Erfindung ersichtlicher, wenn sie in Verbindung mit den begleitenden Zeichnungen betrachtet werden.
  • Kurze Beschreibung der Zeichnungen
  • 1 ist ein Schaltbild, das eine Anordnung eines Leitungsmoduls 20 in einer ersten Ausführungsform zeigt.
  • 2 ist eine Draufsicht, die ein Beispiel der Anordnung eines Halbleiter-Chips zeigt, der in dem Leistungsmodul 20 in 1 enthalten ist.
  • 3 ist ein Flussdiagramm, das einen Ablauf eines Erregungstests für das Leistungsmodul 20 in 1 zeigt.
  • 4 ist ein Schaltbild, das eine Anordnung eines Leistungsmoduls 21 in einer zweiten Ausführungsform zeigt.
  • 5 ist eine Draufsicht, die ein Beispiel der Anordnung eines Halbleiter-Chips zeigt, der in dem Leistungsmodul 21 in 4 enthalten ist.
  • 6 ist ein Flussdiagramm, das einen Ablauf eines Erregungstests für das Leistungsmodul 21 in 4 zeigt.
  • 7 ist ein Schaltbild, das eine Anordnung eines Leistungsmoduls 22 in einer dritten Ausführungsform zeigt.
  • 8 ist ein Schaltbild, das eine Anordnung eines Leistungsmoduls 23 in einer Modifikation von 7 zeigt.
  • 9 ist ein Schaltbild, das eine Anordnung eines Leistungsmoduls 24 in einer vierten Ausführungsform zeigt.
  • 10 ist ein Schaltbild, das eine Anordnung eines Leistungsmoduls 25 in einer Modifikation von 9 zeigt.
  • 11 ist ein Schaltbild, das eine Anordnung eines Leistungsmoduls 26 in einer fünften Ausführungsform zeigt.
  • 12 ist ein Diagramm, das ein Verhältnis zwischen einer elektrischen Charakteristik einer Body-Diode eines MOS-Transistors Q1 und der elektrischen Charakteristik einer Schottky-Sperrdiode D1 in 11 darstellt.
  • 13 ist ein Flussdiagramm, das einen Ablauf eines Erregungstests für das Leistungsmodul 26 in 11 zeigt.
  • 14 ist eine Querschnittsansicht, die ein Beispiel der Anordnung von Schottky-Sperrdioden D1, D2 in 11 zeigt.
  • 15 ist eine Querschnittsansicht, die ein anderes Beispiel der Anordnung von Schottky-Sperrdioden D1, D2 in 11 zeigt.
  • 16 ist ein Schaltbild, das eine Anordnung eines Leistungsmoduls 27 in einer sechsten Ausführungsform zeigt.
  • 17 ist eine Draufsicht, die ein Beispiel der Anordnung eines Halbleiter-Chips zeigt, der in dem Leistungsmodul 27 in 16 enthalten ist.
  • 18 ist ein Flussdiagramm, das einen Ablauf eines Erregungstests für das Leistungsmodul 27 in 16 zeigt.
  • 19 ist ein Diagramm, das eine Anordnung eines Dreiphasen-Invertersystems zeigt, in welchem das Leistungsmodul in 16 verwendet wird.
  • Beschreibung der bevorzugten Ausführungsformen
  • Jede Ausführungsform wird nachfolgend detailliert mit Bezug auf die Zeichnungen beschrieben. In jeder der folgenden Ausführungsformen wird ein Halbleiter mit breiter Bandlücke wie SiC (Siliziumkarbid) und GaN (Galliumnitrid) und dergleichen als ein Halbleitermaterial verwendet. Das Halbleitermaterial ist jedoch nicht darauf beschränkt. In der nachfolgenden Beschreibung sind die gleichen oder korrespondierende Elemente durch die gleichen Bezugszeichen gekennzeichnet, und eine Beschreibung davon braucht in einigen Fällen nicht wiederholt zu werden.
  • <Erste Ausführungsform>
  • [Anordnung eines Leistungsmoduls]
  • 1 ist ein Schaltbild, das eine Anordnung eines Leistungsmoduls 20 in einer ersten Ausführungsform zeigt. 1 zeigt zusätzlich eine integrierte Hochspannungsschaltung HVIC und eine integrierte Niedrigspannungsschaltung LVIC, welche als Komponenten einer Gate-Steuerungsschaltung dienen, die eingerichtet ist, das Leitungsmodul zu treiben.
  • Bezüglich 1 weist das Leistungsmodul 20 ein Gehäuse 30, welches elektrisch isolierend ist (zum Beispiel aus Harz besteht), einen negativseitigen Anschluss N, einen Ausgangsanschluss MO1, einen positivseitigen Anschluss P, einen Ausgangsanschluss DO1, einen erste MOS-Transistor Q1, einen zweiten MOS-Transistor Q2, eine erste Schottky-Sperrdiode D1 und eine zweite Schottky-Sperrdiode D2 auf.
  • Der negative Anschluss N, die Ausgangsanschlüsse MO1, DO1 und der positivseitige Anschluss P sind an dem Gehäuse 30 befestigt und können mit einer Außenseite des Leistungsmoduls 20 verbunden werden. Wie in 1 gezeigt, ist ein charakteristisches Merkmal, dass zwei getrennte Ausgangsanschlüsse MO1, DO1 vorgesehen sind.
  • Der MOS-Transistor Q1 ist in dem Gehäuse 30 enthalten und zwischen dem negativseitigen Anschluss N und dem Ausgangsanschluss MO1 angeschlossen. Der MOS-Transistor Q1 ist ein N-Kanal-MOS-Transistor, der eine vertikale Struktur aufweist. Der MOS-Transistor Q1 weist eine Durchlassrichtung von dem Ausgangsanschluss MO1 zu dem negativseitigen Anschluss N auf (die Richtung von der Drain zu der Source). Eine Body-Diode des MOS-Transistors Q1 weist eine Durchlassrichtung von dem negativseitigen Anschluss N zu dem Ausgangsanschluss MO1 auf (die Richtung von der Anode zu der Kathode der Body-Diode). Wie in 1 gezeigt, sind an der Drain und der Source des MOS-Transistors Q1 jeweilige parasitäre Induktivitäten LMD und LMS durch einen Draht eingeführt.
  • Der MOS-Transistor Q2 ist in dem Gehäuse 30 enthalten und zwischen dem Ausgangsanschluss MO1 und dem positivseitigen Anschluss P angeschlossen. Der MOS-Transistor Q2 ist ein N-Kanal-MOS-Transistor, der eine vertikale Struktur aufweist. Der MOS-Transistor Q2 weist eine Durchlassrichtung von dem positivseitigen Anschluss P zu dem Ausgangsanschluss MO1 auf (die Richtung von der Drain zu der Source). Eine Body-Diode des MOS-Transistors Q2 weist eine Durchlassrichtung von dem Ausgangsanschluss MO1 zu dem positivseitigen Anschluss P auf (die Richtung von der Anode zu der Kathode der Body-Diode). Wie in 1 gezeigt, sind an der Drain und der Source des MOS-Transistors Q2 jeweilige parasitäre Induktivitäten LMD und LMS durch einen Draht eingeführt.
  • Die Schottky-Sperrdiode D1 ist in dem Gehäuse 30 enthalten, weist eine mit dem negativseitigen Anschluss N verbundene Anode auf und weist eine mit dem Ausgangsanschluss DO1 verbundene Kathode auf. Wie in 1 gezeigt, sind an der Anode und der Kathode der Schottky-Sperrdiode D1 jeweilige parasitäre Induktivitäten LDA und LDK durch einen Draht eingeführt.
  • Die Schottky-Sperrdiode D2 ist in dem Gehäuse 30 enthalten, weist eine mit dem positivseitigen Anschluss P verbundene Kathode auf und weist eine mit dem Ausgangsanschluss DO1 verbundene Anode auf. Wie in 1 gezeigt, sind an der Anode und der Kathode der Schottky-Sperrdiode D2 jeweilige parasitäre Induktivitäten LDA und LDK durch einen Draht eingeführt.
  • In der vorstehend beschriebenen Anordnung ist keine andere Diode außer den jeweiligen Body-Dioden der MOS-Transistoren Q1, Q2 mit dem Ausgangsanschluss MO1 verbunden, welcher einer der Ausgangsanschlüsse MO1, DO1 ist. Somit kann, wenn ein Erregungstest durchgeführt wird, bewirkt werden, dass ein Durchlassstrom in den jeweiligen Body-Dioden der MOS-Transistoren Q1, Q2 durch einen Pfad fließt, welcher von einem Pfad durch die Schottky-Sperrdioden D1, D2 getrennt ist. Wenn das Leistungsmodul als eine Halbbrücke verwendet wird, wird eine Gleichspannung zwischen dem positivseitigen Anschluss P und dem negativseitigen Anschluss N angelegt, und die Ausgangsanschlüsse MO1, DO1 sind mit einem gemeinsamen Ausgangsknoten (nicht gezeigt) verbunden, der eingerichtet ist, eine Wechselspannung auszugeben.
  • Das Leistungsmodul 20 weist weiter Gate-Anschlüsse G1, G2 und einen Source-Anschluss S2 auf, und diese Gate-Anschlüsse und dieser Source-Anschluss sind an dem Gehäuse 30 befestigt. Die Gate-Anschlüsse G1, G2 sind mit jeweiligen Gates der MOS-Transistoren Q1, Q2 verbunden, und der Source-Anschluss S2 ist mit der Source des MOS-Transistors Q2 verbunden.
  • [Anordnung einer Gate-Treiberschaltung]
  • Bezüglich 1 weist die Gate-Treiberschaltung des Leistungsmoduls 20 eine integrierte Niedrigspannungsschaltung LVIC, eine integrierte Hochspannungsschaltung HVIC, eine Gleichstromleistungsversorgung VD, einen Kondensator C12, ein Widerstandselement R10, eine Diode 10 und einen Kondensator C10 auf.
  • Die integrierte Niedrigspannungsschaltung LVIC ist mit Anschlüssen GO, VDI, VI, VNC ausgestattet. Die integrierte Niedrigspannungsschaltung LVIC gibt über den Anschluss GO an einen Gate-Anschluss G1 des Leistungsmoduls 20 eine Gate-Treiberspannung gemäß einem Steuersignal Vin_N aus, welches an den Anschluss VI angelegt wird. Der Anschluss VNC dient als ein Referenzpotentialknoten und ist mit dem negativseitigen Anschluss N des Leistungsmoduls 20 verbunden. Zwischen dem Anschluss VNC und dem Anschluss VDI sind die Gleichstromleistungsversorgung VD und der Kondensator C12 parallel zueinander angeschlossen.
  • Die integrierte Hochspannungsschaltung HVIC ist mit Anschlüssen GO, VS, VDI, VI, VNC, BS ausgestattet. Die integrierte Hochspannungsschaltung HVIC gibt über den Anschluss GO an einen Gate-Anschluss G2 des Leistungsmoduls 20 eine Gate-Treiberspannung gemäß einem Steuersignal Vin_P aus, welches an den Anschluss VI angelegt wird. Der Anschluss VNC dient als ein Referenzpotentialknoten und ist mit dem negativseitigen Anschluss N des Leistungsmoduls 20 verbunden. Zwischen dem Anschluss VNC und dem Anschluss VDI sind die Gleichstromleistungsversorgung VD und der Kondensator C12 parallel zueinander angeschlossen.
  • Eine Schaltung für ein Bootstrapping ist mit dem Anschluss BS der integrierten Hochspannungsschaltung HVIC verbunden. Insbesondere ist der Kondensator C10 zwischen dem Anschluss BS und dem Ausgangsanschluss MO1 des Leistungsmoduls angeschlossen.
  • Die Kathode der Diode D10 ist weiter mit dem Anschluss BS verbunden. Die Anode der Diode D10 ist über das Widerstandselement R10 mit dem Anschluss VDI (und deshalb mit der positiven Elektrode der Gleichstromleistungsversorgung VD) verbunden. Entsprechend wird, wenn der MOS-Transistor Q1 den Zustand EIN aufweist, eine Spannung der Gleichstromleistungsversorgung VD an den Anschluss BS angelegt, und diese Spannung wird in dem Kondensator C10 gespeichert. Wenn der MOS-Transistor Q1 den Zustand AUS aufweist und der MOS-Transistor Q2 den Zustand EIN aufweist, wird ein Potential, welches durch Addieren der in dem Kondensator C10 gespeicherten Spannung (die Spannung der Gleichstromleistungsversorgung VD) zu dem Potential des positivseitigen Anschlusses P bestimmt wird, an den Anschluss BS angelegt.
  • Der Anschluss VS der integrierten Hochspannungsschaltung HVIC ist mit dem Source-Anschluss S2 des Leistungsmoduls 20 (der Source des MOS-Transistors Q2) verbunden und über ein Widerstandselement R11 und einen MOS-Transistor Q11, welche interne Elemente der integrierten Hochspannungsschaltung sind, mit dem Anschluss VNC (Referenzpotential) verbunden. Wenn der MOS-Transistor Q1 den Zustand EIN aufweist, kann der MOS-Transistor Q11 ebenso eingestellt sein, den Zustand EIN aufzuweisen, um das Potential des Ausgangsanschlusses MO1 des Leistungsmoduls 20 schnell an das Referenzpotential anzugleichen.
  • [Anordnung eines Halbleiter-Chips auf einem isolierenden Substrat]
  • 2 ist eine Draufsicht, die ein Beispiel der Anordnung eines Halbleiter-Chips zeigt, der in dem Leistungsmodul 20 in 1 enthalten ist. Bezüglich 2 weist das Leistungsmodul 20 weiter ein isolierendes Substrat 40, das in dem Gehäuse 30 in 1 enthalten ist, und leitfähige Muster 42, 44A, 44B, 46 auf, die aus Kupferfolie oder dergleichen auf dem isolierenden Substrat 40 ausgebildet sind.
  • Das leitfähige Muster 42 ist über einen Bond-Draht 50 mit dem positivseitigen Anschluss P verbunden. Das leitfähige Muster 44A ist über einen Bond-Draht 50 mit dem Ausgangsanschluss MO1 verbunden. Das leitfähige Muster 44B ist über einen Bond-Draht 50 mit dem Ausgangsanschluss DO1 verbunden. Das leitfähige Muster 46 ist über einen Bond-Draht 50 mit dem negativseitigen Anschluss N verbunden.
  • Die Drain-Elektrode des MOS-Transistors Q1 ist durch ein Lötmittel auf dem leitfähigen Muster 44A angeschlossen. Die Kathoden-Elektrode der Schottky-Sperrdiode D1 ist durch ein Lötmittel auf dem leitfähigen Muster 44B angeschlossen. Die Drain-Elektrode des MOS-Transistors Q2 und die Kathoden-Elektrode der Schottky-Sperrdiode D2 sind durch ein Lötmittel auf dem leitfähigen Muster 42 angeschlossen.
  • Die Source-Elektrode des MOS-Transistors Q1 und die Anoden-Elektrode der Schottky-Sperrdiode D1 sind über einen Bond-Draht 50 mit dem leitfähigen Muster 46 verbunden. Die Source-Elektrode des MOS-Transistors Q2 ist über einen Bond-Draht 50 mit dem leitfähigen Muster 44A verbunden. Die Anoden-Elektrode der Schottky-Sperrdiode D2 ist über einen Bond-Draht 50 mit dem leitfähigen Muster 44B verbunden. Obwohl 2 zeigt, dass die leitfähigen Muster und die Bond-Drähte als Verbindung zum Verbinden des Halbleiter-Chips mit den Anschlüssen verwendet werden, ist die Verbindung nicht darauf beschränkt.
  • [Ablauf zum Testen eines Leistungsmoduls]
  • 3 ist ein Flussdiagramm, das einen Ablauf eines Erregungstests für das Leistungsmodul 20 in 1 zeigt. Die folgenden Schritte können jeder durch eine automatische Testvorrichtung ausgeführt werden, die als eine Computer-basierte Vorrichtung ausgelegt ist.
  • Bezüglich 3 werden zunächst vor einer Erregung der Body-Dioden der MOS-Transistoren eine Messung einer elektrischen Charakteristik des MOS-Transistors Q1 (Schritt S110) und eine Messung der elektrischen Charakteristik des MOS-Transistors Q2 (Schritt S120) durchgeführt. Es gibt keine Einschränkung dafür, welcher der Schritte S110 und S120 zuerst auszuführen ist. Die zu messenden elektrischen Charakteristiken können zum Beispiel ein Durchlassspannungsabfall, ein Durchlassleckstrom oder dergleichen sein.
  • Als Nächstes wird ein Gleichstrom für eine vorbestimmte Zeit in der Richtung von dem negativseitigen Anschluss N zu dem Ausgangsanschluss MO1 angelegt (Schritt S130) angelegt. Somit wird die Body-Diode des MOS-Transistors Q1 mit einem Durchlassstrom erregt. Weiter wird ein Gleichstrom für eine vorbestimmte Zeit in der Richtung von dem Ausgangsanschluss MO1 zu dem positivseitigen Anschluss P angelegt (Schritt S140). Somit wird die Body-Diode des MOS-Transistors Q2 mit einem Durchlassstrom erregt. Es gibt keine Einschränkung dafür, welcher der Schritte S130 und S140 zuerst auszuführen ist.
  • Nach den vorstehend beschriebenen Erregungsschritten S130, S140 werden eine Messung der elektrischen Charakteristik des MOS-Transistors Q1 (Schritt S150) und eine Messung der elektrischen Charakteristik des MOS-Transistors Q2 (Schritt S160) ausgeführt. Die zu messende elektrische Charakteristik ist die gleiche wie diejenige in den Schritten S110, S120. Es gibt keine Einschränkung dafür, welcher der Schritte S150 und S160 zuerst auszuführen ist.
  • Danach wird basierend auf einer Veränderung der elektrischen Charakteristik des MOS-Transistors Q1 vor dem Erregungsschritt S130 zu der elektrischen Charakteristik davon nach dem Erregungsschritt S130 festgestellt, ob der MOS-Transistor Q1 defekt ist oder nicht (Schritt S170). Weiter wird basierend auf einer Veränderung der elektrischen Charakteristik des MOS-Transistors Q2 vor dem Erregungsschritt S140 zu der elektrischen Charakteristik davon nach dem Erregungsschritt S140 festgestellt, ob der MOS-Transistor Q2 defekt ist oder nicht (Schritt S180). Zum Beispiel wird, wenn sich der Durchlassspannungsabfall und der Durchlassleckstrom eines MOS-Transistors kaum verändert haben, der MOS-Transistor als nicht defekt bestimmt. Im Gegensatz dazu wird, wenn sich einer der Werte, die den Durchlassspannungsabfall und den Durchlassleckstrom repräsentieren, so verändert hat, dass er einen Schwellenwert überschreitet, der MOS-Transistor als defekt bestimmt. Es gibt keine Einschränkung dafür, welcher der Schritte S170 und S180 zuerst auszuführen ist.
  • [Wirkungen]
  • Wie aus dem Vorstehenden ersichtlich ist, ist das wesentliche Merkmal des Leistungsmoduls 20 gemäß der ersten Ausführungsform, dass zwei getrennte Ausgangsanschlüsse der Halbbrücke vorgesehen sind, und zwar der Ausgangsanschluss MO1 zwischen den MOS-Transistoren Q1, Q2 und der Ausgangsanschluss DO1 zwischen den Freilaufdioden D1, D2. Als eine Folge davon kann bewirkt werden, dass ein Durchlassstrom nur in den jeweiligen Body-Dioden der MOS-Transistoren Q1, Q2 fließt, wenn ein Erregungstest durchgeführt wird. Deshalb können MOS-Transistor-Chips von geringer Qualität effizient ausgesondert werden.
  • <Zweite Ausführungsform>
  • [Anordnung eines Leistungsmoduls]
  • 4 ist ein Schaltbild, das eine Anordnung eines Leistungsmoduls 21 in einer zweiten Ausführungsform zeigt. 4 zeigt zusätzlich eine integrierte Hochspannungsschaltung HVIC und eine integrierte Niedrigspannungsschaltung LVIC, welche als Komponenten einer Gate-Treiberschaltung dienen, die eingerichtet ist, das Leistungsmodul zu treiben.
  • Das Leistungsmodul 21 in 4 wird durch Ändern der Zahl von Anschlüssen des Leistungsmoduls 20 in 1 und Ändern der Verbindung zwischen jedem Halbleiter-Chip und den Anschlüssen des Leistungsmoduls 20 erhalten. Insbesondere weist das Leistungsmodul 21 ein Gehäuse 30, einen negativseitigen Anschluss NM1, einen Ausgangsanschluss O1, einen positivseitigen Anschluss PM1, einen negativseitigen Anschluss ND1, einen positivseitigen Anschluss PD1, einen ersten MOS-Transistor Q1, einen zweiten MOS-Transistor Q2, eine erste Schottky-Sperrdiode D1 und eine zweite Schottky-Sperrdiode D2 auf.
  • Die negativen Anschlüsse ND1, NM1, der Ausgangsanschluss O1 und die positivseitigen Anschlüsse PM1, PD1 sind an dem Gehäuse 30 befestigt und können mit einer Außenseite des Leistungsmoduls verbunden werden. Wie in 4 gezeigt, ist ein charakteristisches Merkmal, das zwei getrennte positivseitige Anschlüsse PM1, PD1 vorgesehen sind und zwei getrennte negativseitige Anschlüsse ND1, NM1 vorgesehen sind.
  • Der MOS-Transistor Q1 ist in dem Gehäuse 30 enthalten und zwischen dem negativseitigen Anschluss NM1 und dem Ausgangsanschluss O1 angeschlossen. Der MOS-Transistor Q1 ist ein N-Kanal-MOS-Transistor, der eine vertikale Struktur aufweist. Der MOS-Transistor Q1 weist eine Durchlassrichtung von dem Ausgangsanschluss O1 zu dem negativseitigen Anschluss NM1 auf (die Richtung von der Drain zu der Source). Eine Body-Diode des MOS-Transistors Q1 weist eine Durchlassrichtung von dem negativseitigen Anschluss NM1 zu dem Ausgangsanschluss O1 auf (die Richtung von der Anode zu der Kathode der Body-Diode).
  • Der MOS-Transistor Q2 ist in dem Gehäuse 30 enthalten und zwischen dem Ausgangsanschluss O1 und dem positivseitigen Anschluss PM1 angeschlossen. Der MOS-Transistor Q2 ist ein N-Kanal-MOS-Transistor, der eine vertikale Struktur aufweist. Der MOS-Transistor Q2 weist eine Durchlassrichtung von dem positivseitigen Anschluss PM1 zu dem Ausgangsanschluss O1 auf (die Richtung von der Drain zu der Source). Eine Body-Diode des MOS-Transistors Q2 weist eine Durchlassrichtung von dem Ausgangsanschluss O1 zu dem positivseitigen Anschluss PM1 auf (die Richtung von der Anode zu der Kathode der Body-Diode).
  • Die Schottky-Sperrdiode D1 ist in dem Gehäuse 30 enthalten, weist eine mit dem negativseitigen Anschluss ND1 verbundene Anode auf und weist eine mit dem Ausgangsanschluss O1 verbundene Kathode auf. Die Schottky-Sperrdiode D2 ist in dem Gehäuse 30 enthalten, weist eine mit dem positivseitigen Anschluss PD1 verbundene Kathode auf und weist eine mit dem Ausgangsanschluss O1 verbundene Anode auf. Andere Merkmale in 4 sind ähnlich zu denjenigen in der ersten Ausführungsform, die vorstehend in Verbindung mit 1 beschrieben ist. Deshalb sind die gleichen oder korrespondierende Elemente durch die gleichen Bezugszeichen gekennzeichnet, und die Beschreibung davon wird hier nicht wiederholt.
  • In der vorstehend beschriebenen Anordnung kann, wenn ein Erregungstest durchgeführt wird, bewirkt werden, dass ein Durchlassstrom in den jeweiligen Body-Dioden der MOS-Transistoren Q1, Q2 durch einen Pfad fließt, der von einem Pfad durch die Schottky-Sperrdioden D1, D2 getrennt ist. Wenn das Leistungsmodul als eine Halbbrücke verwendet wird, sind die positivseitigen Anschlüsse PM1, PD1 mit einem gemeinsamen positivseitigen Eingangsknoten (nicht gezeigt) verbunden, die negativseitigen Anschlüsse ND1, NM1 sind mit einem gemeinsamen negativseitigen Eingangsknoten (nicht gezeigt) verbunden, und eine Gleichspannung wird zwischen dem positivseitigen Eingangsknoten und dem negativseitigen Eingangsknoten angelegt. Eine Wechselspannung wird von dem Ausgangsanschluss O1 ausgegeben.
  • [Anordnung einer Gate-Treiberschaltung]
  • Bezüglich 4 ist ein Kondensator C10 für ein Bootstrapping zwischen dem Anschluss BS der integrierten Hochspannungsschaltung HVIC und dem Ausgangsanschluss O1 des Leistungsmoduls 21 angeschlossen. Andere Merkmale sind ähnlich zu denjenigen in 1. Deshalb sind die gleichen oder korrespondierende Elemente durch die gleichen Bezugszeichen gekennzeichnet, und die Beschreibung davon wird hier nicht wiederholt.
  • [Anordnung eines Halbleiter-Chips auf einem isolierenden Substrat]
  • 5 ist eine Draufsicht, die ein Beispiel der Anordnung eines Halbleiter-Chips zeigt, der in dem Leistungsmodul 21 in 4 enthalten ist. Bezüglich 5 weist das Leistungsmodul 21 weiter ein isolierendes Substrat 40, das in dem Gehäuse 30 in 4 enthalten ist, und leitfähige Muster 42A, 42B, 44, 46A, 46B auf, die aus Kupferfolie oder dergleichen auf dem isolierenden Substrat 40 ausgebildet sind.
  • Das leitfähige Muster 42A ist über einen Bond-Draht 50 mit dem positivseitigen Anschluss PM1 verbunden. Das leitfähige Muster 42B ist über einen Bond-Draht 50 mit dem positivseitigen Anschluss PD1 verbunden. Das leitfähige Muster 44 ist über einen Bond-Draht 50 mit dem Ausgangsanschluss O1 verbunden. Das leitfähige Muster 46A ist über einen Bond-Draht 50 mit dem negativseitigen Anschluss ND1 verbunden. Das leitfähige Muster 46B ist über einen Bond-Draht 50 mit dem negativseitigen Anschluss NM1 verbunden.
  • Die Drain-Elektrode des MOS-Transistors Q1 und die Kathoden-Elektrode der Schottky-Sperrdiode D1 sind durch ein Lötmittel auf dem leitfähigen Muster 44 angeschlossen. Die Drain-Elektrode des MOS-Transistors Q2 ist durch ein Lötmittel auf dem leitfähigen Muster 42A angeschlossen. Die Kathoden-Elektrode der Schottky-Sperrdiode D2 ist durch ein Lötmittel auf dem leitfähigen Muster 42B angeschlossen.
  • Die Source-Elektrode des MOS-Transistors Q1 ist über einen Bond-Draht 50 mit dem leitfähigen Muster 46B verbunden. Die Anoden-Elektrode der Schottky-Sperrdiode D1 ist über einen Bond-Draht 50 mit dem leitfähigen Muster 46A verbunden. Die Source-Elektrode des MOS-Transistors Q2 und die Anoden-Elektrode der Schottky-Sperrdiode D2 sind über einen Bond-Draht 50 mit dem leitfähigen Muster 44 verbunden. Obwohl 5 zeigt, dass die leitfähigen Muster und der Bond-Draht als Verbindung für ein Verbinden des Halbleiter-Chips mit den Anschlüssen verwendet werden, ist die Verbindung nicht darauf beschränkt.
  • [Ablauf zum Testen des Leistungsmoduls]
  • 6 ist ein Flussdiagramm, das einen Ablauf eines Erregungstests für ein Leistungsmodul 21 in 4 zeigt. Jeder Schritt in 6 kann durch eine automatische Testvorrichtung ausgeführt werden, die als eine Computer-basierte Vorrichtung ausgelegt ist.
  • Schritte S210, S220, S230, S240, S250, S260, S270 und S280 in 6 korrespondieren jeweils zu den Schritten S110, S120, S130, S140, S150, S160, S170 und S180 in 3. Bis auf den erregten Abschnitt in den Schritten S230, S240 ist jeder Schritt in 6 im Wesentlichen identisch mit dem korrespondierenden Schritt in 3. Deshalb wird die Beschreibung davon hier nicht wiederholt.
  • In Schritt S230 wird ein Gleichstrom für eine vorbestimmte Zeit in der Richtung von dem negativseitigen Anschluss NM1 zu dem Ausgangsanschluss O1 angelegt. Somit wird die Body-Diode des MOS-Transistors Q1 mit einem Durchlassstrom erregt. In Schritt S240 wird ein Gleichstrom für eine vorbestimmte Zeit in der Richtung von dem Ausgangsanschluss O1 zu dem positivseitigen Anschluss PM1 angelegt. Somit wird die Body-Diode des MOS-Transistors Q2 mit einem Durchlassstrom erregt. Es gibt keine Einschränkung dafür, welcher der Schritte S230 und S240 zuerst auszuführen ist.
  • [Wirkungen]
  • Wie aus dem Vorstehenden ersichtlich ist, sind in Anbetracht des Leistungsmoduls 21 der zweiten Ausführungsform die zwei getrennten positivseitigen Anschlüsse und die zwei getrennten negativseitigen Anschlüsse zum Empfangen einer Gleichspannung vorgesehen, und zwar der positivseitige Anschluss PM1 und der negativseitige Anschluss NM1, die jeweils mit den MOS-Transistoren Q1, Q2 verbunden sind, und der positivseitige Anschluss PD1 und der negativseitige Anschluss ND1, die jeweils mit den Freilaufdioden D1, D2 verbunden sind. Als eine Folge davon kann bewirkt werden, dass ein Durchlassstrom nur in den jeweiligen Body-Dioden der MOS-Transistoren Q1, Q2 fließt, wenn ein Erregungstest durchgeführt wird. Deshalb können MOS-Transistor-Chips von geringer Qualität effizient ausgesondert werden.
  • <Dritte Ausführungsform>
  • [Vollbrückenanordnung]
  • 7 ist ein Schaltbild, das eine Anordnung eines Leistungsmoduls 22 in einer dritten Ausführungsform zeigt. In 7 ist ein Beispiel der Erweiterung von dem Leistungsmodul 20 in 1 zu einer Vollbrückenanordnung gezeigt.
  • Bezüglich 7 unterscheidet sich das Leistungsmodul 22 von dem Leistungsmodul 20 in 1 darin, dass das Leistungsmodul 22 weiter einen Ausgangsanschluss MO2, einen Ausgangsanschluss DO2, einen dritten MOS-Transistor Q3, einen vierten MOS-Transistor Q4, eine dritte Schottky-Sperrdiode D3 und eine vierte Schottky-Sperrdiode D4 aufweist.
  • Wie in der Anordnung in 1 sind die Ausgangsanschlüsse MO2, DO2 an dem Gehäuse 30 befestigt und können mit einer Außenseite des Leistungsmoduls 22 verbunden werden. Ein charakteristisches Merkmal ist, dass zwei getrennte Ausgangsanschlüsse MO2 und DO2 vorgesehen sind.
  • Der MOS-Transistor Q3 ist in dem Gehäuse 30 enthalten und zwischen dem negativseitigen Anschluss N und dem Ausgangsanschluss MO2 angeschlossen. Der MOS-Transistor Q3 ist ein N-Kanal-MOS-Transistor, der eine vertikale Struktur aufweist. Der MOS-Transistor Q3 weist eine Durchlassrichtung von dem Ausgangsanschluss MO2 zu dem negativseitigen Anschluss N auf (die Richtung von der Drain zu der Source). Eine Body-Diode des MOS-Transistors Q3 weist eine Durchlassrichtung von dem negativseitigen Anschluss N zu dem Ausgansanschluss MO2 auf (die Richtung von der Anode zu der Kathode der Body-Diode).
  • Der MOS-Transistor Q4 ist in dem Gehäuse 30 enthalten und zwischen dem Ausgangsanschluss MO2 und dem positivseitigen Anschluss P angeschlossen. Der MOS-Transistor Q4 ist ein N-Kanal-MOS-Transistor, der eine vertikale Struktur aufweist. Der MOS-Transistor Q4 weist eine Durchlassrichtung von dem positivseitigen Anschluss P zu dem Ausgangsanschluss MO2 auf (die Richtung von der Drain zu der Source). Eine Body-Diode des MOS-Transistors Q4 weist eine Durchlassrichtung von dem Ausgansanschluss MO2 zu dem positivseitigen Anschluss P auf (die Richtung von der Anode zu der Kathode der Body-Diode).
  • Die Schottky-Sperrdiode D3 ist in dem Gehäuse 30 enthalten, weist eine mit dem negativseitigen Anschluss N verbundene Anode auf und weist eine mit dem Ausgangsanschluss DO2 verbundene Kathode auf. Die Schottky-Sperrdiode D4 ist in dem Gehäuse 30 enthalten, weist eine mit dem positivseitigen Anschluss P verbundene Kathode auf und weist eine mit dem Ausgangsanschluss DO2 verbundene Anode auf.
  • In der vorstehend beschriebenen Anordnung ist keine andere Diode außer den jeweiligen Body-Dioden der MOS-Transistoren Q1, Q2 mit dem Ausgangsanschluss MO1 verbunden, welcher einer der Ausgangsanschlüsse MO1, MO2, DO1, DO2 ist, und keine andere Diode außer den jeweiligen Body-Dioden der MOS-Transistoren Q3, Q4 ist mit dem Ausgangsanschluss MO2 verbunden, welcher einer der Ausgangsanschlüsse MO1, MO2, DO1, DO2 ist. Somit kann, wenn ein Erregungstest durchgeführt wird, bewirkt werden, dass ein Durchlassstrom in den jeweiligen Body-Dioden der MOS-Transistoren Q1, Q2, Q3, Q4 durch korrespondierende Pfade fließt, die von den Pfaden durch die Schottky-Sperrdioden D1, D2, D3, D4 getrennt sind. Wenn das Leistungsmodul als ein Invertersystem verwendet wird, wird eine Gleichspannung zwischen dem positivseitigen Anschluss P (positivseitiger Eingangsknoten) und dem negativseitigen Anschluss N (negativseitiger Eingangsknoten) angelegt. Weiter sind die Ausgangsanschlüsse MO1, DO1 mit einem gemeinsamen U-Phasen-Ausgangsknoten (nicht gezeigt) verbunden, der eingerichtet ist, eine U-Phasen-Wechselspannung auszugeben, und die Ausgangsanschlüsse MO2, DO2 sind mit einem gemeinsamen V-Phasen-Ausgangsknoten (nicht gezeigt) verbunden, der eingerichtet ist, eine V-Phasen-Wechselspannung auszugeben.
  • Das Leistungsmodul 22 weist weiter Gate-Anschlüsse G1, G2, G3, G4 und Source-Anschlüsse S2, S4 (nicht gezeigt) auf, und diese Gate-Anschlüsse und Source-Anschlüsse sind an dem Gehäuse 30 befestigt. Die Gate-Anschlüsse G1, G2, G3, G4 sind mit jeweiligen Gates der MOS-Transistoren Q1, Q2, Q3, Q4 verbunden, und die Source-Anschlüsse S2, S4 sind mit jeweiligen Sources der MOS-Transistoren Q2, Q4 verbunden. Andere Merkmale in 7 sind ähnlich zu denen der Anordnung des Leistungsmoduls 20 in 1. Deshalb sind die gleichen oder korrespondierende Elemente durch die gleichen Bezugszeichen gekennzeichnet, und die Beschreibung davon wird hier nicht wiederholt.
  • [Dreiphasen-Brückenanordnung]
  • 8 ist ein Schaltbild, das eine Anordnung eines Leistungsmoduls 23 in einer Modifikation von 7 zeigt. In 8 ist ein Beispiel der Erweiterung von dem Leistungsmodul 20 in 1 zu einer Dreiphasen-Brücke gezeigt.
  • Bezüglich 8 unterscheidet sich das Leistungsmodul 23 von dem Leistungsmodul 22 in 7 darin, dass das Leistungsmodul 23 weiter einen Ausgangsanschluss MO3, einen Ausgangsanschluss DO3, einen fünften MOS-Transistor Q5, einen sechsten MOS-Transistor Q6, eine fünfte Schottky-Sperrdiode D5 und eine sechste Schottky-Sperrdiode D6 aufweist.
  • Die Ausgangsanschlüsse MO3, DO3 sind an dem Gehäuse 30 befestigt und können zu einer Außenseite des Leistungsmoduls 23 verbunden werden. Wie in den Anordnungen in 1 und 7 ist ein charakteristisches Merkmal, dass zwei getrennte Ausgangsanschlüsse MO3, DO3 vorgesehen sind.
  • Der MOS-Transistor Q5 ist in dem Gehäuse 30 enthalten und zwischen dem negativseitigen Anschluss N und dem Ausgangsanschluss MO3 angeschlossen. Der MOS-Transistor Q5 ist ein N-Kanal-MOS-Transistor, der eine vertikale Struktur aufweist. Der MOS-Transistor Q5 weist eine Durchlassrichtung von dem Ausgangsanschluss MO3 zu dem negativseitigen Anschluss N auf (die Richtung von der Drain zu der Source). Eine Body-Diode des MOS-Transistors Q5 weist eine Durchlassrichtung von dem negativseitigen Anschluss N zu dem Ausgangsanschluss MO3 auf (die Richtung von der Anode zu der Kathode der Body-Diode).
  • Der MOS-Transistor Q6 ist in dem Gehäuse 30 enthalten und zwischen dem Ausgangsanschluss MO3 und dem positivseitigen Anschluss P angeschlossen. Der MOS-Transistor Q6 ist ein N-Kanal-MOS-Transistor, der eine vertikale Struktur aufweist. Der MOS-Transistor Q6 weist eine Durchlassrichtung von dem positivseitigen Anschluss P zu dem Ausgangsanschluss MO3 auf (die Richtung von der Drain zu der Source). Eine Body-Diode des MOS-Transistors Q6 weist eine Durchlassrichtung von dem Ausgangsanschluss MO3 zu dem positivseitigen Anschluss P auf (die Richtung von der Anode zu der Kathode der Body-Diode).
  • Die Schottky-Sperrdiode D5 ist in dem Gehäuse 30 enthalten, weist eine mit dem negativseitigen Anschluss N verbundene Anode auf und weist eine mit dem Ausgangsanschluss DO3 verbundene Kathode auf. Die Schottky-Sperrdiode D6 ist in dem Gehäuse 30 enthalten, weist eine mit dem positivseitigen Anschluss P verbundene Kathode auf und weist eine mit dem Ausgangsanschluss DO3 verbundene Anode auf.
  • In der vorstehend beschriebenen Anordnung ist keine andere Diode außer den jeweiligen Body-Dioden der MOS-Transistoren Q1, Q2 mit dem Ausgangsanschluss MO1 verbunden, welcher einer der Ausgangsanschlüsse MO1, MO2, MO3, DO1, DO2, DO3 ist, und keine andere Diode außer den jeweiligen Body-Dioden der MOS-Transistoren Q3, Q4 ist mit dem Ausgangsanschluss MO2 verbunden, welcher ein anderer der Ausgangsanschlüsse MO1, MO2, MO3, DO1, DO2, DO3 ist. Weiter ist keine andere Diode außer den jeweiligen Body-Dioden der MOS-Transistoren Q5, Q6 mit dem Ausgangsanschluss MO3 verbunden. Somit kann, wenn ein Erregungstest durchgeführt wird, bewirkt werden, dass ein Durchlassstrom in den jeweiligen Body-Dioden der MOS-Transistoren Q1, Q2, Q3, Q4, Q5, Q6 durch korrespondierende Pfade fließt, welche von den Pfaden durch die Schottky-Sperrdioden D1, D2, D3, D4, D5, D6 getrennt sind.
  • Wenn das Leistungsmodul als ein Dreiphasen-Invertersystem 123 verwendet wird, wird eine Gleichspannung zwischen einem positivseitigen Eingangsknoten NP, der mit dem positivseitigen Anschluss P verbunden ist, und dem negativseitigen Eingangsknoten NN, der mit dem negativseitigen Anschluss N verbunden ist, angelegt. Weiter sind die Ausgangsanschlüsse MO1, DO1 mit einem gemeinsamen U-Phasen-Ausgangsknoten NO1 verbunden, der eingerichtet ist, eine U-Phasen-Wechselspannung auszugeben, die Ausgangsanschlüsse MO2, DO2 sind mit einem gemeinsamen V-Phasen-Ausgangsknoten NO2 verbunden, der eingerichtet ist, eine V-Phasen-Wechselspannung auszugeben, und die Ausgangsanschlüsse MO3, DO3 sind mit einem gemeinsamen W-Phasen-Ausgangsknoten NO3 verbunden, der eingerichtet ist, eine W-Phasen-Wechselspannung auszugeben.
  • Das Leistungsmodul 23 weist weiter Gate-Anschlüsse G1, G2, G3, G4, G5, G6 und Source-Anschlüsse S2, S4, S6 (nicht gezeigt) auf, und diese Gate-Anschlüsse und Source-Anschlüsse sind an dem Gehäuse 30 befestigt. Die Gate-Anschlüsse G1, G2, G3, G4, G5, G6 sind mit jeweiligen Gates der MOS-Transistoren Q1, Q2, Q3, Q4, Q5, Q6 verbunden und die Source-Anschlüsse S2, S4, S6 sind mit jeweiligen Sources der MOS-Transistoren Q2, Q4, Q6 verbunden. Andere Merkmale in 8 sind ähnlich zu denjenigen der Anordnung des Leistungsmoduls 22 in 7. Deshalb sind die gleichen oder korrespondierende Elemente durch die gleichen Bezugszeichen gekennzeichnet, und die Beschreibung davon wird hier nicht wiederholt.
  • [Wirkungen]
  • Mit Bezug auf die Leistungsmodule 22, 23 der dritten Ausführungsform kann bewirkt werden, dass ein Durchlassstrom nur in den jeweiligen Body-Dioden der MOS-Transistoren Q1, Q2, Q3, Q4, Q5, Q6 fließt, wenn ein Erregungstest durchgeführt wird, wie in der ersten Ausführungsform. Deshalb können MOS-Transistor-Chips von geringer Qualität effizient ausgesondert werden.
  • <Vierte Ausführungsform>
  • [Vollbrückenanordnung]
  • 9 ist ein Schaltbild, das eine Anordnung eines Leistungsmoduls 24 in einer vierten Ausführungsform zeigt. In 9 ist ein Beispiel der Erweiterung von dem Leistungsmodul 21 in 4 zu einer Vollbrückenanordnung gezeigt.
  • Bezüglich 9 unterscheidet sich das Leistungsmodul 24 von dem Leistungsmodul 21 in 4 darin, dass das Leistungsmodul 24 weiter einen negativseitigen Anschluss NM2, einen Ausgangsanschluss O2, einen positivseitigen Anschluss PM2, einen negativseitigen Anschluss ND2 und einen positivseitigen Anschluss PD2 aufweist. Weiter unterscheidet sich das Leistungsmodul 24 von dem Leistungsmodul 21 in 4 darin, dass das Leistungsmodul 24 einen dritten MOS-Transistor Q3, einen vierten MOS-Transistor Q4, eine dritte Schottky-Sperrdiode D3 und eine vierte Schottky-Sperrdiode D4 aufweist.
  • Wie in der Anordnung in 4 sind die negativseitigen Anschlüsse NM2, ND2, der Ausgangsanschluss O2 und die positivseitigen Anschlüsse PM2, PD2 an dem Gehäuse 30 befestigt und können mit einer Außenseite des Leistungsmoduls verbunden werden. Wie in 9 gezeigt, ist ein charakteristisches Merkmal, dass zwei getrennte negativseitige Anschlüsse NM2, ND2 vorgesehen sind, und dass zwei getrennte positivseitige Anschlüsse PM2, PD2 vorgesehen sind.
  • Der MOS-Transistor Q3 ist in dem Gehäuse 30 enthalten und zwischen dem negativseitigen Anschluss NM2 und dem Ausgangsanschluss O2 angeschlossen. Der MOS-Transistor Q4 ist in dem Gehäuse 30 enthalten und zwischen dem Ausgangsanschluss O2 und dem positivseitigen Anschluss PM2 angeschlossen. Die Schottky-Sperrdiode D3 ist in dem Gehäuse 30 enthalten, weist eine mit dem negativseitigen Anschluss ND2 verbundene Anode auf und weist eine mit dem Ausgangsanschluss O2 verbundene Kathode auf. Die Schottky-Sperrdiode D4 ist in dem Gehäuse 30 enthalten, weist eine mit dem positivseitigen Anschluss PD2 verbundene Kathode auf und weist eine mit dem Ausgangsanschluss O2 verbundene Anode auf.
  • Die Verbindungsbeziehung zwischen den MOS-Transistoren Q3, Q4, den Schottky-Sperrdioden D3, D4, den negativseitigen Anschlüssen NM2, ND2, dem Ausgangsanschluss O2 und den positivseitigen Anschlüssen PM2, PD2 ist identisch zu der Verbindungsbeziehung zwischen den MOS-Transistoren Q1, Q2, den Schottky-Sperrdioden D1, D2, den negativseitigen Anschlüssen NM1, ND1, dem Ausgangsanschluss O1 und den positivseitigen Anschlüssen PM1, PD1. Und zwar kann das Leistungsmodul 24 als mit zwei identischen Einheiten ausgestattet angesehen werden, die parallel angeordnet sind. Deshalb wird die detaillierte Beschreibung der Verbindungsbeziehung zwischen den Halbleitervorrichtungen in 9, der Polaritäten der Halbleitervorrichtungen und dergleichen hier nicht wiederholt.
  • In der vorstehend beschriebenen Anordnung kann, wenn ein Erregungstest durchgeführt wird, bewirkt werden, dass ein Durchlassstrom in den jeweiligen Body-Dioden der MOS-Transistoren Q1, Q2, Q3, Q4 durch korrespondierende Pfade fließt, welche von den Pfaden durch die Schottky-Sperrdioden D1, D2, D3, D4 getrennt sind. Wenn das Leistungsmodul als ein Invertersystem verwendet wird, sind die positivseitigen Anschlüsse PM1, PD1, PM2, PD2 mit einem gemeinsamen positivseitigen Eingangsknoten (nicht gezeigt) verbunden, die negativseitigen Anschlüsse NM1, ND1, NM2, ND2 sind mit einem gemeinsamen negativseitigen Eingangsknoten (nicht gezeigt) verbunden, und eine Gleichspannung wird zwischen dem positivseitigen Eingangsknoten und dem negativseitigen Eingangsknoten angelegt. Eine U-Phasen-Wechselspannung wird von dem Ausgangsanschluss O1 (U-Phasen-Ausgangsknoten) ausgegeben, und eine V-Phasen-Wechselspannung wird von dem Ausgangsanschluss O2 (V-Phasen-Ausgangsknoten) ausgegeben.
  • Das Leistungsmodul 24 weist weiter Gate-Anschlüsse G1, G2, G3, G4 und Source-Anschlüsse S2, S4 (nicht gezeigt) auf, und diese Gate-Anschlüsse und Source-Anschlüsse sind an dem Gehäuse 30 befestigt. Die Gate-Anschlüsse G1, G2, G3, G4 sind mit jeweiligen Gates der MOS-Transistoren Q1, Q2, Q3, Q4 verbunden und die Source-Anschlüsse S2, S4 sind mit jeweiligen Sources der MOS-Transistoren Q2, Q4 verbunden.
  • [Dreiphasen-Brückenanordnung]
  • 10 ist ein Schaltbild, das eine Anordnung eines Leistungsmoduls 25 in einer Modifikation von 9 zeigt. In 10 ist ein Beispiel der Erweiterung von dem Leistungsmodul 21 in 4 zu einer Dreiphasen-Brücke gezeigt.
  • Bezüglich 10 unterscheidet sich das Leistungsmodul 25 von dem Leistungsmodul 24 in 9 darin, dass das Leistungsmodul 25 weiter einen negativseitigen Anschluss NM3, einen Ausgangsanschluss O3, einen positivseitigen Anschluss PM3, einen negativseitigen Anschluss ND3 und einen positivseitigen Anschluss PD3 aufweist. Weiter unterscheidet sich das Leistungsmodul 25 von dem Leistungsmodul 24 in 9 darin, dass das Leistungsmodul 25 einen fünften MOS-Transistor Q5, einen sechsten MOS-Transistor Q6, eine fünfte Schottky-Sperrdiode D5 und eine sechste Schottky-Sperrdiode D6 aufweist.
  • Wie in der Anordnung in 9 sind die negativseitigen Anschlüsse NM3, ND3, der Ausgangsanschluss O3 und die positivseitigen Anschlüsse PM3, PD3 an dem Gehäuse 30 befestigt und können mit einer Außenseite des Leistungsmoduls verbunden werden. Wie in 9 gezeigt, ist ein charakteristisches Merkmal, dass zwei getrennte negativseitige Anschlüsse NM3, ND3 vorgesehen sind, und dass zwei getrennte positivseitige Anschlüsse PM3, PD3 vorgesehen sind.
  • Der MOS-Transistor Q5 ist in dem Gehäuse 30 enthalten und zwischen dem negativseitigen Anschluss NM3 und dem Ausgangsanschluss O3 angeschlossen. Der MOS-Transistor Q6 ist in dem Gehäuse 30 enthalten und zwischen dem Ausgangsanschluss O3 und dem positivseitigen Anschluss PM3 angeschlossen. Die Schottky-Sperrdiode D5 ist in dem Gehäuse 30 enthalten, weist eine mit dem negativseitigen Anschluss ND3 verbundene Anode auf und weist eine mit dem Ausgangsanschluss O3 verbundene Kathode auf. Die Schottky-Sperrdiode D6 ist in dem Gehäuse 30 enthalten, weist eine mit dem positivseitigen Anschluss PD3 verbundene Kathode auf und weist eine mit dem Ausgangsanschluss O3 verbundene Anode auf.
  • Die Verbindungsbeziehung zwischen den MOS-Transistoren Q5, Q6, den Schottky-Sperrdioden D5, D6, den negativseitigen Anschlüssen NM3, ND3, dem Ausgangsanschluss O3 und den positivseitigen Anschlüssen PM3, PD3 ist identisch mit der Verbindungbeziehung zwischen den MOS-Transistoren Q1, Q2, den Schottky-Sperrdioden D1, D2, den negativseitigen Anschlüssen NM1, ND1, dem Ausgangsanschluss O1 und den positivseitigen Anschlüssen PM1, PD1. Und zwar kann das Leistungsmodul 25 in 10 als mit drei identischen Einheiten ausgestattet angesehen werden, die parallel angeordnet sind. Deshalb wird die detaillierte Beschreibung der Verbindungsbeziehung zwischen den Halbleitervorrichtungen in 10, der Polaritäten der Halbleitervorrichtungen und dergleichen hier nicht wiederholt.
  • In der vorstehend beschriebenen Anordnung kann, wenn ein Erregungstest durchgeführt wird, bewirkt werden, dass ein Durchlassstrom in den jeweiligen Body-Dioden der MOS-Transistoren Q1, Q2, Q3, Q4, Q5, Q6 durch korrespondierende Pfade fließt, die von den Pfaden durch die Schottky-Sperrdioden D1, D2, D3, D4, D5, D6 getrennt sind.
  • Wenn das Leistungsmodul als ein Dreiphasen-Invertersystem 125 verwendet wird, sind die positivseitigen Anschlüsse PM1, PD1, PM2, PD2, PM3, PD3 mit einem gemeinsamen positivseitigen Eingangsknoten NP verbunden, die negativseitigen Anschlüsse NM1, ND1, NM2, ND2, NM3, ND3 sind mit einem gemeinsamen negativseitigen Eingangsknoten NN verbunden, und eine Gleichspannung wird zwischen dem positivseitigen Eingangsknoten NP und dem negativseitigen Eingangsknoten NN angelegt. Eine U-Phasen-Wechselspannung wird von einem U-Phasen-Ausgangsknoten NO1 ausgegeben, der mit dem Ausgangsanschluss O1 verbunden ist, eine V-Phasen-Wechselspannung wird von einem V-Phasen-Ausgangsknoten NO2 ausgegeben, der mit dem Ausgangsanschluss O2 verbunden ist, und eine W-Phasen-Wechselspannung wird von einem W-Phasen-Ausgangsknoten NO3 ausgegeben, der mit dem Ausgangsanschluss O3 verbunden ist.
  • Das Leistungsmodul 25 weist weiter Gate-Anschlüsse G1, G2, G3, G4, G5, G6 und Source-Anschlüsse S2, S4, S6 (nicht gezeigt) auf, und diese Gate-Anschlüsse und Source-Anschlüsse sind an dem Gehäuse 30 befestigt. Die Gate-Anschlüsse G1, G2, G3, G4, G5, G6 sind mit jeweiligen Gates der MOS-Transistoren Q1, Q2, Q3, Q4, Q5, Q6 verbunden, und die Source-Anschlüsse S2, S4, S6 sind mit jeweiligen Sources der MOS-Transistoren Q2, Q4, Q6 verbunden.
  • [Wirkungen]
  • Mit Bezug auf die Leistungsmodule 24, 25 der vierten Ausführungsform kann bewirkt werden, dass ein Durchlassstrom nur in den jeweiligen Body-Dioden der MOS-Transistoren Q1, Q2, Q3, Q4, Q5, Q6 fließt, wenn ein Erregungstest durchgeführt wird, wie in der zweiten Ausführungsform. Deshalb können MOS-Transistor-Chips von geringer Qualität effizient ausgesondert werden.
  • <Fünfte Ausführungsform>
  • [Anordnung eines Leistungsmoduls]
  • 11 ist ein Schaltbild, das eine Anordnung eines Leistungsmoduls 26 in einer fünften Ausführungsform zeigt. 11 zeigt zusätzlich eine integrierte Hochspannungsschaltung HVIC und eine integrierte Niedrigspannungsschaltung LVIC, welche als Komponenten einer Gate-Treiberschaltung dienen, um das Leistungsmodul zu treiben.
  • In der in 11 gezeigten fünften Ausführungsform sind anstelle von zwei getrennten positivseitigen, negativseitigen oder Ausgangsanschlüssen nur ein positivseitiger Anschluss P, nur ein negativseitiger Anschluss N und nur ein Ausgangsanschluss O vorgesehen. Wie nachfolgend beschrieben, sind die elektrischen Charakteristiken der Schottky-Sperrdioden D1, D2 so verändert, dass ermöglicht wird, dass mehr Strom in den jeweiligen Body-Dioden der MOS-Transistoren Q1, Q2 fließt als der Strom, der in den Schottky-Sperrdioden D1, D2 fließt, wenn ein Erregungstest durchgeführt wird.
  • Bezüglich 11 weist das Leistungsmodul 26 ein Gehäuse 30, einen negativseitigen Anschluss N, einen Ausgangsanschluss O, einen positivseitigen Anschluss P, einen ersten MOS-Transistor Q1, einen zweiten MOS-Transistor Q2, eine erste Schottky-Sperrdiode D1 und eine zweite Schottky-Sperrdiode D2 auf.
  • Das Leistungsmodul 26 in 11 korrespondiert zu dem Leistungsmodul 20 in 1, in welchem die Ausgangsanschlüsse MO1, DO1 durch den gemeinsamen Ausgangsanschluss O ersetzt sind. Andere Merkmale bis auf die elektrischen Charakteristiken der Schottky-Sperrdioden D1, D2 sind identisch zu denjenigen der vorstehend im Zusammenhang mit 1 beschriebenen ersten Ausführungsform. Deshalb wird die Beschreibung davon hier nicht wiederholt.
  • [Anordnung einer Gate-Treiberschaltung]
  • Bezüglich 11 ist ein Kondensator C10 für ein Bootstrapping zwischen einem Anschluss BS der integrierten Hochspannungsschaltung HVIC und dem Ausgangsanschluss O (dem gemeinsamen Ausgangsanschluss, der anstelle der Ausgangsanschlüsse MO1, DO1 vorgesehen ist) des Leistungsmoduls 26 angeschlossen. Andere Merkmale sind identisch zu denjenigen in 1. Deshalb sind die gleichen oder korrespondierende Elemente durch die gleichen Bezugszeichen gekennzeichnet, und die Beschreibung davon wird hier nicht wiederholt.
  • [Elektrische Charakteristiken der Schottky-Sperrdioden D1, D2]
  • 12 ist ein Diagramm, das ein Verhältnis zwischen einer elektrischen Charakteristik einer Body-Diode des MOS-Transistors Q1 und der elektrischen Charakteristik der Schottky-Sperrdiode D1 in 11 darstellt. Ein Verhältnis zwischen der elektrischen Charakteristik einer Body-Diode des MOS-Transistors Q2 und der elektrischen Charakteristik der Schottky-Sperrdiode D2 ist ähnlich zu dem vorstehenden Verhältnis.
  • Insbesondere zeigt 12 eine Strom-Spannungs-Kennlinie (MOS-BDi) der Body-Diode des MOS-Transistors Q1 und die Strom-Spannungs-Kennlinie (SBD) der Schottky-Sperrdiode D1. Der Anstieg eines Durchlassstroms in der Schottky-Sperrdiode D1 mit dem Ansteigen der angelegten Spannung ist sanfter als der Anstieg eines Durchlassstroms in der Body-Diode des MOS-Transistors Q1 mit dem Ansteigen der angelegten Spannung. Deshalb kreuzen diese Strom-Spannungs-Kennlinien einander an einem Kreuzungspunkt. In der fünften Ausführungsform wird ein Stromwert Icr an diesem Kreuzungspunkt so eingestellt, dass er innerhalb von ±10% eines Nennstroms Ir des Leistungsmoduls fällt (dass er in einen Bereich von 0,9 × Ir bis 1,1 × Ir fällt).
  • Der Bereich für eine tatsächliche Verwendung des Leistungsmoduls als ein Inverter ist ein Bereich, der geringer ist als der Nennstrom Ir (und zwar geringer als der Stromwert Icr an dem Kreuzungspunkt). Deshalb ist, wenn ein Freilaufstrom fließt, der in der Body-Diode des MOS-Transistors Q1 fließende Durchlassstrom kleiner als der in der Schottky-Sperrdiode D1 fließende Durchlassstrom. Als eine Folge davon kann eine aus einer Erregung resultierende Schwächung der Body-Diode des MOS-Transistors unterbunden werden.
  • Im Gegensatz dazu wird, wenn Chips von geringer Qualität durch einen Erregungstest auszusondern sind, bewirkt, dass ein Durchlassstrom größer als ein Nennstrom Ir in der Body-Diode des MOS-Transistors Q1 und der Schottky-Sperrdiode D1 fließt. In diesem Fall ist der in der Body-Diode des MOS-Transistors Q1 fließende Durchlassstrom größer als der in der Schottky-Sperrdiode D1 fließende Durchlassstrom. Deshalb kann ein Anwachsen eines Defekts von Chips von geringer Qualität gefördert werden. Als eine Folge davon kann ein Aussondern effizient ausgeführt werden.
  • [Ablauf zum Testen eines Leistungsmoduls]
  • 13 ist ein Flussdiagramm, das einen Ablauf eines Erregungstests für ein Leistungsmodul 26 in 11 zeigt. Jeder Schritt in 13 kann durch eine automatische Testvorrichtung ausgeführt werden, die als eine Computer-basierte Vorrichtung ausgelegt ist.
  • Die Schritte S310, S320, S330, S340, S350, S360, S370 und S380 in 13 korrespondieren jeweils zu den Schritten S110, S120, S130, S140, S150, S160, S170 und S180 in 3. Bis auf den erregten Abschnitt und die Strommenge in den Schritten S230, S240 ist jeder Schritt in 13 im Wesentlichen identisch zu dem korrespondierenden Schritt in 3. Deshalb wird die Beschreibung davon hier nicht wiederholt.
  • In Schritt S330 wird ein Gleichstrom größer als der Nennstrom Ir des Leistungsmoduls 26 für eine vorbestimmte Zeit in der Richtung von dem negativseitigen Anschluss N zu dem Ausgangsanschluss O angelegt. Somit wird die Body-Diode des MOS-Transistors Q1 mit einem größeren Durchlassstrom erregt als der Durchlassstrom, mit welchem die Schottky-Sperrdiode D1 erregt wird. In Schritt S340 wird ein Gleichstrom größer als der Nennstrom Ir des Leistungsmoduls 26 für eine vorbestimmte Zeit in der Richtung von dem Ausgangsanschluss O zu dem positivseitigen Anschluss P angelegt. Somit wird die Body-Diode des MOS-Transistors Q2 mit einem größeren Durchlassstrom erregt als der Durchlassstrom, mit welchem die Schottky-Sperrdiode D2 erregt wird. Es gibt keine Einschränkung dafür, welcher der Schritte S330 und S340 zuerst auszuführen ist.
  • [Beispiel einer Anordnung einer Freilaufdiode]
  • Das Nachfolgende ist eine Beschreibung eines bestimmten Verfahrens zum Anpassen eines Stromwerts Icr an dem Kreuzungspunkt der Strom-Spannungs-Kennlinien durch Verändern der Strom-Spannungs-Kennlinien der Schottky-Sperrdioden D1, D2, sodass der Stromwert Icr innerhalb von ±10% des Nennstroms des Leistungsmoduls fällt, wie in 12 gezeigt.
  • 14 ist eine Querschnittsansicht, die ein Beispiel einer Anordnung der Schottky-Sperrdioden D1, D2 in 11 zeigt. Bezüglich 14 weisen die Schottky-Sperrdioden D1, D2 allgemein eine Struktur auf, in welcher eine Schottky-Elektrode (Anoden-Elektrode) 61 auf der Oberfläche einer N-Typ-Driftschicht 64 aufgebracht ist. Eine dielektrische Schicht 62 wird als eine Isolierungsschicht zum Festlegen der Fläche einer Schottky-Verbindung verwendet. Um eine Konzentration eines elektrischen Felds an der Kante der Schottky-Verbindung zu unterbinden, ist ein P-Typ-Schutzringbereich 63 vorgesehen. Auf der rückseitigen Oberfläche der N-Typ-Driftschicht 64 ist eine ohmsche Elektrode (Kathoden-Elektrode) 65 vorgesehen.
  • Ein charakteristisches Merkmal in 14 ist, dass eine Widerstandsschicht 66, die aus Polysilizium oder dergleichen gebildet ist, auf der Oberfläche der ohmschen Elektrode (Kathoden-Elektrode) 65 vorgesehen ist. Die Widerstandsschicht 66 kann einen Durchlassstrom reduzieren, der in den Schottky-Sperrdioden D1, D2 fließt. Somit kann, wie in 12 gezeigt, der Stromwert Icr an dem Kreuzungspunkt der Strom-Spannungs-Kennlinien so eingestellt werden, dass er innerhalb von ±10% des Nennstroms Ir des Leistungsmoduls fällt.
  • In dem Fall dieses Verfahrens, durch welches die Widerstandsschicht 66 bereitgestellt wird, ist es unnötig die Chip-Größe der Schottky-Sperrdioden D1, D2 zu verändern. Deshalb ist es weniger wahrscheinlich, dass ein Zusammenbau des Chips eingeschränkt wird. Entsprechend kann eine Drahtverbindung ausgebildet werden, die für eine benötigte Stromleitfähigkeit geeignet ist.
  • 15 ist eine Querschnittsansicht, die ein anderes Beispiel der Anordnung der Schottky-Sperrdioden D1, D2 in 11 zeigt. Die Schottky-Sperrdioden D1, D2 in 15 sind dadurch gekennzeichnet, dass eine Kontaktsperr-Schottky-Struktur anstelle der Widerstandsschicht 66 vorgesehen ist. Wie in 15 gezeigt, ist in der Kontaktsperr-Schottky-Diode eine Mehrzahl von P-Typ-Diffusionsbereichen 67 in einem Randbereich zwischen einer Anoden-Elektrode 61 und einer N-Typ-Driftschicht 64 vorgesehen. Und zwar sind die Schottky-Sperrdioden und die PN-Kontaktdioden parallel zueinander vorgesehen. Das Kontaktflächenverhältnis der PN-Kontaktdioden zu dem gesamten Kontakt kann angepasst werden, um dadurch den durch die Schottky-Sperrdioden D1, D2 fließenden Durchlassstrom anzupassen.
  • Weiter stellt die Anordnung in 15 eine erhöhte Einschaltstromtoleranz zur Verfügung und ist deshalb vorteilhaft, wenn das Leistungsmodul als ein Hochsetzsteller verwendet wird.
  • [Wirkungen]
  • Wie aus dem Vorstehenden ersichtlich ist, ermöglicht das Leistungsmodul 26 in der fünften Ausführungsform, Chips von geringer Qualität während eines Erregungstests effizient auszusondern, und ermöglicht, dass ein in der Body-Diode des MOS-Transistors fließender Freilaufstrom in einer tatsächlichen Verwendung kleiner ist als ein in der Freilaufdiode fließender Freilaufstrom. Da ein Teil des Freilaufstroms in einer tatsächlichen Verwendung in der Body-Diode fließt, kann der EIN-Widerstand während eines Freilaufs reduziert werden.
  • <Sechste Ausführungsform>
  • [Anordnung eines Leistungsmoduls]
  • 16 ist ein Schaltbild, das eine Anordnung eines Leistungsmoduls 27 in einer sechsten Ausführungsform zeigt. 16 zeigt zusätzlich eine integrierte Hochspannungsschaltung HVIC und eine integrierte Niedrigspannungsschaltung LVIC, welche als Komponenten einer Gate-Treiberschaltung dienen, die eingerichtet ist, das Leistungsmodul zu treiben.
  • Das Leistungsmodul 27 in 16 ist mit vier MOS-Transistoren ausgestattet, um dadurch eine Reduzierung des EIN-Widerstands zu ermöglichen, wenn der MOS-Transistor betrieben wird. Nachfolgend wird das Leistungsmodul 27 als eine Modifikation des Leistungsmoduls 21 in der zweiten Ausführungsform beschrieben. Das Leistungsmodul 27 kann jedoch als eine Modifikation der Leistungsmoduls 20 in der ersten Ausführungsform angesehen werden.
  • Bezüglich 16 unterscheidet sich das Leistungsmodul 27 von dem Leistungsmodul 21 in 4 darin, dass das Leistungsmodul 27 weiter einen Ausgangsanschluss O2, einen dritten MOS-Transistor Q3 und einen vierten MOS-Transistor Q4 aufweist. Wie in der Anordnung in 4 ist der Ausgangsanschluss O2 an dem Gehäuse 30 befestigt und kann mit einer Außenseite verbunden werden.
  • Der MOS-Transistor Q3 ist in dem Gehäuse 30 enthalten und zwischen einem negativseitigen Anschluss ND1 und dem Ausgangsanschluss O2 angeschlossen. Der MOS-Transistor Q3 ist ein N-Kanal-MOS-Transistor, der eine vertikale Struktur aufweist. Der MOS-Transistor Q3 weist eine Durchlassrichtung von dem Ausgangsanschluss O2 zu dem negativseitigen Anschluss ND1 auf (die Richtung von der Drain zu der Source). Eine Body-Diode des MOS-Transistors Q3 weist eine Durchlassrichtung von dem negativseitigen Anschluss ND1 zu dem Ausgangsanschluss O2 auf (die Richtung von der Anode zu der Kathode der Body-Diode).
  • Der MOS-Transistor Q4 ist in dem Gehäuse 30 enthalten und zwischen dem Ausgangsanschluss O2 und einem positivseitigen Anschluss PD1 angeschlossen. Der MOS-Transistor Q4 ist ein N-Kanal-MOS-Transistor, der eine vertikale Struktur aufweist. Der MOS-Transistor Q4 weist eine Durchlassrichtung von dem positivseitigen Anschluss PD1 zu dem Ausgangsanschluss O2 auf (die Richtung von der Drain zu der Source). Eine Body-Diode des MOS-Transistors Q4 weist eine Durchlassrichtung von dem Ausgangsanschluss O2 zu dem positivseitigen Anschluss PD1 auf (die Richtung von der Anode zu der Kathode der Body-Diode).
  • Das Leistungsmodul 27 weist weiter Gate-Anschlüsse G1, G2, G3, G4 und Source-Anschlüsse S2, S4 (nicht gezeigt) auf, und diese Gate-Anschlüsse und Source-Anschlüsse sind an dem Gehäuse 30 befestigt. Die Gate-Anschlüsse G1, G2, G3, G4 sind mit jeweiligen Gates der MOS-Transistoren Q1, Q2, Q3, Q4 verbunden, und die Source-Anschlüsse S2, S4 sind mit jeweiligen Sources der MOS-Transistoren Q2, Q4 verbunden. Andere Merkmale in 16 sind ähnlich zu denjenigen der Anordnung des Leistungsmoduls 21 in 4. Deshalb sind die gleichen oder korrespondierende Elemente durch die gleichen Bezugszeichen gekennzeichnet, und die Beschreibung davon wird hier nicht wiederholt.
  • [Anordnung einer Gate-Treiberschaltung]
  • Die integrierte Hochspannungsschaltung HVIC unterscheidet sich von der integrierten Hochspannungsschaltung HVIC in 4 darin, dass die vorige HVIC weite einen Anschluss VS4 zum Herstellen einer Verbindung zu der Source des MOS-Transistors Q4 und einen Anschluss GO4 zum Herstellen einer Verbindung zu dem Gate des MOS-Transistors Q4 aufweist. Da jeweilige Funktionen derselben ähnlich zu denjenigen für den MOS-Transistor Q2 sind, wird die Beschreibung davon hier nicht wiederholt. Die integrierte Niedrigspannungsschaltung LVIC unterscheidet sich von der integrierten Niedrigspannungsschaltung LVIC in 4 darin, dass die vorige LVIC weiter einen Anschluss GO3 zum Herstellen einer Verbindung zu dem MOS-Transistor Q3 aufweist. Andere Merkmale in 16 sind ähnlich zu denjenigen in 4.
  • [Anordnung eines Halbleiter-Chips auf einem isolierenden Substrat]
  • 17 ist eine Draufsicht, die ein Beispiel der Anordnung eines Halbleiter-Chips zeigt, der in dem Leistungsmodul 27 in 16 enthalten ist. Bezüglich 17 weist das Leistungsmodul 27 weiter ein isolierendes Substrat 40 auf, das in dem Gehäuse 30 in 16 enthalten ist. Das Leistungsmodul 27 weist weiter ein leitfähiges Muster 42A, ein leitfähiges Muster 42B, ein leitfähiges Muster 44A, ein leitfähiges Muster 44B, ein leitfähiges Muster 46A und ein leitfähiges Muster 46B auf, welche aus Kupferfolie oder dergleichen auf dem isolierenden Substrat 40 gebildet sind.
  • Das leitfähige Muster 42A ist über einen Bond-Draht 50 mit dem positivseitigen Anschluss PM1 verbunden. Das leitfähige Muster 42B ist über einen Bond-Draht 50 mit dem positivseitigen Anschluss PD1 verbunden. Das leitfähige Muster 44A ist über einen Bond-Draht 50 mit dem Ausgangsanschluss O1 verbunden. Das leitfähige Muster 44B ist über einen Bond-Draht 50 mit dem Ausgangsanschluss O2 verbunden. Das leitfähige Muster 46A ist über einen Bond-Draht 50 mit dem negativseitigen Anschluss ND1 verbunden. Das leitfähige Muster 46B ist über einen Bond-Draht 50 mit dem negativseitigen Anschluss NM1 verbunden.
  • Die Drain-Elektrode des MOS-Transistors Q1 und die Kathoden-Elektrode der Schottky-Sperrdiode D1 sind durch ein Lötmittel auf dem leitfähigen Muster 44A angeschlossen. Die Drain-Elektrode des MOS-Transistors Q2 ist durch ein Lötmittel auf dem leitfähigen Muster 42A angeschlossen. Die Drain-Elektrode des MOS-Transistors Q3 ist durch ein Lötmittel auf dem leitfähigen Muster 44B angeschlossen. Die Drain-Elektrode des MOS-Transistors Q4 und die Kathoden-Elektrode der Schottky-Sperrdiode D2 sind durch ein Lötmittel auf dem leitfähigen Muster 42B angeschlossen.
  • Die Source-Elektrode des MOS-Transistors Q1 ist über einen Bond-Draht 50 mit dem leitfähigen Muster 46B verbunden. Die Source-Elektrode des MOS-Transistors Q3 und die Anoden-Elektrode der Schottky-Sperrdiode D1 sind über einen Bond-Draht 50 mit dem leitfähigen Muster 46A verbunden. Die Source-Elektrode des MOS-Transistors Q2 und die Anoden-Elektrode der Schottky-Sperrdiode D2 sind über einen Bond-Draht 50 mit dem leitfähigen Muster 44A verbunden. Die Source-Elektrode des MOS-Transistors Q4 ist über einen Bond-Draht 50 mit dem leitfähigen Muster 44B verbunden.
  • Es ist ersichtlich, dass die Anordnung in 17 ermöglicht, den äußeren Gehäuseabschnitt des herkömmlichen Dreiphasen-Invertermoduls für das Leistungsmodul 27 in der sechsten Ausführungsform zu verwenden.
  • [Ablauf zum Testen eines Leistungsmoduls]
  • 18 ist ein Flussdiagramm, das einen Ablauf eines Erregungstests für das Leistungsmodul 27 in 16 zeigt. Jeder Schritt in 18 kann durch eine automatische Testvorrichtung ausgeführt werden, die als eine Computer-basierte Vorrichtung ausgelegt ist.
  • Bezüglich 18 werden vor einer Erregung der Body-Dioden der MOS-Transistoren zunächst eine Messung einer elektrischen Charakteristik der MOS-Transistoren Q1, Q3 (Schritt S410) und eine Messung der elektrischen Charakteristik der MOS-Transistoren Q2, Q4 (Schritt S420) ausgeführt. Es gibt keine Einschränkung dafür, welcher der Schritte S410 und S420 zuerst auszuführen ist. Die zu messende elektrische Charakteristik kann zum Beispiel ein Durchlassspannungsabfall und/oder ein Durchlassleckstrom sein.
  • Als Nächstes wird ein Gleichstrom für eine vorbestimmte Zeit in der Richtung von dem negativseitigen Anschluss NM1 zu dem Ausgangsanschluss O1 angelegt, um dadurch die Body-Diode des MOS-Transistors Q1 mit einem Durchlassstrom zu erregen, und ein Gleichstrom wird für eine vorbestimmte Zeit in der Richtung von dem negativseitigen Anschluss ND1 zu dem Ausgangsanschluss O2 angelegt, um dadurch die Body-Diode des MOS-Transistors Q3 mit einem Durchlassstrom zu erregen (Schritt S430). Weiter wird ein Gleichstrom für eine vorbestimmte Zeit in der Richtung von dem Ausgangsanschluss O1 zu dem positivseitigen Anschluss PM1 angelegt, um dadurch die Body-Diode des MOS-Transistors Q2 mit einem Durchlassstrom zu erregen, und ein Gleichstrom wird für eine vorbestimmte Zeit in der Richtung von dem Ausgangsanschluss O2 zu dem positivseitigen Anschluss PD1 angelegt, um dadurch die Body-Diode des MOS-Transistors Q4 mit einem Durchlassstrom zu erregen (Schritt S440). Es gibt keine Einschränkung dafür, welcher der Schritte S430 und S440 zuerst auszuführen ist.
  • Nach den vorstehend beschriebenen Erregungsschritten S430, S440 werden eine Messung der elektrischen Charakteristik der MOS-Transistoren Q1, Q3 (Schritt S450) und eine Messung der elektrischen Charakteristik der MOS-Transistoren Q2, Q4 (Schritt S460) ausgeführt. Die zu messende elektrische Charakteristik ist die gleiche wie diejenige in den Schritten S410, S420. Es gibt keine Einschränkung dafür, welcher der Schritte S450 und S460 zuerst auszuführen ist.
  • Danach wird basierend auf einer Veränderung der elektrischen Charakteristik der MOS-Transistoren Q1, Q3 vor dem Erregungsschritt S430 zu einer elektrischen Charakteristik derselben nach dem Erregungsschritt S430 festgestellt, ob die MOS-Transistoren Q1, Q3 defekt sind oder nicht (Schritt S470). Weiter wird basierend auf einer Veränderung der elektrischen Charakteristik der MOS-Transistoren Q2, Q4 vor dem Erregungsschritt S440 zu der elektrischen Charakteristik derselben nach dem Erregungsschritt S440 festgestellt, ob die MOS-Transistoren Q2, Q4 defekt sind oder nicht (Schritt S480). Zum Beispiel wird, wenn sich der Durchlassspannungsabfall und/oder der Durchlassleckstrom eines MOS-Transistors kaum verändert haben, der MOS-Transistor als nicht defekt bestimmt. Im Gegensatz dazu wird, wenn sich der Wert, der den Durchlassspannungsabfall und/oder den Durchlassleckstrom repräsentiert, so verändert hat dass er einen Schwellenwert überschreitet, der MOS-Transistor als defekt bestimmt. Es gibt keine Einschränkung dafür, welcher der Schritte S470 und S480 zuerst auszuführen ist.
  • [Wirkungen]
  • Mit Bezug auf das Leistungsmodul 27 der sechsten Ausführungsform kann, wenn ein Erregungstest durchgeführt wird, bewirkt werden, dass ein Durchlassstrom nur in den jeweiligen Body-Dioden der MOS-Transistoren Q1, Q2, Q3, Q4 durch korrespondierende Pfade fließt, die von den Pfaden durch die Freilaufdioden D1, D2 getrennt sind. Deshalb können MOS-Transistor-Chips von geringer Qualität effizient ausgesondert werden. In einer gewöhnlichen Verwendung sind die MOS-Transistoren Q1, Q3 parallel verbunden und die MOS-Transistoren Q2, Q4 sind parallel verbunden. Entsprechend kann, wenn die MOS-Transistoren betrieben werden, der EIN-Widerstand reduziert werden.
  • Weiter können die Anordnung auf dem Chip und die Verdrahtung, wie vorstehend beschrieben, in Verbindung mit 17 verwendet werden, um ein Halbbrückenmodul zur Verfügung zu stellen, auf welches der äußere Gehäuseabschnitt des herkömmlichen Dreiphasen-Invertermoduls anwendbar ist.
  • [Anordnung eines Dreiphasen-Invertersystems]
  • 19 ist ein Diagramm, das eine Anordnung eines Dreiphasen-Invertersystems zeigt, in welchem das Leistungsmodul in 16 verwendet wird. Drei Leistungsmodule 27 in 16 können verwendet werden (die drei Leistungsmodule werden als Leistungsmodule 27A, 27B, 27C bezeichnet), um ein Dreiphasen-Invertersystem 127 zu bilden.
  • Insbesondere weisen bezüglich 19 die Leistungsmodule 27A, 27B, 27C alle positivseitige Anschlüsse PM1, PD1 auf, die mit einem gemeinsamen positivseitigen Eingangsknoten NP verbunden sind, weisen die Leistungsmodule 27A, 27B, 27C alle negativseitige Anschlüsse ND1, NM1 auf, die mit einem gemeinsamen negativseitigen Eingangsknoten NN verbunden sind, und eine Gleichspannung wird zwischen dem positivseitigen Eingangsknoten NP und dem negativseitigen Eingangsknoten NN angelegt. Die Ausgangsanschlüsse O1, O2 des Leistungsmoduls 27A sind mit einem gemeinsamen U-Phasen-Ausgangsknoten NO1 verbunden, der eingerichtet ist, eine U-Phasen-Wechselspannung auszugeben. Die Ausgangsanschlüsse O1, O2 des Leistungsmoduls 27B sind mit einem gemeinsamen V-Phasen-Ausgangsknoten NO2 verbunden, der eingerichtet ist, eine V-Phasen-Wechselspannung auszugeben. Die Ausgangsanschlüsse O1, O2 des Leistungsmoduls 27C sind mit einem gemeinsamen W-Phasen-Ausgangsknoten NO3 verbunden, der eingerichtet ist, eine W-Phasen-Wechselspannung auszugeben.
  • [Ergänzende Bemerkungen]
  • Das Nachfolgende ist eine Zusammenfassung eines Teils der vorstehend beschriebenen Ausführungsformen.
    • (1) Ein Leistungsmodul 20 in der ersten Ausführungsform weist auf: ein Gehäuse 30; einen ersten Anschluss N, einen zweiten Anschluss MO1, einen dritten Anschluss P und einen vierten Anschluss DO1; einen ersten MOS-Transistor Q1; einen zweiten MOS-Transistor Q2; eine erste Schottky-Sperrdiode D1; und eine zweite Schottky-Sperrdiode D2. Der erste Anschluss N, der zweite Anschluss MO1, der dritte Anschluss P und der vierte Anschluss DO1 sind an dem Gehäuse 30 befestigt und können mit einer Außenseite verbunden werden. Der erste MOS-Transistor Q1 ist in dem Gehäuse 30 enthalten, zwischen dem ersten Anschluss N und dem zweiten Anschluss MO1 angeschlossen und weist eine Durchlassrichtung von dem zweiten Anschluss MO1 zu dem ersten Anschluss N auf. Der zweite MOS-Transistor Q2 ist in dem Gehäuse 30 enthalten, zwischen dem zweiten Anschluss MO1 und dem dritten Anschluss P angeschlossen und weist eine Durchlassrichtung von dem dritten Anschluss P zu dem zweiten Anschluss MO1 auf. Die erste Schottky-Sperrdiode D1 ist in dem Gehäuse 30 enthalten, weist eine mit dem ersten Anschluss N verbundene Anode auf und weist eine mit dem vierten Anschluss DO1 verbundene Kathode auf. Die zweite Schottky-Sperrdiode D2 ist in dem Gehäuse 30 enthalten, weist eine mit dem dritten Anschluss P verbundene Kathode auf und weist eine mit dem vierten Anschluss DO1 verbundene Anode auf. Keine andere Diode bis auf die jeweiligen Body-Dioden des ersten MOS-Transistors Q1 und des zweiten MOS-Transistors Q2 ist mit dem zweiten Anschluss MO1 verbunden.
    • (2) Ein Leistungsmodul 21 in der zweiten Ausführungsform weist auf: ein Gehäuse 30; einen ersten Anschluss NM1, einen zweiten Anschluss O1, einen dritten Anschluss PM1, einen vierten Anschluss ND1 und einen fünften Anschluss PD1; einen ersten MOS-Transistor Q1; einen zweiten MOS-Transistor Q2; eine erste Schottky-Sperrdiode D1; und eine zweite Schottky-Sperrdiode D2. Der erste Anschluss NM1, der zweite Anschluss O1, der dritte Anschluss PM1, der vierte Anschluss ND1 und der fünfte Anschluss PD1 sind an dem Gehäuse 30 befestigt und können mit einer Außenseite verbunden werden. Der erste MOS-Transistor Q1 ist in dem Gehäuse 30 enthalten, zwischen dem ersten Anschluss NM1 und dem zweiten Anschluss O1 angeschlossen und weist eine Durchlassrichtung von dem zweiten Anschluss O1 zu dem ersten Anschluss NM1 auf. Der zweite MOS-Transistor Q2 ist in dem Gehäuse 30 enthalten, zwischen dem zweiten Anschluss O1 und dem dritten Anschluss PM1 angeschlossen und weist eine Durchlassrichtung von dem dritten Anschluss PM1 zu dem zweiten Anschluss O1 auf. Die erste Schottky-Sperrdiode D1 ist in dem Gehäuse 30 enthalten, weist eine mit dem zweiten Anschluss O1 verbundene Kathode auf und weist eine mit dem vierten Anschluss ND1 verbundene Anode auf. Die zweite Schottky-Sperrdiode D2 ist in dem Gehäuse 30 enthalten, weist eine mit dem zweiten Anschluss O1 verbundene Anode auf und weist eine mit dem fünften Anschluss PD1 verbundene Kathode auf.
    • (3) Das Leistungsmodul 22 in der dritten Ausführungsform weist zusätzlich zu den Komponenten des Leistungsmoduls 20 in der ersten Ausführungsform weiter einen fünften Anschluss MO2, einen sechsten Anschluss DO2, einen dritten MOS-Transistor Q3, einen vierten MOS-Transistor Q4, eine dritte Schottky-Sperrdiode D3 und eine vierte Schottky-Sperrdiode D4 auf. Der fünfte Anschluss MO2 und der sechste Anschluss DO2 sind an dem Gehäuse 30 befestigt und können mit einer Außenseite verbunden werden. Der dritte MOS-Transistor Q3 ist in dem Gehäuse 30 enthalten, zwischen dem ersten Anschluss N und dem fünften Anschluss MO2 angeschlossen und weist eine Durchlassrichtung von dem fünften Anschluss MO2 zu dem ersten Anschluss N auf. Der vierte MOS-Transistor Q4 ist in dem Gehäuse 30 enthalten, zwischen dem dritten Anschluss P und dem fünften Anschluss MO2 angeschlossen und weist eine Durchlassrichtung von dem dritten Anschluss P zu dem fünften Anschluss MO2 auf. Die dritte Schottky-Sperrdiode D3 ist in dem Gehäuse 30 enthalten, weist eine mit dem ersten Anschluss N verbundene Anode auf und weist eine mit dem sechsten Anschluss DO2 verbundene Kathode auf. Die vierte Schottky-Sperrdiode D4 ist in dem Gehäuse 30 enthalten, weist eine mit dem dritten Anschluss P verbundene Kathode auf und weist eine mit dem sechsten Anschluss DO2 verbundene Anode auf.
    • (4) Ein Leistungsmodul 23 in einer Modifikation der dritten Ausführungsform weist zusätzlich zu den Komponenten des Leistungsmoduls 22 in der dritten Ausführungsform weiter einen siebten Anschluss MO3, einen achten Anschluss DO3, einen fünften MOS-Transistor Q5, einen sechsten MOS-Transistor Q6, eine fünfte Schottky-Sperrdiode D5 und eine sechste Schottky-Sperrdiode D6 auf. Der siebte Anschluss MO3 und der achte Anschluss DO3 sind an dem Gehäuse 30 befestigt und können mit einer Außenseite verbunden werden. Der fünfte MOS-Transistor Q5 ist in dem Gehäuse 30 enthalten, zwischen dem ersten Anschluss N und dem siebten Anschluss MO3 angeschlossen und weist eine Durchlassrichtung von dem siebten Anschluss MO3 zu dem ersten Anschluss N auf. Der sechste MOS-Transistor Q6 ist in dem Gehäuse 30 enthalten, zwischen dem dritten Anschluss P und dem siebten Anschluss MO3 angeschlossen und weist eine Durchlassrichtung von dem dritten Anschluss P zu dem siebten Anschluss MO3 auf. Die fünfte Schottky-Sperrdiode D5 ist in dem Gehäuse 30 enthalten, weist eine mit dem ersten Anschluss N verbundene Anode auf und weist eine mit dem achten Anschluss DO3 verbundene Kathode auf. Die sechste Schottky-Sperrdiode D6 ist in dem Gehäuse 30 enthalten, weist eine mit dem dritten Anschluss P verbundene Kathode auf und weist eine mit dem achten Anschluss DO3 verbundene Anode auf.
    • (5) Ein Leistungsmodul 24 in der vierten Ausführungsform weist zusätzlich zu den Komponenten des Leistungsmoduls 21 in der zweiten Ausführungsform weiter auf: einen sechsten Anschluss NM2, einen siebten Anschluss O2, einen achten Anschluss PM2, einen neunten Anschluss ND2 und einen zehnten Anschluss PD2; einen dritten MOS-Transistor Q3; einen vierten MOS-Transistor Q4; eine dritte Schottky-Sperrdiode D3; und eine vierte Schottky-Sperrdiode D4. Der sechste Anschluss NM2, der siebte Anschluss O2, der achte Anschluss PM2, der neunte Anschluss ND2 und der zehnte Anschluss PD2 sind an dem Gehäuse 30 befestigt und können mit einer Außenseite verbunden werden. Der dritte MOS-Transistor Q3 ist in dem Gehäuse 30 enthalten, zwischen dem sechsten Anschluss NM2 und dem siebten Anschluss O2 angeschlossen und weist eine Durchlassrichtung von dem siebten Anschluss O2 zu dem sechsten Anschluss NM2 auf. Der vierte MOS-Transistor Q4 ist in dem Gehäuse 30 enthalten, zwischen dem siebten Anschluss O2 und dem achten Anschluss PM2 angeschlossen und weist eine Durchlassrichtung von dem achten Anschluss PM2 zu dem siebten Anschluss O2 auf. Die dritte Schottky-Sperrdiode D3 ist in dem Gehäuse 30 enthalten, weist eine mit dem siebten Anschluss O2 verbundene Kathode auf und weist eine mit dem neunten Anschluss ND2 verbundene Anode auf. Die vierte Schottky-Sperrdiode D4 ist in dem Gehäuse 30 enthalten, weist eine mit dem siebten Anschluss O2 verbundene Anode auf und weist eine mit dem zehnten Anschluss PD2 verbundene Kathode auf.
    • (6) Ein Leistungsmodul 25 in der vierten Ausführungsform weist zusätzlich zu den Komponenten des Leistungsmoduls 24 in der vierten Ausführungsform weiter auf: einen elften Anschluss NM3, einen zwölften Anschluss O3, einen dreizehnten Anschluss PM3, einen vierzehnten Anschluss ND3 und einen fünfzehnten Anschluss PD3; einen fünften MOS-Transistor Q5; einen sechsten MOS-Transistor Q6; eine fünfte Schottky-Sperrdiode D5; und eine sechste Schottky-Sperrdiode D6. Der elfte Anschluss NM3, der zwölfte Anschluss O3, der dreizehnte Anschluss PM3, der vierzehnte Anschluss ND3 und der fünfzehnte Anschluss PD3 sind an dem Gehäuse 30 befestigt und können mit einer Außenseite verbunden werden. Der fünfte MOS-Transistor Q5 ist in dem Gehäuse 30 enthalten, zwischen dem elften Anschluss NM3 und dem zwölften Anschluss O3 angeschlossen und weist eine Durchlassrichtung von dem zwölften Anschluss O3 zu dem elften Anschluss NM3 auf. Der sechste MOS-Transistor Q6 ist in dem Gehäuse 30 enthalten, zwischen dem zwölften Anschluss O3 und dem dreizehnten Anschluss PM3 angeschlossen und weist eine Durchlassrichtung von dem dreizehnten Anschluss PM3 zu dem zwölften Anschluss O3 auf. Die fünfte Schottky-Sperrdiode D5 ist in dem Gehäuse 30 enthalten, weist eine mit dem zwölften Anschluss O3 verbundene Kathode auf und weist eine mit dem vierzehnten Anschluss ND3 verbundene Anode auf. Die sechste Schottky-Sperrdiode D6 ist in dem Gehäuse 30 enthalten, weist eine mit dem zwölften Anschluss O3 verbundene Anode auf und weist eine mit dem fünfzehnten Anschluss PD3 verbundene Kathode auf.
    • (7) Ein Leistungsmodul 27 in der sechsten Ausführungsform weist zusätzlich zu den Komponenten des Leistungsmoduls 21 in der zweiten Ausführungsform weiter einen sechsten Anschluss O2, einen dritten MOS-Transistor Q3 und einen vierten MOS-Transistor Q4 auf. Der sechsten Anschluss O2 ist an dem Gehäuse 30 befestigt und kann mit einer Außenseite verbunden werden. Der dritte MOS-Transistor Q3 ist in dem Gehäuse 30 enthalten, zwischen dem vierten Anschluss ND1 und dem sechsten Anschluss O2 angeschlossen und weist eine Durchlassrichtung von dem sechsten Anschluss O2 zu dem vierten Anschluss ND1 auf. Der vierte MOS-Transistor Q4 ist in dem Gehäuse 30 enthalten, zwischen dem fünften Anschluss PD1 und dem sechsten Anschluss O2 angeschlossen und weist eine Durchlassrichtung von dem fünften Anschluss PD1 zu dem sechsten Anschluss O2 auf.
    • (8) Das Leistungsmodul 27 in der sechsten Ausführungsform weist weiter auf: ein isolierendes Substrat 40, das in dem Gehäuse enthalten ist; und ein erstes leitfähiges Muster 46B, ein zweites leitfähiges Muster 44A, ein drittes leitfähiges Muster 42A, ein viertes leitfähiges Muster 46A, ein fünftes leitfähiges Muster 42B und ein sechstes leitfähiges Muster 44B, welche auf dem isolierenden Substrat 40 ausgebildet sind und jeweils mit dem ersten Anschluss NM1, dem zweiten Anschluss O1, dem dritten Anschluss PM1, dem vierten Anschluss ND1, dem fünften Anschluss PD1 und dem sechsten Anschluss O2 verbunden sind. Eine positivseitige Hauptelektrode des ersten MOS-Transistors Q1 und die Kathode der ersten Schottky-Sperrdiode D1 sind durch ein Lötmittel mit dem zweiten leitfähigen Muster 44A verbunden. Eine positivseitige Hauptelektrode des zweiten MOS-Transistors Q2 ist durch ein Lötmittel mit dem dritten leitfähigen Muster 42A verbunden. Eine positivseitige Hauptelektrode des dritten MOS-Transistors Q3 ist durch ein Lötmittel mit dem sechsten leitfähigen Muster 44B verbunden. Eine positivseitige Hauptelektrode des vierten MOS-Transistors Q4 und die Kathode der zweiten Schottky-Sperrdiode D2 sind durch ein Lötmittel mit dem fünften leitfähigen Muster 42B verbunden. Eine negativseitige Hauptelektrode des ersten MOS-Transistors Q1 ist über einen Draht mit dem ersten leitfähigen Muster 46B verbunden. Eine negativseitige Hauptelektrode des zweiten MOS-Transistors Q2 und die Anode der zweiten Schottky-Sperrdiode D2 sind über einen Draht mit dem zweiten leitfähigen Muster 44A verbunden. Eine negativseitige Hauptelektrode des dritten MOS-Transistors Q3 und die Anode der ersten Schottky-Sperrdiode D1 sind über einen Draht mit dem vierten leitfähigen Muster 46A verbunden. Eine negativseitige Hauptelektrode des vierten MOS-Transistors Q4 ist über einen Draht mit dem sechsten leitfähigen Muster 44B verbunden.
    • (9) Ein Leistungsmodul 26 in der fünften Ausführungsform weist auf: ein Gehäuse 30; einen ersten Anschluss N, einen zweiten Anschluss O und einen dritten Anschluss P; einen ersten MOS-Transistor Q1; einen zweiten MOS-Transistor Q2; eine erste Schottky-Sperrdiode D1; und eine zweite Schottky-Sperrdiode D2. Der erste Anschluss N, der zweite Anschluss O und der dritte Anschluss P sind an dem Gehäuse 30 befestigt und können mit einer Außenseite verbunden werden. Der erste MOS-Transistor Q1 ist in dem Gehäuse 30 enthalten, zwischen dem ersten Anschluss N und dem zweiten Anschluss O angeschlossen und weist eine Durchlassrichtung von dem zweiten Anschluss O zu dem ersten Anschluss N auf. Der zweite MOS-Transistor Q2 ist in dem Gehäuse 30 enthalten, zwischen dem zweiten Anschluss O und dem dritten Anschluss P angeschlossen und weist eine Durchlassrichtung von dem dritten Anschluss P zu dem zweiten Anschluss O auf. Die erste Schottky-Sperrdiode D1 ist in dem Gehäuse 30 enthalten, liegt parallel zu dem ersten MOS-Transistor Q1, weist eine mit dem ersten Anschluss N verbundene Anode auf und weist eine mit dem zweiten Anschluss O verbundene Kathode auf. Die zweite Schottky-Sperrdiode D2 ist in dem Gehäuse 30 enthalten, liegt parallel zu dem zweiten MOS-Transistor Q2, weist eine mit dem zweiten Anschluss O verbundene Anode auf und weist eine mit dem dritten Anschluss P verbundene Kathode auf. Ein Stromwert an einem ersten Kreuzungspunkt liegt in einem Bereich von ±10% eines Nennstroms des Leistungsmoduls 26, wobei der erste Kreuzungspunkt ein Kreuzungspunkt ist von: einer Strom-Spannungs-Kennlinie des ersten MOS-Transistors Q1, wenn bewirkt wird, dass ein Durchlassstrom in einer Body-Diode des ersten MOS-Transistors Q1 fließt; und einer Strom-Spannungs-Kennlinie der ersten Schottky-Sperrdiode D1, wenn bewirkt wird, dass ein Durchlassstrom in der ersten Schottky-Sperrdiode D1 fließt. Ein Stromwert an einem zweiten Kreuzungspunkt liegt in einem Bereich von ±10% des Nennstroms des Leistungsmoduls 26, wobei der zweite Kreuzungspunkt ein Kreuzungspunkt ist von: einer Strom-Spannungs-Kennlinie des zweiten MOS-Transistors Q2, wenn bewirkt wird, dass ein Durchlassstrom in einer Body-Diode des zweiten MOS-Transistors Q2 fließt; und einer Strom-Spannungs-Kennlinie der zweiten Schottky-Sperrdiode D2, wenn bewirkt wird, dass ein Durchlassstrom in der zweiten Schottky-Sperrdiode D2 fließt.
    • (10) Bezüglich dem Vorstehenden (9) weist jede der ersten Schottky-Sperrdiode D1 und der zweiten Schottky-Sperrdiode D2 eine Widerstandsschicht 66 auf, die auf einer Oberfläche einer Kathoden-Elektrodenschicht 65 ausgebildet ist.
    • (11) Bezüglich dem Vorstehenden (9) weist jede der ersten Schottky-Sperrdiode D1 und der zweiten Schottky-Sperrdiode D2 eine Kontakt-Sperr-Schottky-Struktur auf.
    • (12) Bezüglich dem Vorstehenden (1) bis (11) ist jeder der MOS-Transistoren Q1–Q6 und jede der Schottky-Sperrdioden D1–D6 unter Verwendung eines Halbleitermaterials ausgebildet, das eine breitere Bandlücke aufweist als Silizium.
    • (13) Ein Dreiphasen-Invertersystem 123 in der dritten Ausführungsform ist eingerichtet, eine Gleichspannung, welche von einem positivseitigen Eingangsknoten NP und einem negativseitigen Eingangsknoten NN eingegeben wird, in eine Dreiphasen-Wechselspannung zu wandeln und die Dreiphasen-Wechselspannung von einem ersten Phasenausgangsknoten NO1, einem zweiten Phasenausgangsknoten NO2 und einem dritten Phasenausgangsknoten NO3 auszugeben. Das Dreiphasen-Invertersystem 123 weist das Leistungsmodul 23 wie vorstehend unter (4) beschrieben auf. Der erste Anschluss N ist mit dem negativseitigen Eingangsknoten NN verbunden. Der dritte Anschluss P ist mit dem positivseitigen Eingangsknoten NP verbunden. Der zweite Anschluss MO1 und der vierte Anschluss DO1 sind mit dem ersten Phasenausgangsknoten NO1 verbunden. Der fünfte Anschluss MO2 und der sechste Anschluss DO2 sind mit dem zweiten Phasenausgangsknoten NO2 verbunden. Der siebte Anschluss MO3 und der achte Anschluss DO3 sind mit dem dritten Phasenausgangsknoten NO3 verbunden.
    • (14) Ein Dreiphasen-Invertersystem 125 in der vierten Ausführungsform ist eingerichtet, eine Gleichspannung, welche von einem positivseitigen Eingangsknoten NP und einem negativseitigen Eingangsknoten NN eingegeben wird, in eine Dreiphasen-Wechselspannung zu wandeln und die Dreiphasen-Wechselspannung von einem ersten Phasenausgangsknoten NO1, einem zweiten Phasenausgangsknoten NO2 und einem dritten Phasenausgangsknoten NO3 auszugeben. Das Dreiphasen-Invertersystem weist das Leistungsmodul 25 wie vorstehend unter (6) beschrieben auf. Der erste Anschluss NM1, der vierte Anschluss ND1, der sechste Anschluss NM2, der neunte Anschluss ND2, der elfte Anschluss NM3 und der vierzehnte Anschluss ND3 sind mit dem negativseitigen Eingangsknoten NN verbunden. Der dritte Anschluss PM1, der fünfte Anschluss PD1, der achte Anschluss PM2, der zehnte Anschluss PD2, der dreizehnte Anschluss PM3 und der fünfzehnte Anschluss PD3 sind mit dem positivseitigen Eingangsknoten NP verbunden. Der zweite Anschluss O1 ist mit dem ersten Phasenausgangsknoten NO1 verbunden. Der siebte Anschluss O2 ist mit dem zweiten Phasenausgangsknoten NO2 verbunden. Der zwölfte Anschluss O3 ist mit dem dritten Phasenausgangsknoten NO3 verbunden.
    • (15) Ein Dreiphasen-Invertersystem 127 in der sechsten Ausführungsform ist eingerichtet, eine Gleichspannung, welche von einem positivseitigen Eingangsknoten NP und einem negativseitigen Eingangsknoten NN eingegeben wird, in eine Dreiphasen-Wechselspannung zu wandeln und die Dreiphasen-Wechselspannung von einem ersten Phasenausgangsknoten NO1, einem zweiten Phasenausgangsknoten NO2 und einem dritten Phasenausgangsknoten NO3 auszugeben. Das Dreiphasen-Invertersystem 127 weist drei Leistungsmodule 27 wie vorstehend unter (7) beschrieben auf, und zwar ein erstes Leistungsmodul 27A, ein zweites Leistungsmodul 27B und ein drittes Leistungsmodul 27C. Der erste Anschluss NM1 und der vierte Anschluss ND1 sowohl des ersten Leistungsmoduls 27A als auch des zweiten Leistungsmoduls 27B als auch des dritten Leistungsmoduls 27C sind mit dem negativseitigen Eingangsknoten NN verbunden. Der dritte Anschluss PM1 und der fünfte Anschluss PD1 sowohl des ersten Leistungsmoduls 27A als auch des zweiten Leistungsmoduls 27B als auch des dritten Leistungsmoduls 27C sind mit dem positivseitigen Eingangsknoten NP verbunden. Der zweite Anschluss O1 und der sechste Anschluss O2 des ersten Leistungsmoduls 27A sind mit dem ersten Phasenausgangsknoten NO1 verbunden. Der zweite Anschluss O1 und der sechste Anschluss O2 des zweiten Leistungsmoduls 27B sind mit dem zweiten Phasenausgangsknoten NO2 verbunden. Der zweite Anschluss O1 und der sechste Anschluss O2 des dritten Leistungsmoduls 27C sind mit dem dritten Phasenausgangsknoten NO3 verbunden.
    • (16) Ein Verfahren zum Testen eines Leistungsmoduls (20, 21), wie vorstehend unter (1) oder (2) beschrieben, wird zur Verfügung gestellt. Dieses Testverfahren weist auf: eine erste Erregung zum Anlegen eines Gleichstroms in einer Richtung von dem ersten Anschluss (N, NM1) zu dem zweiten Anschluss (MO1, O1); eine zweite Erregung zum Anlegen eines Gleichstroms in einer Richtung von dem zweiten Anschluss (MO1, O1) zu dem dritten Anschluss (P, PM1); Feststellen einer Qualität eines ersten MOS-Transistors Q1 basierend auf einer Veränderung von einer elektrischen Charakteristik des ersten MOS-Transistors Q1 vor der ersten Erregung zu einer elektrischen Charakteristik des ersten MOS-Transistors Q1 nach der ersten Erregung; und Feststellen einer Qualität des zweiten MOS-Transistors Q2 basierend auf einer Veränderung von der elektrischen Charakteristik des zweiten MOS-Transistors Q2 vor der zweiten Erregung zu der elektrischen Charakteristik des zweiten MOS-Transistors Q2 nach der zweiten Erregung.
  • Obwohl die vorliegende Erfindung detailliert beschrieben und dargestellt worden ist, ist klar zu verstehen, dass dieses nur als Darstellung und Beispiel anzusehen und nicht als Einschränkung zu verstehen ist, wobei der Gültigkeitsumfang der vorliegenden Erfindung durch die Begriffe der angehängten Ansprüche ausgelegt wird.
  • Zusammengefasst weist ein Leistungsmodul einen ersten MOS-Transistor Q1 und eine erste Schottky-Sperrdiode D1 für einen unteren Zweig sowie einen zweiten MOS-Transistor Q2 und eine zweite Schottky-Sperrdiode D2 für einen oberen Zweig auf. In einer Ausführungsform sind ein positivseitiger Leistungsversorgungsanschluss P und ein negativseitiger Leistungsversorgungsanschluss N vorgesehen, während ein Ausgangsanschluss MO, mit welchem der erste und zweite MOS-Transistor Q1, Q2 verbunden sind, und ein Ausgangsanschluss DO, mit welchem die erste und zweite Schottky-Sperrdiode D1, D2 verbunden sind, als getrennte Ausgangsanschlüsse vorgesehen sind.
  • Bezugszeichenliste
    • 20–27
    Leistungsmodul
    30
    Gehäuse
    40
    isolierendes Substrat
    42, 42A, 42B
    leitfähiges Muster
    44A, 44B
    leitfähiges Muster
    46, 46A, 46B
    leitfähiges Muster
    50
    Bond-Draht
    61
    Schottky-Elektrode
    62
    Dielektrische Schicht
    63
    P-Typ-Schutzringbereich
    64
    N-Typ-Driftschicht
    65
    Kathoden-Elektrode
    66
    Widerstandsschicht
    67
    P-Typ-Diffusionsbereich
    123, 125, 127
    Dreiphasen-Invertersystem
    C10, C12
    Kondensator
    D1–D6
    Schottky-Sperrschichtdiode
    Q1–Q6
    MOSFET-Transistor
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • WO 2010/004802 [0002]

Claims (16)

  1. Leistungsmodul (20, 22, 23), aufweisend: ein Gehäuse (30); einen ersten Anschluss (N), einen zweiten Anschluss (MO1), einen dritten Anschluss (P) und einen vieren Anschluss (DO1), die jeder an dem Gehäuse (30) befestigt sind und mit einer Außenseite verbunden werden können; einen ersten MOS-(Metalloxidhalbleiter-)Transistor (Q1), der in dem Gehäuse (30) enthalten ist, zwischen dem ersten Anschluss (N) und dem zweiten Anschluss (MO1) angeschlossen ist und eine Durchlassrichtung von dem zweiten Anschluss (MO1) zu dem ersten Anschluss (N) aufweist; einen zweiten MOS-Transistor (Q2), der in dem Gehäuse (30) enthalten ist, zwischen dem zweiten Anschluss (MO1) und dem dritten Anschluss (P) angeschlossen ist und eine Durchlassrichtung von dem dritten Anschluss (P) zu dem zweiten Anschluss (MO1) aufweist; eine erste Schottky-Sperrdiode (D1), die in dem Gehäuse (30) enthalten ist, eine mit dem ersten Anschluss (N) verbundene Anode aufweist und eine mit dem vierten Anschluss (DO1) verbundene Kathode aufweist; und eine zweite Schottky-Sperrdiode (D2), die in dem Gehäuse (30) enthalten ist, eine mit dem dritten Anschluss (P) verbundene Kathode aufweist und eine mit dem vierten Anschluss (DO1) verbundene Anode aufweist, wobei keine andere Diode bis auf jeweilige Body-Dioden des ersten MOS-Transistors (Q1) und des zweiten MOS-Transistors (Q2) mit dem zweiten Anschluss (MO1) verbunden ist.
  2. Leistungsmodul (21, 24, 25, 27), aufweisend: ein Gehäuse (30); einen ersten Anschluss (NM1), einen zweiten Anschluss (O1), einen dritten Anschluss (PM1), einen vieren Anschluss (ND1) und einen fünften Anschluss (PD1), die jeder an dem Gehäuse (30) befestigt sind und mit einer Außenseite verbunden werden können; einen ersten MOS-Transistor (Q1), der in dem Gehäuse (30) enthalten ist, zwischen dem ersten Anschluss (NM1) und dem zweiten Anschluss (O1) angeschlossen ist und eine Durchlassrichtung von dem zweiten Anschluss (O1) zu dem ersten Anschluss (NM1) aufweist; einen zweiten MOS-Transistor (Q2), der in dem Gehäuse (30) enthalten ist, zwischen dem zweiten Anschluss (O1) und dem dritten Anschluss (PM1) angeschlossen ist und eine Durchlassrichtung von dem dritten Anschluss (PM1) zu dem zweiten Anschluss (O1) aufweist; eine erste Schottky-Sperrdiode (D1), die in dem Gehäuse (30) enthalten ist, eine mit dem zweiten Anschluss (O1) verbundene Kathode aufweist und eine mit dem vierten Anschluss (ND1) verbundene Anode aufweist; und eine zweite Schottky-Sperrdiode (D2), die in dem Gehäuse (30) enthalten ist, eine mit dem zweiten Anschluss (O1) verbundene Anode aufweist und eine mit dem fünften Anschluss (PD1) verbundene Kathode aufweist.
  3. Leistungsmodul (22, 23) gemäß Anspruch 1, weiter aufweisend: einen fünften Anschluss (MO2) und einen sechsten Anschluss (DO2), die jeder an dem Gehäuse (30) befestigt sind und mit einer Außenseite verbunden werden können; einen dritten MOS-Transistor (Q3), der in dem Gehäuse (30) enthalten ist, zwischen dem ersten Anschluss (N) und dem fünften Anschluss (MO2) angeschlossen ist und eine Durchlassrichtung von dem fünften Anschluss (MO2) zu dem ersten Anschluss (N) aufweist; einen vierten MOS-Transistor (Q4), der in dem Gehäuse (30) enthalten ist, zwischen dem dritten Anschluss (P) und dem fünften Anschluss (MO2) angeschlossen ist und eine Durchlassrichtung von dem dritten Anschluss (P) zu dem fünften Anschluss (MO2) aufweist; eine dritte Schottky-Sperrdiode (D3), die in dem Gehäuse (30) enthalten ist, eine mit dem ersten Anschluss (N) verbundene Anode aufweist und eine mit dem sechsten Anschluss (DO2) verbundene Kathode aufweist; und eine vierte Schottky-Sperrdiode (D4), die in dem Gehäuse (30) enthalten ist, eine mit dem dritten Anschluss (P) verbundene Kathode aufweist und eine mit dem sechsten Anschluss (DO2) verbundene Anode aufweist.
  4. Leistungsmodul (23) gemäß Anspruch 3, weiter aufweisend: einen siebten Anschluss (MO3) und einen achten Anschluss (DO3), die jeder an dem Gehäuse (30) befestigt sind und mit einer Außenseite verbunden werden können; einen fünften MOS-Transistor (Q5), der in dem Gehäuse (30) enthalten ist, zwischen dem ersten Anschluss (N) und dem siebten Anschluss (MO3) angeschlossen ist und eine Durchlassrichtung von dem siebten Anschluss (MO3) zu dem ersten Anschluss (N) aufweist; einen sechsten MOS-Transistor (Q6), der in dem Gehäuse (30) enthalten ist, zwischen dem dritten Anschluss (P) und dem siebten Anschluss (MO3) angeschlossen ist und eine Durchlassrichtung von dem dritten Anschluss (P) zu dem siebten Anschluss (MO3) aufweist; eine fünfte Schottky-Sperrdiode (D5), die in dem Gehäuse (30) enthalten ist, eine mit dem ersten Anschluss (N) verbundene Anode aufweist und eine mit dem achten Anschluss (DO3) verbundene Kathode aufweist; und eine sechste Schottky-Sperrdiode (D6), die in dem Gehäuse (30) enthalten ist, eine mit dem dritten Anschluss (P) verbundene Kathode aufweist und eine mit dem achten Anschluss (DO3) verbundene Anode aufweist.
  5. Leistungsmodul (24, 25) gemäß Anspruch 2, weiter aufweisend: einen sechsten Anschluss (NM2), einen siebten Anschluss (O2), einen achten Anschluss (PM2), einen neunten Anschluss (ND2) und einen zehnten Anschluss (PD2), die jeder an dem Gehäuse (30) befestigt sind und mit einer Außenseite verbunden werden können; einen dritten MOS-Transistor (Q3), der in dem Gehäuse (30) enthalten ist, zwischen dem sechsten Anschluss (NM2) und dem siebten Anschluss (O2) angeschlossen ist und eine Durchlassrichtung von dem siebten Anschluss (O2) zu dem sechsten Anschluss (NM2) aufweist; einen vierten MOS-Transistor (Q4), der in dem Gehäuse (30) enthalten ist, zwischen dem siebten Anschluss (O2) und dem achten Anschluss (PM2) angeschlossen ist und eine Durchlassrichtung von dem achten Anschluss (PM2) zu dem siebten Anschluss (O2) aufweist; eine dritte Schottky-Sperrdiode (D3), die in dem Gehäuse (30) enthalten ist, eine mit dem siebten Anschluss (O2) verbundene Kathode aufweist und eine mit dem neunten Anschluss (ND2) verbundene Anode aufweist; und eine vierte Schottky-Sperrdiode (D4), die in dem Gehäuse (30) enthalten ist, eine mit dem siebten Anschluss (O2) verbundene Anode aufweist und eine mit dem zehnten Anschluss (PD2) verbundene Kathode aufweist.
  6. Leistungsmodul (25) gemäß Anspruch 5, weiter aufweisend: einen elften Anschluss (NM3), einen zwölften Anschluss (O3), einen dreizehnten Anschluss (PM3), einen vierzehnten Anschluss (ND3) und einen fünfzehnten Anschluss (PD3), die jeder an dem Gehäuse (30) befestigt sind und mit einer Außenseite verbunden werden können; einen fünften MOS-Transistor (Q5), der in dem Gehäuse (30) enthalten ist, zwischen dem elften Anschluss (NM3) und dem zwölften Anschluss (O3) angeschlossen ist und eine Durchlassrichtung von dem zwölften Anschluss (O3) zu dem elften Anschluss (NM3) aufweist; einen sechsten MOS-Transistor (Q6), der in dem Gehäuse (30) enthalten ist, zwischen dem zwölften Anschluss (O3) und dem dreizehnten Anschluss (PM3) angeschlossen ist und eine Durchlassrichtung von dem dreizehnten Anschluss (PM3) zu dem zwölften Anschluss (O3) aufweist; eine fünfte Schottky-Sperrdiode (D5), die in dem Gehäuse (30) enthalten ist, eine mit dem zwölften Anschluss (O3) verbundene Kathode aufweist und eine mit dem vierzehnten Anschluss (ND3) verbundene Anode aufweist; und eine sechste Schottky-Sperrdiode (D6), die in dem Gehäuse (30) enthalten ist, eine mit dem zwölften Anschluss (O3) verbundene Anode aufweist und eine mit dem fünfzehnten Anschluss (PD3) verbundene Kathode aufweist.
  7. Leistungsmodul (27) gemäß Anspruch 2, weiter aufweisend: einen sechsten Anschluss (O2), der an dem Gehäuse (30) befestigt ist und mit einer Außenseite verbunden werden kann; einen dritten MOS-Transistor (Q3), der in dem Gehäuse (30) enthalten ist, zwischen dem vierten Anschluss (ND1) und dem sechsten Anschluss (O2) angeschlossen ist und eine Durchlassrichtung von dem sechsten Anschluss (O2) zu dem vierten Anschluss (ND1) aufweist; und einen vierten MOS-Transistor (Q4), der in dem Gehäuse (30) enthalten ist, zwischen dem fünften Anschluss (PD1) und dem sechsten Anschluss (O2) angeschlossen ist und eine Durchlassrichtung von dem fünften Anschluss (PD1) zu dem sechsten Anschluss (O2) aufweist.
  8. Leistungsmodul (27) gemäß Anspruch 7, weiter aufweisend: ein isolierendes Substrat (40), das in dem Gehäuse (30) enthalten ist; ein erstes leitfähiges Muster (46B), das auf dem isolierenden Substrat (40) ausgebildet und mit dem ersten Anschluss (NM1) verbunden ist; ein zweites leitfähiges Muster (44A), das auf dem isolierenden Substrat (40) ausgebildet und mit dem zweiten Anschluss (O1) verbunden ist; ein drittes leitfähiges Muster (42A), das auf dem isolierenden Substrat (40) ausgebildet und mit dem dritten Anschluss (PM1) verbunden ist; ein viertes leitfähiges Muster (46A), das auf dem isolierenden Substrat (40) ausgebildet und mit dem vierten Anschluss (ND1) verbunden ist; ein fünftes leitfähiges Muster (42B), das auf dem isolierenden Substrat (40) ausgebildet und mit dem fünften Anschluss (PD1) verbunden ist; und ein sechstes leitfähiges Muster (44B), das auf dem isolierenden Substrat (40) ausgebildet und mit dem sechsten Anschluss (O2) verbunden ist, wobei eine positivseitige Hauptelektrode des ersten MOS-Transistors (Q1) und die Kathode der ersten Schottky-Sperrdiode (D1) durch ein Lötmittel mit dem zweiten leitfähigen Muster (44A) verbunden sind, eine positivseitige Hauptelektrode des zweiten MOS-Transistors (Q2) durch ein Lötmittel mit dem dritten leitfähigen Muster (42A) verbunden ist, eine positivseitige Hauptelektrode des dritten MOS-Transistors (Q3) durch ein Lötmittel mit dem sechsten leitfähigen Muster (44B) verbunden ist, eine positivseitige Hauptelektrode des vierten MOS-Transistors (Q4) und die Kathode der zweiten Schottky-Sperrdiode (D2) durch ein Lötmittel mit dem fünften leitfähigen Muster (42B) verbunden sind, eine negativseitige Hauptelektrode des ersten MOS-Transistors (Q1) über einen Draht mit dem ersten leitfähigen Muster (46B) verbunden ist, eine negativseitige Hauptelektrode des zweiten MOS-Transistors (Q2) und die Anode der zweiten Schottky-Sperrdiode (D2) über einen Draht mit dem zweiten leitfähigen Muster (44A) verbunden sind, eine negativseitige Hauptelektrode des dritten MOS-Transistors (Q3) und die Anode der ersten Schottky-Sperrdiode (D1) über einen Draht mit dem vierten leitfähigen Muster (46A) verbunden sind, und eine negativseitige Hauptelektrode des vierten MOS-Transistors (Q4) über einen Draht mit dem sechsten leitfähigen Muster (44B) verbunden ist.
  9. Leistungsmodul (26), aufweisend: ein Gehäuse (30); einen ersten Anschluss (N), einen zweiten Anschluss (O), und einen dritten Anschluss (P), die jeder an dem Gehäuse (30) befestigt sind und mit einer Außenseite verbunden werden können; einen ersten MOS-Transistor (Q1), der in dem Gehäuse (30) enthalten ist, zwischen dem ersten Anschluss (N) und dem zweiten Anschluss (O) angeschlossen ist und eine Durchlassrichtung von dem zweiten Anschluss (O) zu dem ersten Anschluss (N) aufweist; einen zweiten MOS-Transistor (Q2), der in dem Gehäuse (30) enthalten ist, zwischen dem zweiten Anschluss (O) und dem dritten Anschluss (P) angeschlossen ist und eine Durchlassrichtung von dem dritten Anschluss (P) zu dem zweiten Anschluss (O) aufweist; eine erste Schottky-Sperrdiode (D1), die in dem Gehäuse (30) enthalten ist, parallel zu dem ersten MOS-Transistor (Q1) liegt, eine mit dem ersten Anschluss (N) verbundene Anode aufweist und eine mit dem zweiten Anschluss (O) verbundene Kathode aufweist; und eine zweite Schottky-Sperrdiode (D2), die in dem Gehäuse (30) enthalten ist, parallel zu dem zweiten MOS-Transistor (Q2) liegt, eine mit dem zweiten Anschluss (O) verbundene Anode aufweist und eine mit dem dritten Anschluss (P) verbundene Kathode aufweist, wobei ein Stromwert an einem ersten Kreuzungspunkt in einem Bereich von ±10% eines Nennstroms des Leistungsmoduls (26) liegt, wobei der erste Kreuzungspunkt ein Kreuzungspunkt ist von: einer Strom-Spannungs-Kennlinie des ersten MOS-Transistors (Q1), wenn bewirkt wird, dass ein Durchlassstrom in einer Body-Diode des ersten MOS-Transistors (Q1) fließt; und einer Strom-Spannungs-Kennlinie der ersten Schottky-Sperrdiode (D1), wenn bewirkt wird, dass ein Durchlassstrom in der ersten Schottky-Sperrdiode (D1) fließt, ein Stromwert an einem zweiten Kreuzungspunkt in einem Bereich von ±10% des Nennstroms des Leistungsmoduls (26) liegt, wobei der zweite Kreuzungspunkt ein Kreuzungspunkt ist von: einer Strom-Spannungs-Kennlinie des zweiten MOS-Transistors (Q2), wenn bewirkt wird, dass ein Durchlassstrom in einer Body-Diode des zweiten MOS-Transistors (Q2) fließt; und einer Strom-Spannungs-Kennlinie der zweiten Schottky-Sperrdiode (D2), wenn bewirkt wird, dass ein Durchlassstrom in der zweiten Schottky-Sperrdiode (D2) fließt.
  10. Leistungsmodul (26) gemäß Anspruch 9, wobei jede der ersten Schottky-Sperrdiode (D1) und der zweiten Schottky-Sperrdiode (D2) eine Widerstandsschicht (66) aufweist, die auf einer Oberfläche einer Kathoden-Elektrodenschicht (65) ausgebildet ist.
  11. Leistungsmodul (26) gemäß Anspruch 9, wobei jede der ersten Schottky-Sperrdiode (D1) und der zweiten Schottky-Sperrdiode (D2) eine Kontakt-Sperr-Schottky-Struktur aufweist.
  12. Leistungsmodul (20–27)) gemäß einem der Ansprüche 1 bis 11, wobei jeder der MOS-Transistoren (Q1–Q6) und jede der Schottky-Sperrdioden (D1–D6) unter Verwendung eines Halbleitermaterials ausgebildet ist, das eine größere Bandlücke aufweist als Silizium.
  13. Dreiphasen-Invertersystem (123), das eingerichtet ist, eine Gleichspannung, welche von einem positivseitigen Eingangsknoten (NP) und einem negativseitigen Eingangsknoten (NN) eingegeben wird, in eine Dreiphasen-Wechselspannung zu wandeln und die Dreiphasen-Wechselspannung von einem ersten Phasenausgangsknoten (NO1), einem zweiten Phasenausgangsknoten (NO2) und einem dritten Phasenausgangsknoten (NO3) auszugeben, wobei das Dreiphasen-Invertersystem das Leistungsmodul (23) gemäß Anspruch 4 aufweist, wobei der erste Anschluss (N) mit dem negativseitigen Eingangsknoten (NN) verbunden ist, der dritte Anschluss (P) mit dem positivseitigen Eingangsknoten (NP) verbunden ist, der zweite Anschluss (MO1) und der vierte Anschluss (DO1) mit dem ersten Phasenausgangsknoten (NO1) verbunden sind, der fünfte Anschluss (MO2) und der sechste Anschluss (DO2) mit dem zweiten Phasenausgangsknoten (NO2) verbunden sind, und der siebte Anschluss (MO3) und der achte Anschluss (DO3) mit dem dritten Phasenausgangsknoten (NO3) verbunden sind.
  14. Dreiphasen-Invertersystem (125), das eingerichtet ist, eine Gleichspannung, welche von einem positivseitigen Eingangsknoten (NP) und einem negativseitigen Eingangsknoten (NN) eingegeben wird, in eine Dreiphasen-Wechselspannung zu wandeln und die Dreiphasen-Wechselspannung von einem ersten Phasenausgangsknoten (NO1), einem zweiten Phasenausgangsknoten (NO2) und einem dritten Phasenausgangsknoten (NO3) auszugeben, wobei das Dreiphasen-Invertersystem das Leistungsmodul (25) gemäß Anspruch 6 aufweist, wobei der erste Anschluss (NM1), der vierte Anschluss (ND1), der sechste Anschluss (NM2), der neunte Anschluss (ND2), der elfte Anschluss (NM3) und der vierzehnte Anschluss (ND3) mit dem negativseitigen Eingangsknoten (NN) verbunden sind, der dritte Anschluss (PM1), der fünfte Anschluss (PD1), der achte Anschluss (PM2), der zehnte Anschluss (PD2), der dreizehnte Anschluss (PM3) und der fünfzehnte Anschluss (PD3) mit dem positivseitigen Eingangsknoten (NP) verbunden sind, der zweite Anschluss (O1) mit dem ersten Phasenausgangsknoten (NO1) verbunden ist, der siebte Anschluss (O2) mit dem zweiten Phasenausgangsknoten (NO2) verbunden ist, und der zwölfte Anschluss (O3) mit dem dritten Phasenausgangsknoten (NO3) verbunden ist.
  15. Dreiphasen-Invertersystem (127), das eingerichtet ist, eine Gleichspannung, welche von einem positivseitigen Eingangsknoten (NP) und einem negativseitigen Eingangsknoten (NN) eingegeben wird, in eine Dreiphasen-Wechselspannung zu wandeln und die Dreiphasen-Wechselspannung von einem ersten Phasenausgangsknoten (NO1), einem zweiten Phasenausgangsknoten (NO2) und einem dritten Phasenausgangsknoten (NO3) auszugeben, wobei das Dreiphasen-Invertersystem ein erstes Leistungsmodul (27A), ein zweites Leistungsmodul (27B) und ein drittes Leistungsmodul (27C) aufweist, die jedes das Leistungsmodul gemäß Anspruch 7 sind, wobei der erste Anschluss (NM1) und der vierte Anschluss (ND1) sowohl des ersten Leistungsmoduls (27A) als auch des zweiten Leistungsmoduls (27B) als auch des dritten Leistungsmoduls (27C) mit dem negativseitigen Eingangsknoten (NN) verbunden sind, der dritte Anschluss (PM1) und der fünfte Anschluss (PD1) sowohl des ersten Leistungsmoduls (27A) als auch des zweiten Leistungsmoduls (27B) als auch des dritten Leistungsmoduls (27C) mit dem positivseitigen Eingangsknoten (NP) verbunden sind, der zweite Anschluss (O1) und der sechste Anschluss (O2) des ersten Leistungsmoduls (27A) mit dem ersten Phasenausgangsknoten (NO1) verbunden sind, der zweite Anschluss (O1) und der sechste Anschluss (O2) des zweiten Leistungsmoduls (27B) mit dem zweiten Phasenausgangsknoten (NO2) verbunden sind, der zweite Anschluss (O1) und der sechste Anschluss (O2) des dritten Leistungsmoduls (27C) mit dem dritten Phasenausgangsknoten (NO3) verbunden sind.
  16. Verfahren zum Testen eines Leistungsmoduls (20, 21) gemäß Anspruch 1 oder 2, aufweisend: ein erstes Erregen für ein Anlegen eines Gleichstroms in einer Richtung von dem ersten Anschluss (N, NM1) zu dem zweiten Anschluss (MO1, O1); ein zweites Erregen für ein Anlegen eines Gleichstroms in einer Richtung von dem zweiten Anschluss (MO1, O1) zu dem dritten Anschluss (P, PM1); Bestimmen einer Qualität des ersten MOS-Transistors (Q1) basierend auf einer Veränderung von einer elektrischen Charakteristik des ersten MOS-Transistors (Q1) vor der ersten Erregung zu der elektrischen Charakteristik des ersten MOS-Transistors (Q1) nach der ersten Erregung; und Bestimmen einer Qualität des zweiten MOS-Transistors (Q2) basierend auf einer Veränderung von der elektrischen Charakteristik des zweiten MOS-Transistors (Q2) vor der zweiten Erregung zu der elektrischen Charakteristik des zweiten MOS-Transistors (Q2) nach der zweiten Erregung.
DE102017200074.0A 2016-01-19 2017-01-04 Leistungsmodul mit MOSFET-Body-Diode, für welche ein Erregungstest effizient ausgeführt werden kann Pending DE102017200074A1 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2016-007940 2016-01-19
JP2016007940A JP6490017B2 (ja) 2016-01-19 2016-01-19 パワーモジュール、３相インバータシステム、およびパワーモジュールの検査方法

Publications (1)

Publication Number Publication Date
DE102017200074A1 true DE102017200074A1 (de) 2017-07-20

Family

ID=59256160

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102017200074.0A Pending DE102017200074A1 (de) 2016-01-19 2017-01-04 Leistungsmodul mit MOSFET-Body-Diode, für welche ein Erregungstest effizient ausgeführt werden kann

Country Status (4)

Country Link
US (2) US10461073B2 (de)
JP (1) JP6490017B2 (de)
CN (1) CN106981479B (de)
DE (1) DE102017200074A1 (de)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109473414B (zh) * 2017-09-08 2022-11-11 万国半导体(开曼)股份有限公司 模制智能功率模块及其制造方法
US10761204B2 (en) * 2017-12-15 2020-09-01 Google Llc Radar attenuation mitigation
CN110557262B (zh) * 2018-05-30 2021-05-18 华为技术有限公司 一种受电设备
JP7447480B2 (ja) * 2019-12-23 2024-03-12 富士電機株式会社 電子回路、半導体モジュール及び半導体装置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010004802A1 (ja) 2008-07-10 2010-01-14 三菱電機株式会社 電力用半導体モジュール

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3420535C2 (de) * 1984-06-01 1986-04-30 Anton Piller GmbH & Co KG, 3360 Osterode Halbleiter-Modul für eine schnelle Schaltanordnung
DE10030875C1 (de) * 2000-06-23 2002-03-07 Compact Dynamics Gmbh Halbbrückenbaugruppe
DE102004059313B3 (de) * 2004-12-09 2006-05-04 Semikron Elektronik Gmbh & Co. Kg Leistungshalbleitermodul mit verringerten parasitären Induktivitäten
US8513768B2 (en) * 2005-05-09 2013-08-20 Nantero Inc. Nonvolatile nanotube diodes and nonvolatile nanotube blocks and systems using same and methods of making same
US7443014B2 (en) 2005-10-25 2008-10-28 Infineon Technologies Ag Electronic module and method of assembling the same
JP2008017237A (ja) 2006-07-07 2008-01-24 Mitsubishi Electric Corp 電子部品およびその電子部品を用いた電力変換器
JP2009171190A (ja) 2008-01-16 2009-07-30 Sharp Corp 差動入力方式による受信装置
JP5770412B2 (ja) * 2008-01-31 2015-08-26 ダイキン工業株式会社 電力変換装置
DE102009026479B4 (de) 2009-05-26 2016-12-29 Infineon Technologies Ag Leistungshalbleitermodul mit verringerter Oszillationsneigung
CN102473645B (zh) * 2009-08-19 2013-07-10 松下电器产业株式会社 半导体元件、半导体装置以及功率变换器
RU2509405C1 (ru) * 2009-12-24 2014-03-10 Мицубиси Электрик Корпорейшн Устройство преобразователя мощности и способ управления устройства
US8414252B2 (en) 2010-01-04 2013-04-09 General Electric Company Method and apparatus for double flow turbine first stage cooling
JP5539134B2 (ja) * 2010-09-16 2014-07-02 三菱電機株式会社 半導体装置
JP5108996B2 (ja) * 2010-10-29 2012-12-26 パナソニック株式会社 インバータ
US8563988B2 (en) * 2010-10-29 2013-10-22 Panasonic Corporation Semiconductor element and manufacturing method therefor
US9673283B2 (en) * 2011-05-06 2017-06-06 Cree, Inc. Power module for supporting high current densities
US9640617B2 (en) * 2011-09-11 2017-05-02 Cree, Inc. High performance power module
US8687370B2 (en) * 2011-11-14 2014-04-01 Infineon Technologies Ag Housing for a chip arrangement and a method for forming a housing
US9170758B2 (en) * 2012-04-25 2015-10-27 Hewlett-Packard Indigo B.V. Automatic load balancer for presses
EP4293714A3 (de) * 2012-09-20 2024-02-28 Rohm Co., Ltd. Leistungshalbleiter-modul
DE102012217905B3 (de) * 2012-10-01 2013-11-07 Semikron Elektronik Gmbh & Co. Kg 3-Level-Stromrichterhalbbrücke
JP5791830B2 (ja) * 2012-12-20 2015-10-07 三菱電機株式会社 炭化珪素半導体装置の製造方法
EP3038162B1 (de) * 2014-12-24 2019-09-04 ABB Schweiz AG Sperrschicht-Schottky-Gleichrichter
US9941234B2 (en) * 2015-05-28 2018-04-10 Ut-Battelle, Llc Integrated packaging of multiple double sided cooling planar bond power modules
JP2017070047A (ja) * 2015-09-29 2017-04-06 株式会社日立製作所 電源装置
JP6848183B2 (ja) * 2016-02-16 2021-03-24 富士電機株式会社 電流検出装置および半導体装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010004802A1 (ja) 2008-07-10 2010-01-14 三菱電機株式会社 電力用半導体モジュール

Also Published As

Publication number Publication date
US10461073B2 (en) 2019-10-29
US20170207213A1 (en) 2017-07-20
CN106981479B (zh) 2019-10-01
US11251178B2 (en) 2022-02-15
CN106981479A (zh) 2017-07-25
US20190378835A1 (en) 2019-12-12
JP2017130520A (ja) 2017-07-27
JP6490017B2 (ja) 2019-03-27

Similar Documents

Publication Publication Date Title
DE19628131C2 (de) Gatespannungsbegrenzung für eine Schaltungsanordnung
DE112013007288B4 (de) Halbleitervorrichtung und Stromrichtvorrichtung
DE112009001638B4 (de) Leistungshalbleitermodul
DE102008049677B4 (de) Spannungsversorgung in einer Schaltungsanordnung mit einem Halbleiterschaltelement
DE102018131999B4 (de) Leistungsmodul und leistungwandler
DE112019000870B4 (de) Schalteransteuereinrichtung
DE102017200074A1 (de) Leistungsmodul mit MOSFET-Body-Diode, für welche ein Erregungstest effizient ausgeführt werden kann
DE112015002272T5 (de) Sic leistungsmodule mit hohem strom und niedrigen schaltverlusten
DE202011111042U1 (de) Elektronische Schaltung
DE102010008617A1 (de) Halbleitervorrichtung zum Treiben eines als Brücke geschalteten Leistungstransistors
DE112015005718T5 (de) Leistungswandlungsvorrichtung
DE102018113146B4 (de) Gleichrichtereinrichtung und Halbleitereinrichtung
DE112013007659T5 (de) Leistungs-Umrichter
DE102015223002A1 (de) Leistungsumsetzungsvorrichtung und Eisenbahnfahrzeug mit derselben
DE102018217867B4 (de) Halbleitervorrichtung und Verfahren zum Ansteuern derselben
DE112014006834B4 (de) Ansteuerschaltung, Leistungswandler und Motorsystem
WO2015117691A1 (de) Gleichrichterschaltung mit selbstklemmendem transistor
DE102014115225A1 (de) RC-IGBT mit SiC-Freilaufdiode
DE102016214132A1 (de) Transistorelement und Halbleitervorrichtung
DE102019201726A1 (de) Inverter vom I-Typ mit drei Niveaus und Halbleitermodul
DE112020002901T5 (de) Leistungshalbleitermodul
DE112013007243T5 (de) Halbleitervorrichtung
DE112016005976B4 (de) Leistungsumwandlungsvorrichtung
DE10001865B4 (de) Halbleiterbauelement und Verarbeitungsverfahren zum Verarbeiten des Halbleiterbauelements
DE102005049978A1 (de) Schaltungsanordnung für Tiefsetzsteller und Verfahren zur Herstellung eines Leistungs-Halbleiterbauelements

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R084 Declaration of willingness to licence
R016 Response to examination communication