CN106981479B - 功率模块、3相逆变器系统以及功率模块的检查方法 - Google Patents

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Abstract

本发明涉及功率模块、3相逆变器系统以及功率模块的检查方法。功率模块具有：下桥臂用的第一MOS晶体管(Q1)及第一肖特基势垒二极管(D1)、以及上桥臂用的第二MOS晶体管(Q2)及第二肖特基势垒二极管(D2)。在一个实施方式中，正侧以及负侧的电源端子(P、N)各设置1个，与第一及第二MOS晶体管(Q1、Q2)连接的输出端子(MO)和与第一及第二肖特基势垒二极管(D1、D2)连接的输出端子(DO)分离。

Description

功率模块、3相逆变器系统以及功率模块的检查方法
技术领域
本公开涉及组装有MOSFET(Metal Oxide Semiconductor Field EffectTransistor)的功率模块以及具有该功率模块的3相逆变器系统。并且，本公开涉及功率模块的检查方法。
背景技术
组装有功率MOSFET、与该功率MOSFET反向并联连接的续流二极管的功率模块得到了实用化。在这种功率模块中，作为续流二极管，大多采用具有高速通断动作和低正向压降这些特征的肖特基势垒二极管(例如，参照国际公开2010/004802号)。
作为MOSFET(还称作MOS晶体管)的故障模式之一，存在体二极管的通电劣化。该故障是在正向电流持续流过体二极管这种PN结二极管的情况下，因由于电子-空穴对的结合能而使得外延层的堆垛层错生长所产生的。特别是，由于在将SiC(碳化硅)以及GaN(氮化镓)等宽带隙半导体作为半导体材料而使用的情况下容易产生堆垛层错，因此该故障模式容易成为问题。
在作为续流二极管而使用了正向压降低的肖特基势垒二极管的情况下，续流电流几乎都流过肖特基势垒二极管，因此能够减少流过MOSFET的体二极管的电流。然而，在MOSFET的通断时，由于分别在MOSFET的集电极端子以及发射极端子、和续流二极管的阴极端子以及阳极端子处寄生的电感成分所产生的反电动势，在MOSFET的体二极管流过瞬态的电流。因此，有时体二极管的通电劣化依然成为问题。
通常，对于组装有MOSFET的功率模块，通过进行使正向电流以规定时间流过体二极管的通电试验，从而筛选出低品质的芯片(其原因在于，低品质的芯片的特性的劣化会得到促进)。但是，在作为续流二极管而使用了肖特基势垒二极管的情况下，上述筛选变得困难。其原因在于，电流几乎都流过续流二极管，因此需要使通电时间非常长。
发明内容
本公开就是考虑到上述问题而提出的，其主要目的在于提供一种功率模块，该功率模块即使在作为续流二极管而使用了肖特基势垒二极管的情况下，也能够高效地进行向MOSFET的体二极管的通电试验。
本公开的第一方案所涉及的功率模块具有：框体；第一端子、第二端子、第三端子以及第四端子，它们固定于该框体，能够与外部连接；第一MOS(Metal OxideSemiconductor)晶体管；第二MOS晶体管；第一肖特基势垒二极管；以及第二肖特基势垒二极管。第一MOS晶体管收容于框体，连接于第一及第二端子之间，从第二端子向第一端子的方向是其正向。第二MOS晶体管收容于框体，连接于第二及第三端子之间，从第三端子向第二端子的方向是其正向。第一肖特基势垒二极管收容于框体，阳极与第一端子连接，阴极与第四端子连接。第二肖特基势垒二极管收容于框体，阴极与第三端子连接，阳极与第四端子连接。这里，在第二端子，除了第一及第二MOS晶体管各自的体二极管以外，不连接其他任何二极管。
本公开的第二方案所涉及的功率模块具有：框体；第一端子、第二端子、第三端子、第四端子以及第五端子，它们固定于该框体，能够与外部连接；第一MOS晶体管；第二MOS晶体管；第一肖特基势垒二极管；以及第二肖特基势垒二极管。第一MOS晶体管收容于框体，连接于第一及第二端子之间，从第二端子向第一端子的方向是其正向。第二MOS晶体管收容于框体，连接于第二及第三端子之间，从第三端子向第二端子的方向是其正向。第一肖特基势垒二极管收容于框体，阴极与第二端子连接，阳极与第四端子连接。第四肖特基势垒二极管收容于框体，阳极与第二端子连接，阴极与第五端子连接。
本公开的第三方案所涉及的功率模块具有：框体；第一端子、第二端子以及第三端子，它们固定于该框体，能够与外部连接；第一MOS晶体管；第二MOS晶体管；第一肖特基势垒二极管；以及第二肖特基势垒二极管。第一MOS晶体管收容于框体，连接于第一及第二端子之间，从第二端子向第一端子的方向是其正向。第二MOS晶体管收容于框体，连接于第二及第三端子之间，从第三端子向第二端子的方向是其正向。第一肖特基势垒二极管收容于框体，与第一MOS晶体管并联，阳极与第一端子连接且阴极与第二端子连接。第二肖特基势垒二极管收容于框体，与第二MOS晶体管并联，阳极与第二端子连接且阴极与第三端子连接。这里，第一交叉点处的电流值处于功率模块的额定电流的±10％的范围内，该第一交叉点是正向电流流过第一MOS晶体管的体二极管时的电流电压特性与正向电流流过第一肖特基势垒二极管时的电流电压特性的交叉点。并且，第二交叉点处的电流值处于功率模块的额定电流的±10％的范围内，该第二交叉点是正向电流流过第二MOS晶体管的体二极管时的电流电压特性与正向电流流过第二肖特基势垒二极管时的电流电压特性的交叉点。
第一方案的功率模块的重要特征点在于，设置有用于对交流电压进行输出的2个独立的输出端子、即第一及第二MOSFET之间的输出端子(第二端子)和第一及第二续流二极管之间的输出端子(第四端子)。第二方案的功率模块的重要特征点在于，设置有用于接受直流电压的输入的2个独立的正侧端子以及2个独立的负侧端子、即分别与第一MOSFET以及第一续流二极管连接的负侧端子(第一端子以及第四端子)和与第二MOSFET以及第二续流二极管连接的正侧端子(第三端子以及第五端子)。因此，能够在通电试验时使正向电流仅流过MOSFET的体二极管，因此能够高效地进行低品质的MOSFET芯片的筛选。
并且，根据第三方案的功率模块，通过在通电试验时使比额定电流大的电流在MOSFET的体二极管的正向上流过，从而与续流二极管相比，能够使更多的正向电流流过体二极管。因此，能够高效地进行低品质的MOSFET芯片的筛选。
本发明的上述及其他目的、特征、方案及优点，通过联系附图而进行理解的关于本发明的以下的详细说明，能够变得清楚。
附图说明
图1是表示第一实施方式涉及的功率模块20的结构的电路图。
图2是表示图1的功率模块20所收容的半导体芯片的布局的一个例子的俯视图。
图3是表示图1的功率模块20的通电试验的流程的流程图。
图4是表示第二实施方式涉及的功率模块21的结构的电路图。
图5是表示图4的功率模块21所收容的半导体芯片的布局的一个例子的俯视图。
图6是表示图4的功率模块21的通电试验的流程的流程图。
图7是表示第三实施方式涉及的功率模块22的结构的电路图。
图8是表示图7的变形例涉及的功率模块23的结构的电路图。
图9是表示第四实施方式涉及的功率模块24的结构的电路图。
图10是表示图9的变形例涉及的功率模块25的结构的电路图。
图11是表示第五实施方式涉及的功率模块26的结构的电路图。
图12是用于对图11的MOS晶体管Q1的体二极管的电气特性与肖特基势垒二极管D1的电气特性之间的关系进行说明的图。
图13是表示图11的功率模块26的通电试验的流程的流程图。
图14是表示图11的肖特基势垒二极管D1、D2的结构的一个例子的剖面图。
图15是表示图11的肖特基势垒二极管D1、D2的其他结构例的剖面图。
图16是表示第六实施方式涉及的功率模块27的结构的电路图。
图17是表示图16的功率模块27所收容的半导体芯片的布局的一个例子的俯视图。
图18是表示图16的功率模块27的通电试验的流程的流程图。
图19是表示3相逆变器系统的结构的图，该3相逆变器系统使用了图16的功率模块。
具体实施方式
下面，参照附图详细地说明各实施方式。在以下的各实施方式中，作为半导体材料而使用SiC(碳化硅)以及GaN(氮化镓)等宽带隙半导体，但并不限定于此。此外，在以下的说明中，对相同或者相当的部分标注相同的参照标号，有时不重复其说明。
＜第一实施方式＞
[功率模块的结构]
图1是表示第一实施方式涉及的功率模块20的结构的电路图。在图1中，还一起示出作为对功率模块进行驱动的栅极驱动电路的高电压集成电路HVIC以及低电压集成电路LVIC。
参照图1，功率模块20包含：绝缘性(例如树脂制)的框体30、负侧端子N、输出端子MO1、正侧端子P、输出端子DO1、第一MOS晶体管Q1、第二MOS晶体管Q2、第一肖特基势垒二极管D1以及第二肖特基势垒二极管D2。
负侧端子N、输出端子MO1、DO1以及正侧端子P固定于框体30，能够与功率模块20的外部连接。如图1所示，其特征点在于设置有2个分离的输出端子MO1、DO1。
MOS晶体管Q1收容于框体30，连接于负侧端子N与输出端子MO1之间。MOS晶体管Q1是纵型构造的N沟道MOS晶体管。从输出端子MO1向负侧端子N的方向是MOS晶体管Q1的正向(从漏极向源极的方向)。对于MOS晶体管Q1的体二极管，从负侧端子N向输出端子MO1的方向是正向(体二极管的阳极向阴极的方向)。如图1所示，在MOS晶体管Q1的漏极以及源极分别随附有由配线引起的寄生电感LMD、LMS。
MOS晶体管Q2收容于框体30，连接于输出端子MO1与正侧端子P之间。MOS晶体管Q2是纵型构造的N沟道MOS晶体管。从正侧端子P向输出端子MO1的方向是MOS晶体管Q2的正向(从漏极向源极的方向)。对于MOS晶体管Q2的体二极管，从输出端子MO1向正侧端子P的方向是正向(体二极管的阳极向阴极的方向)。如图1所示，在MOS晶体管Q2的漏极以及源极分别随附有由配线引起的寄生电感LMD、LMS。
肖特基势垒二极管D1收容于框体30，阳极与负侧端子N连接，阴极与输出端子DO1连接。如图1所示，在肖特基势垒二极管D1的阳极以及阴极分别随附有由配线引起的寄生电感LDA、LDK。
肖特基势垒二极管D2收容于框体30，阴极与正侧端子P连接，阳极与输出端子DO1连接。如图1所示，在肖特基势垒二极管D2的阳极以及阴极分别随附有由配线引起的寄生电感LDA、LDK。
根据上述的结构，在输出端子MO1、DO1中的输出端子MO1，除了MOS晶体管Q1、Q2各自的体二极管之外，不连接其他任何二极管。由此，能够在通电试验时通过与经过肖特基势垒二极管D1、D2的路径不同的路径，使正向电流流过MOS晶体管Q1、Q2的体二极管。在作为半桥而使用时，对正侧端子P与负侧端子N之间施加直流电压，输出端子MO1、DO1与用于对交流电压进行输出的共用的输出节点(未图示)连接。
功率模块20还包含栅极端子G1、G2以及源极端子S2，上述端子固定于框体30。栅极端子G1、G2分别与MOS晶体管Q1、Q2的栅极连接，源极端子S2与MOS晶体管Q2的源极连接。
[栅极驱动电路的结构]
参照图1，功率模块20的栅极驱动电路包含低电压集成电路LVIC、高电压集成电路HVIC、直流电源VD、电容器C12、电阻元件R10、二极管D10以及电容器C10。
在低电压集成电路LVIC设置有端子GO、VDI、VI、VNC。低电压集成电路LVIC将与被输入至端子VI的控制信号Vin_N相应的栅极驱动电压经由端子GO而输出至功率模块20的栅极端子G1。端子VNC被作为基准电位节点而连接至功率模块20的负侧端子N。在端子VNC与端子VDI之间并联连接直流电源VD和电容器C12。
在高电压集成电路HVIC设置有端子GO、VS、VDI、VI、VNC、BS。高电压集成电路HVIC将与被输入至端子VI的控制信号Vin_P相应的栅极驱动电压经由端子GO而输出至功率模块20的栅极端子G2。端子VNC被作为基准电位节点而连接至功率模块20的负侧端子N。在端子VNC与端子VDI之间并联连接直流电源VD和电容器C12。
在高电压集成电路HVIC的端子BS连接自举用电路。即，在端子BS与功率模块的输出端子MO1之间连接电容器C10。在端子BS还连接二极管D10的阴极。二极管D10的阳极经由电阻元件R10与端子VDI(因此，与直流电源VD的正极)连接。由此，在MOS晶体管Q1导通时，对端子BS施加直流电源VD的电压，并且该电压被电容器C10保持。在MOS晶体管Q1截止且MOS晶体管Q2导通时，对正侧端子P的电位加上由电容器C10保持的电压(直流电源VD的电压)而得到的电位被输入至端子BS。
高电压集成电路HVIC的端子VS与功率模块20的源极端子S2(MOS晶体管Q2的源极)连接，并且该端子VS经由在高电压集成电路HVIC内置的电阻元件R11以及MOS晶体管Q11而与端子VNC(基准电位)连接。在MOS晶体管Q1导通时，MOS晶体管Q11也导通，由此能够使功率模块20的输出端子MO1的电位尽早地与基准电位相等。
[半导体芯片在绝缘基板之上的布局]
图2是表示图1的功率模块20所收容的半导体芯片的布局的一个例子的俯视图。参照图2，功率模块20还包含收容于图1的框体30的绝缘基板40、和在该绝缘基板40之上由铜箔等形成的导电图案42、44A、44B、46。
导电图案42经由键合线50与正侧端子P连接。导电图案44A经由键合线50与输出端子MO1连接。导电图案44B经由键合线50与输出端子DO1连接。导电图案46经由键合线50与负侧端子N连接。
MOS晶体管Q1的漏极电极软钎焊连接于导电图案44A之上。肖特基势垒二极管D1的阴极电极软钎焊连接于导电图案44B之上。MOS晶体管Q2的漏极电极以及肖特基势垒二极管D2的阴极电极软钎焊连接于导电图案42之上。
MOS晶体管Q1的源极电极以及肖特基势垒二极管D1的阳极电极经由键合线50与导电图案46连接。MOS晶体管Q2的源极电极经由键合线50与导电图案44A连接。肖特基势垒二极管D2的阳极电极经由键合线50与导电图案44B连接。在图2中，作为将半导体芯片与端子连接的配线，使用了导电图案和键合线，但连接配线并不限定于此。
[功率模块的检查流程]
图3是表示图1的功率模块20的通电试验的流程的流程图。以下的各步骤能够通过以计算机为基础而构成的自动检查装置执行。
参照图3，在进行向MOS晶体管的体二极管的通电之前，首先，进行MOS晶体管Q1的电气特性的测定(步骤S110)和MOS晶体管Q2的电气特性的测定(步骤S120)。步骤S110、S120哪个先执行都可以。作为电气特性，例如测定正向压降以及正向泄漏电流等。
然后，使直流电流以规定时间在从负侧端子N向输出端子MO1的方向上流过(步骤S130)。由此，使正向电流流过MOS晶体管Q1的体二极管。然后，使直流电流以规定时间在从输出端子MO1向正侧端子P的方向上流过(步骤S140)。由此，使正向电流流过MOS晶体管Q2的体二极管。步骤S130、S140哪个先执行都可以。
在上述的通电步骤S130、S140之后，进行MOS晶体管Q1的电气特性的测定(步骤S150)和MOS晶体管Q2的电气特性的测定(步骤S160)。测定内容与步骤S110、S120相同。步骤S150、S160哪个先执行都可以。
然后，基于MOS晶体管Q1的电气特性在通电步骤S130前后的变化，判定MOS晶体管Q1是否合格(步骤S170)。然后，基于MOS晶体管Q2的电气特性在通电步骤S140前后的变化，判定MOS晶体管Q2是否合格(步骤S180)。例如，如果MOS晶体管的正向压降以及正向泄漏电流几乎不变，则判断为MOS晶体管合格，在它们的任意者的值变化而超过阈值的情况下，判断为MOS晶体管不合格。步骤S170、S180哪个先执行都可以。
[效果]
如上所述，第一实施方式的功率模块20的重要特征点在于，设置有半桥的2个分离的输出端子即MOS晶体管Q1、Q2之间的输出端子MO1和续流二极管D1、D2之间的输出端子DO1。其结果，能够在通电试验时使正向电流仅流过MOS晶体管Q1、Q2的体二极管，因此能够高效地进行低品质的MOS晶体管芯片的筛选。
＜第二实施方式＞
[功率模块的结构]
图4是表示第二实施方式涉及的功率模块21的结构的电路图。在图4中，还一起示出作为对功率模块进行驱动的栅极驱动电路的高电压集成电路HVIC以及低电压集成电路LVIC。
图4的功率模块21是在图1的功率模块20的基础上改变端子的数量并且改变各半导体芯片与端子的连接后的功率模块。具体而言，功率模块21包含框体30、负侧端子NM1、输出端子O1、正侧端子PM1、负侧端子ND1、正侧端子PD1、第一MOS晶体管Q1、第二MOS晶体管Q2、第一肖特基势垒二极管D1以及第二肖特基势垒二极管D2。
负侧端子ND1、NM1、输出端子O1以及正侧端子PM1、PD1固定于框体30，能够与功率模块的外部连接。如图4所示，其特征点在于设置有2个分离的正侧端子PM1、PD1，并且设置有2个分离的负侧端子ND1、NM1。
MOS晶体管Q1收容于框体30，连接于负侧端子NM1与输出端子O1之间。MOS晶体管Q1是纵型构造的N沟道MOS晶体管。从输出端子O1向负侧端子NM1的方向是MOS晶体管Q1的正向(从漏极向源极的方向)。对于MOS晶体管Q1的体二极管，从负侧端子NM1向输出端子O1的方向是正向(体二极管的阳极向阴极的方向)。
MOS晶体管Q2收容于框体30，连接于输出端子O1与正侧端子PM1之间。MOS晶体管Q2是纵型构造的N沟道MOS晶体管。从正侧端子PM1向输出端子O1的方向是MOS晶体管Q2的正向(从漏极向源极的方向)。对于MOS晶体管Q2的体二极管，从输出端子O1向正侧端子PM1的方向是正向(体二极管的阳极向阴极的方向)。
肖特基势垒二极管D1收容于框体30，阳极与负侧端子ND1连接，阴极与输出端子O1连接。肖特基势垒二极管D2收容于框体30，阴极与正侧端子PD1连接，阳极与输出端子O1连接。图4的其他方面与在图1中说明的第一实施方式的情况相同，因此对相同或者相当的部分标注相同的参照标号，不重复说明。
根据上述的结构，能够在通电试验时通过与经过肖特基势垒二极管D1、D2的路径不同的路径，使正向电流流过MOS晶体管Q1、Q2的体二极管。在作为半桥而使用时，正侧端子PM1、PD1与共用的正侧输入节点(未图示)连接，负侧端子ND1、NM1与共用的负侧输入节点(未图示)连接，对正侧输入节点与负侧输入节点之间施加直流电压。从输出端子O1输出交流电压。
[栅极驱动电路的结构]
参照图4，自举用电容器C10连接于高电压集成电路HVIC的端子BS与功率模块21的输出端子O1之间。其他方面与图1的情况相同，因此对相同或者相当的部分标注相同的参照标号，不重复说明。
[半导体芯片在绝缘基板之上的布局]
图5是表示图4的功率模块21所收容的半导体芯片的布局的一个例子的俯视图。参照图5，功率模块21还包含收容于图4的框体30的绝缘基板40、和在该绝缘基板40之上由铜箔等形成的导电图案42A、42B、44、46A、46B。
导电图案42A经由键合线50与正侧端子PM1连接。导电图案42B经由键合线50与正侧端子PD1连接。导电图案44经由键合线50与输出端子O1连接。导电图案46A经由键合线50与负侧端子ND1连接。导电图案46B经由键合线50与负侧端子NM1连接。
MOS晶体管Q1的漏极电极以及肖特基势垒二极管D1的阴极电极软钎焊连接于导电图案44之上。MOS晶体管Q2的漏极电极软钎焊连接于导电图案42A之上。肖特基势垒二极管D2的阴极电极软钎焊连接于导电图案42B之上。
MOS晶体管Q1的源极电极经由键合线50与导电图案46B连接。肖特基势垒二极管D1的阳极电极经由键合线50与导电图案46A连接。MOS晶体管Q2的源极电极以及肖特基势垒二极管D2的阳极电极经由键合线50与导电图案44连接。在图5中，作为将半导体芯片与端子连接的配线，使用了导电图案和键合线，但连接配线并不限定于此。
[功率模块的检查流程]
图6是表示图4的功率模块21的通电试验的流程的流程图。图6的各步骤能够通过以计算机为基础而构成的自动检查装置执行。
图6的步骤S210、S220、S230、S240、S250、S260、S270、S280与图3的步骤S110、S120、S130、S140、S150、S160、S170、S180分别相对应。除了步骤S230、S240中的通电部位以外，图6的各步骤与图3的相应的步骤大致相同，因此在下面不重复说明。
在步骤S230中，使直流电流以规定时间在从负侧端子NM1向输出端子O1的方向上流过。由此，使正向电流流过MOS晶体管Q1的体二极管。在步骤S240中，使直流电流以规定时间在从输出端子O1向正侧端子PM1的方向上流过。由此，使正向电流流过MOS晶体管Q2的体二极管。步骤S230、S240哪个先执行都可以。
[效果]
如上所述，第二实施方式的功率模块21的重要特征点在于，设置有用于接受直流电压的输入的2个分离的正侧端子以及2个分离的负侧端子，即，分别与MOS晶体管Q1、Q2连接的正侧端子PM1以及负侧端子NM1和分别与续流二极管D1、D2连接的正侧端子PD1以及负侧端子ND1。其结果，能够在通电试验时使正向电流仅流过MOS晶体管Q1、Q2的体二极管，因此能够高效地进行低品质的MOS晶体管芯片的筛选。
＜第三实施方式＞
[全桥结构]
图7是表示第三实施方式涉及的功率模块22的结构的电路图。在图7中，示出将图1的功率模块20扩展为全桥结构后的例子。
参照图7，功率模块22还包含输出端子MO2、输出端子DO2、第三MOS晶体管Q3、第四MOS晶体管Q4、第三肖特基势垒二极管D3以及第四肖特基势垒二极管D4，在这方面与图1的功率模块20不同。
与图1的情况相同地，输出端子MO2、DO2固定于框体30，能够与功率模块22的外部连接。其特征点在于设置有2个分离的输出端子MO2、DO2。
MOS晶体管Q3收容于框体30，连接于负侧端子N与输出端子MO2之间。MOS晶体管Q3是纵型构造的N沟道MOS晶体管。从输出端子MO2向负侧端子N的方向是MOS晶体管Q3的正向(从漏极向源极的方向)。对于MOS晶体管Q3的体二极管，从负侧端子N向输出端子MO2的方向是正向(体二极管的阳极向阴极的方向)。
MOS晶体管Q4收容于框体30，连接于输出端子MO2与正侧端子P之间。MOS晶体管Q4是纵型构造的N沟道MOS晶体管。从正侧端子P向输出端子MO2的方向是MOS晶体管Q4的正向(从漏极向源极的方向)。对于MOS晶体管Q4的体二极管，从输出端子MO2向正侧端子P的方向是正向(体二极管的阳极向阴极的方向)。
肖特基势垒二极管D3收容于框体30，阳极与负侧端子N连接，阴极与输出端子DO2连接。肖特基势垒二极管D4收容于框体30，阴极与正侧端子P连接，阳极与输出端子DO2连接。
根据上述的结构，在输出端子MO1、MO2、DO1、DO2中的输出端子MO1，除了MOS晶体管Q1、Q2各自的体二极管之外，不连接其他任何二极管，在输出端子MO2除了MOS晶体管Q3、Q4各自的体二极管之外，不连接其他任何二极管。由此，能够在通电试验时通过与经过肖特基势垒二极管D1、D2、D3、D4的路径不同的相对应的路径，使正向电流流过MOS晶体管Q1、Q2、Q3、Q4的体二极管。在作为逆变器系统而使用时，对正侧端子P(正侧输入节点)与负侧端子N(负侧输入节点)之间施加直流电压。并且，输出端子MO1、DO1与用于对U相交流电压进行输出的共用的U相输出节点(未图示)连接，输出端子MO2、DO2与用于对V相交流电压进行输出的共用的V相输出节点(未图示)连接。
功率模块22还包含栅极端子G1、G2、G3、G4以及源极端子S2、S4(未图示)，上述端子固定于框体30。栅极端子G1、G2、G3、G4分别与MOS晶体管Q1、Q2、Q3、Q4的栅极连接，源极端子S2、S4分别与MOS晶体管Q2、Q4的源极连接。图7的其他方面与图1的功率模块20的结构相同，因此对相同或者相当的部分标注相同的参照标号，不重复说明。
[3相桥结构]
图8是表示图7的变形例涉及的功率模块23的结构的电路图。在图8中，示出将图1的功率模块20扩展为3相桥后的例子。
参照图8，功率模块23还包含输出端子MO3、输出端子DO3、第五MOS晶体管Q5、第六MOS晶体管Q6、第五肖特基势垒二极管D5、第六肖特基势垒二极管D6，在这方面与图7的功率模块22不同。
输出端子MO3、DO3固定于框体30，能够与功率模块22的外部连接。与图1以及图7的情况相同地，其特征点在于设置有2个分离的输出端子MO3、DO3。
MOS晶体管Q5收容于框体30，连接于负侧端子N与输出端子MO3之间。MOS晶体管Q5是纵型构造的N沟道MOS晶体管。从输出端子MO3向负侧端子N的方向是MOS晶体管Q5的正向(从漏极向源极的方向)。对于MOS晶体管Q5的体二极管，从负侧端子N向输出端子MO3的方向是正向(体二极管的阳极向阴极的方向)。
MOS晶体管Q6收容于框体30，连接于输出端子MO3与正侧端子P之间。MOS晶体管Q6是纵型构造的N沟道MOS晶体管。从正侧端子P向输出端子MO3的方向是MOS晶体管Q6的正向(从漏极向源极的方向)。对于MOS晶体管Q6的体二极管，从输出端子MO3向正侧端子P的方向是正向(体二极管的阳极向阴极的方向)。
肖特基势垒二极管D5收容于框体30，阳极与负侧端子N连接，阴极与输出端子DO3连接。肖特基势垒二极管D6收容于框体30，阴极与正侧端子P连接，阳极与输出端子DO3连接。
根据上述的结构，在输出端子MO1、MO2、MO3、DO1、DO2、DO3中的输出端子MO1，除了MOS晶体管Q1、Q2各自的体二极管之外，不连接其他任何二极管，在输出端子MO2除了MOS晶体管Q3、Q4各自的体二极管之外，不连接其他任何二极管。并且，在输出端子MO3除了MOS晶体管Q5、Q6各自的体二极管之外，不连接其他任何二极管。由此，能够在通电试验时通过与经过肖特基势垒二极管D1、D2、D3、D4、D5、D6的路径不同的相对应的路径，使正向电流流过MOS晶体管Q1、Q2、Q3、Q4、Q5、Q6的体二极管。
在作为3相逆变器系统123而使用时，对与正侧端子P连接的正侧输入节点NP和与负侧端子N连接的负侧输入节点NN之间施加直流电压。并且，输出端子MO1、DO1与用于对U相交流电压进行输出的共用的U相输出节点NO1连接，输出端子MO2、DO2与用于对V相交流电压进行输出的共用的V相输出节点NO2连接，输出端子MO3、DO3与用于对W相交流电压进行输出的共用的W相输出节点NO3连接。
功率模块23还包含栅极端子G1、G2、G3、G4、G5、G6以及源极端子S2、S4、S6(未图示)，上述端子固定于框体30。栅极端子G1、G2、G3、G4、G5、G6分别与MOS晶体管Q1、Q2、Q3、Q4、Q5、Q6的栅极连接，源极端子S2、S4、S6分别与MOS晶体管Q2、Q4、Q6的源极连接。图8的其他方面与图7的功率模块22的结构相同，因此对相同或者相当的部分标注相同的参照标号，不重复说明。
[效果]
根据第三实施方式的功率模块22、23，与第一实施方式的情况相同地，能够在通电试验时使正向电流仅流过MOS晶体管Q1、Q2、Q3、Q4、Q5、Q6的体二极管，因此能够高效地进行低品质的MOS晶体管芯片的筛选。
＜第四实施方式＞
[全桥结构]
图9是表示第四实施方式涉及的功率模块24的结构的电路图。在图9中，示出将图4的功率模块21扩展为全桥结构后的例子。
参照图9，功率模块24还包含负侧端子NM2、输出端子O2、正侧端子PM2、负侧端子ND2、正侧端子PD2，在这方面与图4的功率模块21不同。并且，功率模块24包含第三MOS晶体管Q3、第四MOS晶体管Q4、第三肖特基势垒二极管D3以及第四肖特基势垒二极管D4，在这方面与图4的功率模块21不同。
负侧端子NM2、ND2、输出端子O2、正侧端子PM2、PD2与图4的情况相同地，固定于框体30，能够与功率模块的外部连接。如图9所示，其特征点在于设置有2个分离的负侧端子NM2、ND2，设置有2个分离的正侧端子PM2、PD2。
MOS晶体管Q3收容于框体30，连接于负侧端子NM2与输出端子O2之间。MOS晶体管Q4收容于框体30，连接于输出端子O2与正侧端子PM2之间。肖特基势垒二极管D3收容于框体30，阳极与负侧端子ND2连接，阴极与输出端子O2连接。肖特基势垒二极管D4收容于框体30，阴极与正侧端子PD2连接，阳极与输出端子O2连接。
MOS晶体管Q3、Q4、肖特基势垒二极管D3、D4、负侧端子NM2、ND2、输出端子O2以及正侧端子PM2、PD2的连接关系与MOS晶体管Q1、Q2、肖特基势垒二极管D1、D2、负侧端子NM1、ND1、输出端子O1以及正侧端子PM1、PD1的连接关系相同。即，功率模块24能够看作是将相同的单元并联地设置2个。因此，对于图9的各半导体素子的连接关系以及极性等不重复进行详细说明。
根据上述的结构，能够在通电试验时通过与经过肖特基势垒二极管D1、D2、D3、D4的路径不同的相对应的路径，使正向电流流过MOS晶体管Q1、Q2、Q3、Q4的体二极管。在作为逆变器系统而使用时，正侧端子PM1、PD1、PM2、PD2与共用的正侧输入节点(未图示)连接，负侧端子NM1、ND1、NM2、ND2与共用的负侧输入节点(未图示)连接，对正侧输入节点与负侧输入节点之间施加直流电压。从输出端子O1(U相输出节点)输出U相交流电压，从输出端子O2(V相输出节点)输出V相交流电压。
功率模块24还包含栅极端子G1、G2、G3、G4以及源极端子S2、S4(未图示)，上述端子固定于框体30。栅极端子G1、G2、G3、G4分别与MOS晶体管Q1、Q2、Q3、Q4的栅极连接，源极端子S2、S4分别与MOS晶体管Q2、Q4的源极连接。
[3相桥结构]
图10是表示图9的变形例涉及的功率模块25的结构的电路图。在图10中，示出将图4的功率模块21扩展为3相桥后的例子。
参照图10，功率模块25还包含负侧端子NM3、输出端子O3、正侧端子PM3、负侧端子ND3、正侧端子PD3，在这方面与图9的功率模块24不同。并且，功率模块25包含第五MOS晶体管Q5、第六MOS晶体管Q6、第五肖特基势垒二极管D5以及第六肖特基势垒二极管D6，在这方面与图9的功率模块24不同。
负侧端子NM3、ND3、输出端子O3、正侧端子PM3、PD3与图9的情况相同地，固定于框体30，能够与功率模块的外部连接。如图9所示，其特征点在于，设置有2个分离的负侧端子NM3、ND3，并且设置有2个分离的正侧端子PM3、PD3。
MOS晶体管Q5收容于框体30，连接于负侧端子NM3与输出端子O3之间。MOS晶体管Q6收容于框体30，连接于输出端子O3与正侧端子PM3之间。肖特基势垒二极管D5收容于框体30，阳极与负侧端子ND3连接，阴极与输出端子O3。肖特基势垒二极管D6收容于框体30，阴极与正侧端子PD3连接，阳极与输出端子O3连接。
MOS晶体管Q5、Q6、肖特基势垒二极管D5、D6、负侧端子NM3、ND3、输出端子O3以及正侧端子PM3、PD3的连接关系与MOS晶体管Q1、Q2、肖特基势垒二极管D1、D2、负侧端子NM1、ND1、输出端子O1以及正侧端子PM1、PD1的连接关系相同。即，在图10的情况下，功率模块25能够看作是将相同的单元并联地设置3个。因此，对于图10的各半导体素子的连接关系以及极性等不重复进行详细说明。
根据上述的结构，能够在通电试验时通过与经过肖特基势垒二极管D1、D2、D3、D4、D5、D6的路径不同的相对应的路径，使正向电流流过MOS晶体管Q1、Q2、Q3、Q4、Q5、Q6的体二极管。
在作为3相逆变器系统125而使用时，正侧端子PM1、PD1、PM2、PD2、PM3、PD2与共用的正侧输入节点NP连接，负侧端子NM1、ND1、NM2、ND2、NM3、ND3与共用的负侧输入节点NN连接，对正侧输入节点NP与负侧输入节点NN之间施加直流电压。从与输出端子O1连接的U相输出节点NO1输出U相交流电压，从与输出端子O2连接的V相输出节点NO2输出V相交流电压，从与输出端子O3连接的W相输出节点NO3输出W相交流电压。
功率模块25还包含栅极端子G1、G2、G3、G4、G5、G6以及源极端子S2、S4、S6(未图示)，上述端子固定于框体30。栅极端子G1、G2、G3、G4、G5、G6分别与MOS晶体管Q1、Q2、Q3、Q4、Q5、Q6的栅极连接，源极端子S2、S4、S6分别与MOS晶体管Q2、Q4、Q6的源极连接。
[效果]
根据第四实施方式的功率模块24、25，与第二实施方式的情况相同地，能够在通电试验时使正向电流仅流过MOS晶体管Q1、Q2、Q3、Q4、Q5、Q6的体二极管，因此能够高效地进行低品质的MOS晶体管芯片的筛选。
＜第五实施方式＞
[功率模块的结构]
图11是表示第五实施方式涉及的功率模块26的结构的电路图。在图1中，还一起示出作为对功率模块进行驱动的栅极驱动电路的高电压集成电路HVIC以及低电压集成电路LVIC。
在图11所示的第五实施方式的情况下，取代2个分离的正侧、负侧或者输出端子，正侧端子P、负侧端子N、输出端子O各设置1个。通过如以下说明所述改变肖特基势垒二极管D1、D2的电气特性，从而在通电试验时与肖特基势垒二极管D1、D2相比使更多的电流流过MOS晶体管Q1、Q2的体二极管。
参照图11，功率模块26包含框体30、负侧端子N、输出端子O、正侧端子P、第一MOS晶体管Q1、第二MOS晶体管Q2、第一肖特基势垒二极管D1以及第二肖特基势垒二极管D2。
图11的功率模块26相当于图1的功率模块20将输出端子MO1、DO1置换为共用的输出端子O而得到的功率模块。对于其他方面，除了肖特基势垒二极管D1、D2的电气特性之外，与在图1中说明的第一实施方式的情况相同，因此不重复说明。
[栅极驱动电路的结构]
参照图11，自举用电容器C10连接于高电压集成电路HVIC的端子BS与功率模块26的输出端子O(取代输出端子MO1、DO1而设置的共用的输出端子)之间。其他方面与图1的情况相同，因此对相同或者相当的部分标注相同的参照标号，不重复说明。
[肖特基势垒二极管D1、D2的电气特性]
图12是用于对图11的MOS晶体管Q1的体二极管的电气特性与肖特基势垒二极管D1的电气特性之间的关系进行说明的图。MOS晶体管Q2的体二极管的电气特性与肖特基势垒二极管D2的电气特性之间的关系也是同样的。
具体而言，在图12中示出MOS晶体管Q1的体二极管的电流电压特性(MOS-BDi)和肖特基势垒二极管D1的电流电压特性(SBD)。在施加电压增加的情况下，肖特基势垒二极管D1的正向电流的上升比MOS晶体管Q1的体二极管的正向电流的上升缓慢，因此它们的电流电压特性存在交叉点。在第五实施方式中调整为，该交叉点处的电流值Icr处于功率模块的额定电流Ir的±10％以内(从0.9×Ir至1.1×Ir的范围内)。
作为逆变器来使用时的实际使用区域是比额定电流Ir小的(即，比交叉点处的电流值Icr小的)区域。因此，在流过续流电流的情况下，流过MOS晶体管Q1的体二极管的正向电流比流过肖特基势垒二极管D1的正向电流小。其结果，能够抑制MOS晶体管的体二极管的通电劣化。
另一方面，在通过通电试验而筛选低品质的芯片的情况下，使比额定电流Ir大的正向电流流过MOS晶体管Q1的体二极管以及肖特基势垒二极管D1。在该情况下，流过MOS晶体管Q1的体二极管的正向电流比流过肖特基势垒二极管D1的正向电流大，因此能够促进低品质的芯片的缺陷生长，其结果能够高效地进行筛选。
[功率模块的检查流程]
图13是表示图11的功率模块26的通电试验的流程的流程图。图13的各步骤能够通过以计算机为基础而构成的自动检查装置执行。
图13的步骤S310、S320、S330、S340、S350、S360、S370、S380分别与图3的步骤S110、S120、S130、S140、S150、S160、S170、S180相对应。除了步骤S230、S240中的通电部位以及电流量之外，图13的各步骤与图3的相对应的步骤大致相同，因此下面不重复说明。
在步骤S330中，使比功率模块26的额定电流Ir大的直流电流以规定时间在从负侧端子N向输出端子O的方向上流过。由此，使比肖特基势垒二极管D1大的正向电流流过MOS晶体管Q1的体二极管。在步骤S340中，使比功率模块26的额定电流Ir大的直流电流以规定时间在从输出端子O向正侧端子P的方向上流过。由此，使比肖特基势垒二极管D2大的正向电流流过MOS晶体管Q2的体二极管。步骤S330、S340哪个先执行都可以。
[续流二极管的结构例]
下面，对通过改变肖特基势垒二极管D1、D2的电流电压特性而调整为如图12所示电流电压特性的交叉点的电流值Icr处于功率模块的额定电流Ir的±10％以内的具体方法进行说明。
图14是表示图11的肖特基势垒二极管D1、D2的结构的一个例子的剖面图。参照图14，通常肖特基势垒二极管D1、D2具有在N型漂移层64的表面之上层叠有肖特基电极(阳极电极)61的构造。为了规定肖特基结部的面积，使用了作为绝缘层的电介体膜62。为了抑制肖特基结部的缘部处的电场集中，设置了P型保护环区域63。在N型漂移层64的背面设置有欧姆电极(阴极电极)65。
另一方面，在图14的情况下，特征点在于，在欧姆电极(阴极电极)65的表面之上设置有由多晶硅等形成的电阻层66。能够通过电阻层66而减少流过肖特基势垒二极管D1、D2的正向电流。由此，如图12所示，能够调整为，电流电压特性的交叉点的电流值Icr处于功率模块的额定电流Ir的±10％以内。
在以上述方式设置电阻层66这一方法的情况下，由于不需要改变肖特基势垒二极管D1、D2的芯片尺寸，因此在芯片的装配时不易受到限制。因此，能够形成与所需的电流容量相应的导线配线。
图15是表示图11的肖特基势垒二极管D1、D2的其他结构例的剖面图。图15的肖特基势垒二极管D1、D2的特征点在于，取代电阻层66而设为结势垒肖特基的结构。如图15所示，就结势垒肖特基二极管而言，在阳极电极61与N型漂移层64的边界区域设置多个P型扩散区域67。即，具有肖特基势垒二极管与PN结二极管彼此并联地设置的结构。通过调整PN结二极管的部分相对于结整体的结面积比，从而能够调整流过肖特基势垒二极管D1、D2的正向电流。
并且，根据图15的结构，由于浪涌电流耐量增加，因此在将功率模块作为升压斩波器而使用时是有利的。
[效果]
如上所述，根据第五实施方式的功率模块26，能够高效地进行通电试验时的低品质芯片的筛选，并且能够在实际使用时使流过MOS晶体管的体二极管的续流电流比流过续流二极管的续流电流小。在实际使用时一部分的续流电流流过体二极管，因此能够降低续流时的导通电阻。
＜第六实施方式＞
[功率模块的结构]
图16是表示第六实施方式涉及的功率模块27的结构的电路图。在图16中，还一起示出作为对功率模块进行驱动的栅极驱动电路的高电压集成电路HVIC以及低电压集成电路LVIC。
图16的功率模块27是通过设置4个MOS晶体管，从而能够减小MOS晶体管导通时的导通电阻的功率模块。下面，虽然作为第二实施方式的功率模块21的变形例而进行说明，但是还能够看作第一实施方式的功率模块20的变形例。
参照图16，功率模块27还包含输出端子O2、第三MOS晶体管Q3以及第四MOS晶体管Q4，在这方面与图4的功率模块21不同。与图4的情况相同地，输出端子O2固定于框体30，能够与外部连接。
MOS晶体管Q3收容于框体30，连接于负侧端子ND1与输出端子O2之间。MOS晶体管Q3是纵型构造的N沟道MOS晶体管。从输出端子O2向负侧端子ND1的方向是MOS晶体管Q3的正向(从漏极向源极的方向)。对于MOS晶体管Q3的体二极管，从负侧端子ND1向输出端子O2的方向是正向(体二极管的阳极向阴极的方向)。
MOS晶体管Q4收容于框体30，连接于输出端子O2与正侧端子PD1之间。MOS晶体管Q4是纵型构造的N沟道MOS晶体管。从正侧端子PD1向输出端子O2的方向是MOS晶体管Q4的正向(从漏极向源极的方向)。对于MOS晶体管Q4的体二极管，从输出端子O2向正侧端子PD1的方向是正向(体二极管的阳极向阴极的方向)。
功率模块27还包含栅极端子G1、G2、G3、G4以及源极端子S2、S4(未图示)，上述端子固定于框体30。栅极端子G1、G2、G3、G4分别与MOS晶体管Q1、Q2、Q3、Q4的栅极连接，源极端子S2、S4分别与MOS晶体管Q2、Q4的源极连接。图16的其他方面与图4的功率模块21的结构相同，因此对相同或者相当的部分标注相同的参照标号，不重复说明。
[栅极驱动电路的结构]
高电压集成电路HVIC还设置有用于与MOS晶体管Q4的源极连接的端子VS4、用于与MOS晶体管Q4的栅极连接的端子GO4，在这方面与图4的高电压集成电路HVIC不同。它们的功能与MOS晶体管Q2的情况相同，因此不重复说明。低电压集成电路LVIC还设置有用于与MOS晶体管Q3的栅极连接的端子GO3，在这方面与图4的低电压集成电路LVIC不同。图16的其他方面与图4的情况相同。
[半导体芯片在绝缘基板之上的布局]
图17是表示图16的功率模块27所收容的半导体芯片的布局的一个例子的俯视图。参照图17，功率模块27还包含收容于图16的框体30的绝缘基板40。功率模块27还包含在该绝缘基板40之上由铜箔等形成的导电图案42A、导电图案42B、导电图案44A、导电图案44B、导电图案46A以及导电图案46B。
导电图案42A经由键合线50与正侧端子PM1连接。导电图案42B经由键合线50与正侧端子PD1连接。导电图案44A经由键合线50与输出端子O1连接。导电图案44B经由键合线50与输出端子O2连接。导电图案46A经由键合线50与负侧端子ND1连接。导电图案46B经由键合线50与负侧端子NM1连接。
MOS晶体管Q1的漏极电极以及肖特基势垒二极管D1的阴极电极软钎焊连接于导电图案44A之上。MOS晶体管Q2的漏极电极软钎焊连接于导电图案42A之上。MOS晶体管Q3的漏极电极软钎焊连接于导电图案44B之上。MOS晶体管Q4的漏极电极以及肖特基势垒二极管D2的阴极电极软钎焊连接于导电图案42B之上。
MOS晶体管Q1的源极电极经由键合线50与导电图案46B连接。MOS晶体管Q3的源极电极以及肖特基势垒二极管D1的阳极电极经由键合线50与导电图案46A连接。MOS晶体管Q2的源极电极以及肖特基势垒二极管D2的阳极电极经由键合线50与导电图案44A连接。MOS晶体管Q4的源极电极经由键合线50与导电图案44B连接。
根据图17的布局可知，能够将现有的3相逆变器模块的外壳部分利用于第六实施方式涉及的功率模块27。
[功率模块的检查流程]
图18是表示图16的功率模块27的通电试验的流程的流程图。图18的各步骤能够通过以计算机为基础而构成的自动检查装置执行。
参照图18，在进行向MOS晶体管的体二极管的通电之前，首先，进行MOS晶体管Q1、Q3的电气特性的测定(步骤S410)和MOS晶体管Q2、Q4的电气特性的测定(步骤S420)。步骤S410、S420哪个先执行都可以。作为电气特性，例如测定正向压降和/或正向泄漏电流。
然后，通过使直流电流以规定时间在从负侧端子NM1向输出端子O1的方向上流过，从而使正向电流流过MOS晶体管Q1的体二极管，通过使直流电流以规定时间在从负侧端子ND1向输出端子O2的方向上流过，从而使正向电流流过MOS晶体管Q3的体二极管(步骤S430)。然后，通过使直流电流以规定时间在从输出端子O1向正侧端子PM1的方向上流过，从而使正向电流流过MOS晶体管Q2的体二极管，通过使直流电流以规定时间在从输出端子O2向正侧端子PD1的方向上流过，从而使正向电流流过MOS晶体管Q4的体二极管(步骤S440)。步骤S430、S440哪个先执行都可以。
在上述的通电步骤S430、S440之后，进行MOS晶体管Q1、Q3的电气特性的测定(步骤S450)和MOS晶体管Q2、Q4的电气特性的测定(步骤S460)。测定内容与步骤S410、S420相同。步骤S450、S460哪个先执行都可以。
然后，基于MOS晶体管Q1、Q3的电气特性在通电步骤S430前后的变化，分别判定MOS晶体管Q1、Q3是否合格(步骤S470)。然后，基于MOS晶体管Q2、Q4的电气特性在通电步骤S440前后的变化，分别判定MOS晶体管Q2、Q4是否合格(步骤S480)。例如，如果MOS晶体管的正向压降和/或正向泄漏电流几乎不变，则判断为MOS晶体管合格，但在它们的值变化而超过阈值的情况下，判断为MOS晶体管不合格。步骤S470、S480哪个先执行都可以。
[效果]
根据上述的第六实施方式的功率模块27，能够在通电试验时通过与经过续流二极管D1、D2的路径不同的相对应的路径，使正向电流仅流过MOS晶体管Q1、Q2、Q3、Q4的体二极管，因此能够高效地进行低品质的MOS晶体管芯片的筛选。在通常使用时，并联连接MOS晶体管Q1、Q3，并联连接MOS晶体管Q2、Q4，因此能够减小MOS晶体管导通时的导通电阻。
并且，通过使用在图17中说明的芯片配置以及导线配线，从而能够提供可沿用现有的3相逆变器模块的外壳部分的半桥模块。
[3相逆变器系统的结构]
图19是表示3相逆变器系统的结构的图，该3相逆变器系统使用了图16的功率模块。通过使用3台图16的功率模块27(分别设为功率模块27A、27B、27C)，从而能够构成3相逆变器系统127。
具体而言，参照图19，功率模块27A、27B、27C各自的正侧端子PM1、PD1与共用的正侧输入节点NP连接，功率模块27A、27B、27C各自的负侧端子ND1、NM1与共用的负侧输入节点NN连接，对正侧输入节点NP与负侧输入节点NN之间施加直流电压。功率模块27A的输出端子O1、O2与用于对U相交流电压进行输出的共用的U相输出节点NO1连接。功率模块27B的输出端子O1、O2与用于对V相交流电压进行输出的共用的V相输出节点NO2连接。功率模块27C的输出端子O1、O2与用于对W相交流电压进行输出的共用的W相输出节点NO3连接。
＜附记＞
如果对上述的实施方式的一部分进行概括，则如下所示。
(1)第一实施方式的功率模块20具有框体30、第一端子N、第二端子MO1、第三端子P、第四端子DO1、第一MOS晶体管Q1、第二MOS晶体管Q2、第一肖特基势垒二极管D1以及第二肖特基势垒二极管D2。第一端子N、第二端子MO1、第三端子P以及第四端子DO1固定于框体30，能够与外部连接。第一MOS晶体管Q1收容于框体30，连接于第一及第二端子之间(N、MO1)，从第二端子MO1向第一端子N的方向是正向。第二MOS晶体管Q2收容于框体30，连接于第二及第三端子之间(MO1、P)，从第三端子P向第二端子MO1的方向是正向。第一肖特基势垒二极管D1收容于框体30，阳极与第一端子N连接，阴极与第四端子DO1连接。第二肖特基势垒二极管D2收容于框体30，阴极与第三端子P连接，阳极与第四端子DO1连接。在第二端子MO1，除了第一及第二MOS晶体管Q1、Q2的体二极管之外，不连接其他任何二极管。
(2)第二实施方式的功率模块21具有框体30、第一端子NM1、第二端子O1、第三端子PM1、第四端子ND1、第五端子PD1、第一MOS晶体管Q1、第二MOS晶体管Q2、第一肖特基势垒二极管D1以及第二肖特基势垒二极管D2。第一端子NM1、第二端子O1、第三端子PM1、第四端子ND1以及第五端子PD1固定于框体30，能够与外部连接。第一MOS晶体管Q1收容于框体30，连接于第一及第二端子之间(NM1、O1)，从第二端子O1向第一端子NM1的方向是正向。第二MOS晶体管Q2收容于框体30，连接于第二及第三端子之间(O1、PM1)，从第三端子PM1向第二端子O1的方向是正向。第一肖特基势垒二极管D1收容于框体30，阴极与第二端子O1连接，阳极与第四端子ND1连接。第二肖特基势垒二极管D2收容于框体30，阳极与第二端子O1连接，阴极与第五端子PD1连接。
(3)第三实施方式的功率模块22在第一实施方式的功率模块20的结构的基础上，还具有第五端子MO2、第六端子DO2、第三MOS晶体管Q3、第四MOS晶体管Q4、第三肖特基势垒二极管D3以及第四肖特基势垒二极管D4。第五端子MO2以及第六端子DO2固定于框体30，能够与外部连接。第三MOS晶体管Q3收容于框体30，连接于第一及第五端子之间(N、MO2)，从第五端子MO2向第一端子N的方向是正向。第四MOS晶体管Q4收容于框体30，连接于第三及第五端子之间(P、MO2)，从第三端子P向第五端子MO2的方向是正向。第三肖特基势垒二极管D3收容于框体30，阳极与第一端子N连接，阴极与第六端子DO2连接。第四肖特基势垒二极管D4收容于框体30，阴极与第三端子P连接，阳极与第六端子DO2连接。
(4)第三实施方式的变形例涉及的功率模块23在上述的第三实施方式的功率模块22的结构的基础上，还具有第七端子MO3、第八端子DO3、第五MOS晶体管Q5、第六MOS晶体管Q6、第五肖特基势垒二极管D5以及第六肖特基势垒二极管D6。第七端子MO3以及第八端子DO3固定于框体30，能够与外部连接。第五MOS晶体管Q5收容于框体30，连接于第一及第七端子之间(N、MO3)，从第七端子MO3向第一端子N的方向是正向。第六MOS晶体管Q6收容于框体30，连接于第三及第七端子之间(P、MO3)，从第三端子P向第七端子MO3的方向是正向。第五肖特基势垒二极管D5收容于框体30，阳极与第一端子N连接，阴极与第八端子DO3连接。第六肖特基势垒二极管D6收容于框体30，阴极与第三端子P连接，阳极与第八端子DO3连接。
(5)第四实施方式涉及的功率模块24在第二实施方式的功率模块21的结构的基础上，还具有第六端子NM2、第七端子O2、第八端子PM2、第九端子ND2、第十端子PD2、第三MOS晶体管Q3、第四MOS晶体管Q4、第三肖特基势垒二极管D3以及第四肖特基势垒二极管D4。第六端子NM2、第七端子O2、第八端子PM2、第九端子ND2以及第十端子PD2固定于框体30，能够与外部连接。第三MOS晶体管Q3收容于框体30，连接于第六及第七端子之间(NM2、O2)，从第七端子O2向第六端子NM2的方向是正向。第四MOS晶体管Q4收容于框体30，连接于第七及第八端子之间(O2、PM2)，从第八端子PM2向第七端子O2的方向是正向。第三肖特基势垒二极管D3收容于框体30，阴极与第七端子O2连接，阳极与第九端子ND2连接。第四肖特基势垒二极管D4收容于框体30，阳极与第七端子O2连接，阴极与第十端子PD2连接。
(6)第四实施方式的变形例涉及的功率模块25在上述的第四实施方式的功率模块24的结构的基础上，还具有第十一端子NM3、第十二端子O3、第十三端子PM3、第十四端子ND3、第十五端子PD3、第五MOS晶体管Q5、第六MOS晶体管Q6、第五肖特基势垒二极管D5以及第六肖特基势垒二极管D6。第十一端子NM3、第十二端子O3、第十三端子PM3、第十四端子ND3以及第十五端子PD3固定于框体30，能够与外部连接。第五MOS晶体管Q5收容于框体30，连接于第十一及第十二端子之间(NM3、O3)，从第十二端子O3向第十一端子NM3的方向是正向。第六MOS晶体管Q6收容于框体30，连接于第十二及第十三端子之间(O3、PM3)，从第十三端子(PM3)向第十二端子(O3)的方向是正向。第五肖特基势垒二极管D5收容于框体30，阴极与第十二端子O3连接，阳极与第十四端子ND3连接。第六肖特基势垒二极管D6收容于框体30，阳极与第十二端子O3连接，阴极与第十五端子PD3连接。
(7)第六实施方式的功率模块27在上述的第二实施方式的功率模块21的结构的基础上，还具有第六端子O2、第三MOS晶体管Q3以及第四MOS晶体管Q4。第六端子O2固定于框体30，能够与外部连接。第三MOS晶体管Q3收容于框体30，连接于第四及第六端子之间(ND1、O2)，从第六端子O2向第四端子ND1的方向是正向。第四MOS晶体管Q4收容于框体30，连接于第五及第六端子之间(PD1、O2)，从第五端子PD1向第六端子O2的方向是正向。
(8)上述的第六实施方式的功率模块27还具有：绝缘基板40，其收容于框体；以及第一导电图案46B、第二导电图案44A、第三导电图案42A、第四导电图案46A、第五导电图案42B以及第六导电图案44B，它们形成于绝缘基板40之上，分别与第一端子NM1、第二端子O1、第三端子PM1、第四端子ND1、第五端子PD1以及第六端子O2连接。第一MOS晶体管Q1的正侧的主电极以及第一肖特基势垒二极管D1的阴极软钎焊连接于第二导电图案44A。第二MOS晶体管Q2的正侧的主电极软钎焊连接于第三导电图案42A。第三MOS晶体管Q3的正侧的主电极软钎焊连接于第六导电图案44B。第四MOS晶体管Q4的正侧的主电极以及第二肖特基势垒二极管D2的阴极软钎焊连接于第五导电图案42B。第一MOS晶体管Q1的负侧的主电极经由配线与第一导电图案46B连接。第二MOS晶体管Q2的负侧的主电极以及第二肖特基势垒二极管D2的阳极经由配线与第二导电图案44A连接。第三MOS晶体管Q3的负侧的主电极以及第一肖特基势垒二极管D1的阳极经由配线与第四导电图案46A连接。第四MOS晶体管Q4的负侧的主电极经由配线与第六导电图案44B连接。
(9)第五实施方式的功率模块26具有框体30、第一端子N、第二端子O、第三端子P、第一MOS晶体管Q1、第二MOS晶体管Q2、第一肖特基势垒二极管D1以及第二肖特基势垒二极管D2。第一端子N、第二端子O以及第三端子P固定于框体30，能够与外部连接。第一MOS晶体管Q1收容于框体30，连接于第一及第二端子之间(N、O)，从第二端子O向第一端子N的方向是正向。第二MOS晶体管Q2收容于框体30，连接于第二及第三端子之间(O、P)，从第三端子P向第二端子O的方向是正向。第一肖特基势垒二极管D1收容于框体30，与第一MOS晶体管Q1并联，阳极与第一端子N连接且阴极与第二端子O连接。第二肖特基势垒二极管D2收容于框体30，与第二MOS晶体管Q2并联，阳极与第二端子O连接且阴极与第三端子P连接。第一交叉点处的电流值处于功率模块26的额定电流的±10％的范围内，该第一交叉点是正向电流流过第一MOS晶体管Q1的体二极管时的电流电压特性与正向电流流过第一肖特基势垒二极管D1时的电流电压特性的交叉点。第二交叉点处的电流值处于功率模块26的额定电流的±10％的范围内，该第二交叉点是正向电流流过第二MOS晶体管Q2的体二极管时的电流电压特性与正向电流流过第二肖特基势垒二极管D2时的电流电压特性的交叉点。
(10)在上述(9)中，第一及第二肖特基势垒二极管D1、D2分别包含在阴极电极层65的表面形成的电阻层66。
(11)在上述(9)中，第一及第二肖特基势垒二极管D1、D2分别是结势垒肖特基构造。
(12)在上述(1)～(11)中，各MOS晶体管Q1～Q6以及各肖特基势垒二极管D1～D6是使用带隙比硅大的半导体材料而形成的。
(13)第三实施方式的3相逆变器系统123将从正侧输入节点NP以及负侧输入节点NN输入的直流电压变换为3相交流电压，将该3相交流电压从第一相输出节点NO1、第二相输出节点NO2、第三相输出节点NO3输出。3相逆变器系统123具有上述(4)所述的功率模块23。第一端子N与负侧输入节点NN连接。第三端子P与正侧输入节点NP连接。第二以及第四端子MO1、DO1与第一相输出节点NO1连接。第五以及第六端子MO2、DO2与第二相输出节点NO2连接。第七以及第八端子MO3、DO3与第三相输出节点NO3连接。
(14)第四实施方式的3相逆变器系统125将从正侧输入节点NP以及负侧输入节点NN输入的直流电压变换为3相交流电压，将该3相交流电压从第一相输出节点NO1、第二相输出节点NO2、第三相输出节点NO3输出。3相逆变器系统具有上述(6)所述的功率模块25。第一、第四、第六、第九、第十一以及第十四端子NM1、ND1、NM2、ND2、NM3、ND3与负侧输入节点NN连接。第三、第五、第八、第十、第十三、第十五端子PM1、PD1、PM2、PD2、PM3、PD3与正侧输入节点NP连接。第二端子O1与第一相输出节点NO1连接。第七端子O2与第二相输出节点NO2连接。第十二端子O3与第三相输出节点NO3连接。
(15)第六实施方式的3相逆变器系统127将从正侧输入节点NP以及负侧输入节点NN输入的直流电压变换为3相交流电压，将该3相交流电压从第一相输出节点NO1、第二相输出节点NO2、第三相输出节点NO3输出。3相逆变器系统127具有3台上述(7)所述的功率模块27即第一功率模块27A、第二功率模块27B以及第三功率模块27C。各功率模块27A、27B、27C的第一及第四端子NM1、ND1与负侧输入节点NN连接。各功率模块27A、27B、27C的第三以及第五端子PM1、PD1与正侧输入节点NP连接。第一功率模块27A的第二以及第六端子O1、O2与第一相输出节点NO1连接。第二功率模块27B的第二以及第六端子O1、O2与第二相输出节点NO2连接。第三功率模块27C的第二以及第六端子O1、O2与第三相输出节点NO3连接。
(16)提供上述(1)或(2)所述的功率模块(20、21)的检查方法。该检查方法具有：第一通电步骤，使直流电流在从第一端子(N、NM1)向第二端子(MO1、O1)的方向上流过；第二通电步骤，使直流电流在从第二端子(MO1、O1)向第三端子(P、PM1)的方向上流过；基于第一MOS晶体管Q1的电气特性在第一通电步骤前后的变化而判定第一MOS晶体管Q1的品质的步骤；以及基于第二MOS晶体管Q2的电气特性在第二通电步骤前后的变化而判定第二MOS晶体管Q2的品质的步骤。
针对本发明的实施方式进行了说明，但应当认为本次公开的实施方式在所有方面都是例示而不是限制性的内容。本发明的范围由权利要求书示出，意在包含与权利要求书等同的含义以及范围内的全部变更。

Claims (16)

1.一种功率模块，其具有：
框体；
第一端子、第二端子、第三端子以及第四端子，它们分别固定于所述框体，能够与外部连接；
第一MOS晶体管，其收容于所述框体，连接于所述第一及第二端子之间，从所述第二端子向所述第一端子的方向是正向；
第二MOS晶体管，其收容于所述框体，连接于所述第二及第三端子之间，从所述第三端子向所述第二端子的方向是正向；
第一肖特基势垒二极管，其收容于所述框体，阳极与所述第一端子连接，阴极与所述第四端子连接；以及
第二肖特基势垒二极管，其收容于所述框体，阴极与所述第三端子连接，阳极与所述第四端子连接，
在所述第二端子，除了所述第一及第二MOS晶体管各自的体二极管之外，不连接其他任何二极管。
2.根据权利要求1所述的功率模块，其中，
还具有：
第五端子以及第六端子，它们分别固定于所述框体，能够与外部连接；
第三MOS晶体管，其收容于所述框体，连接于所述第一及第五端子之间，从所述第五端子向所述第一端子的方向是正向；
第四MOS晶体管，其收容于所述框体，连接于所述第三及第五端子之间，从所述第三端子向所述第五端子的方向是正向；
第三肖特基势垒二极管，其收容于所述框体，阳极与所述第一端子连接，阴极与所述第六端子连接；以及
第四肖特基势垒二极管，其收容于所述框体，阴极与所述第三端子连接，阳极与所述第六端子连接。
3.根据权利要求2所述的功率模块，其中，
还具有：
第七端子以及第八端子，它们分别固定于所述框体，能够与外部连接；
第五MOS晶体管，其收容于所述框体，连接于所述第一及第七端子之间，从所述第七端子向所述第一端子的方向是正向；
第六MOS晶体管，其收容于所述框体，连接于所述第三及第七端子之间，从所述第三端子向所述第七端子的方向是正向；
第五肖特基势垒二极管，其收容于所述框体，阳极与所述第一端子连接，阴极与所述第八端子连接；以及
第六肖特基势垒二极管，其收容于所述框体，阴极与所述第三端子连接，阳极与所述第八端子连接。
4.一种功率模块，其具有：
框体；
第一端子、第二端子、第三端子、第四端子以及第五端子，它们分别固定于所述框体，能够与外部连接；
第一MOS晶体管，其收容于所述框体，连接于所述第一及第二端子之间，从所述第二端子向所述第一端子的方向是正向；
第二MOS晶体管，其收容于所述框体，连接于所述第二及第三端子之间，从所述第三端子向所述第二端子的方向是正向；
第一肖特基势垒二极管，其收容于所述框体，阴极与所述第二端子连接，阳极与所述第四端子连接；以及
第二肖特基势垒二极管，其收容于所述框体，阳极与所述第二端子连接，阴极与所述第五端子连接。
5.根据权利要求4所述的功率模块，其中，
还具有：
第六端子、第七端子、第八端子、第九端子以及第十端子，它们分别固定于所述框体，能够与外部连接；
第三MOS晶体管，其收容于所述框体，连接于所述第六及第七端子之间，从所述第七端子向所述第六端子的方向是正向；
第四MOS晶体管，其收容于所述框体，连接于所述第七及第八端子之间，从所述第八端子向所述第七端子的方向是正向；
第三肖特基势垒二极管，其收容于所述框体，阴极与所述第七端子连接，阳极与所述第九端子连接；以及
第四肖特基势垒二极管，其收容于所述框体，阳极与所述第七端子连接，阴极与所述第十端子连接。
6.根据权利要求5所述的功率模块，其中，
还具有：
第十一端子、第十二端子、第十三端子、第十四端子以及第十五端子，它们分别固定于所述框体，与外部连接；
第五MOS晶体管，其收容于所述框体，连接于所述第十一及第十二端子之间，从所述第十二端子向所述第十一端子的方向是正向；
第六MOS晶体管，其收容于所述框体，连接于所述第十二及第十三端子之间，从所述第十三端子向所述第十二端子的方向是正向；
第五肖特基势垒二极管，其收容于所述框体，阴极与所述第十二端子连接，阳极与所述第十四端子连接；以及
第六肖特基势垒二极管，其收容于所述框体，阳极与所述第十二端子连接，阴极与所述第十五端子连接。
7.根据权利要求4所述的功率模块，其中，
还具有：
第六端子，其固定于所述框体，能够与外部连接；
第三MOS晶体管，其收容于所述框体，连接于所述第四及第六端子之间，从所述第六端子向所述第四端子的方向是正向；以及
第四MOS晶体管，其收容于所述框体，连接于所述第五及第六端子之间，从所述第五端子向所述第六端子的方向是正向。
8.根据权利要求7所述的功率模块，其中，
还具有：
绝缘基板，其收容于所述框体；
第一导电图案，其形成于所述绝缘基板之上，与所述第一端子连接；
第二导电图案，其形成于所述绝缘基板之上，与所述第二端子连接；
第三导电图案，其形成于所述绝缘基板之上，与所述第三端子连接；
第四导电图案，其形成于所述绝缘基板之上，与所述第四端子连接；
第五导电图案，其形成于所述绝缘基板之上，与所述第五端子连接；以及
第六导电图案，其形成于所述绝缘基板之上，与所述第六端子连接，
所述第一MOS晶体管的正侧的主电极以及所述第一肖特基势垒二极管的阴极软钎焊连接于所述第二导电图案，
所述第二MOS晶体管的正侧的主电极软钎焊连接于所述第三导电图案，
所述第三MOS晶体管的正侧的主电极软钎焊连接于所述第六导电图案，
所述第四MOS晶体管的正侧的主电极以及所述第二肖特基势垒二极管的阴极软钎焊连接于所述第五导电图案，
所述第一MOS晶体管的负侧的主电极经由配线与所述第一导电图案连接，
所述第二MOS晶体管的负侧的主电极以及所述第二肖特基势垒二极管的阳极经由配线与所述第二导电图案连接，
所述第三MOS晶体管的负侧的主电极以及所述第一肖特基势垒二极管的阳极经由配线与所述第四导电图案连接，
所述第四MOS晶体管的负侧的主电极经由配线与所述第六导电图案连接。
9.一种功率模块，其具有：
框体；
第一端子、第二端子以及第三端子，它们分别固定于所述框体，能够与外部连接；
第一MOS晶体管，其收容于所述框体，连接于所述第一及第二端子之间，从所述第二端子向所述第一端子的方向是正向；
第二MOS晶体管，其收容于所述框体，连接于所述第二及第三端子之间，从所述第三端子向所述第二端子的方向是正向；
第一肖特基势垒二极管，其收容于所述框体，与所述第一MOS晶体管并联，阳极与所述第一端子连接且阴极与所述第二端子连接；以及
第二肖特基势垒二极管，其收容于所述框体，与所述第二MOS晶体管并联，阳极与所述第二端子连接且阴极与所述第三端子连接，
第一交叉点处的电流值处于所述功率模块的额定电流的±10％的范围内，该第一交叉点是正向电流流过所述第一MOS晶体管的体二极管时的电流电压特性与正向电流流过所述第一肖特基势垒二极管时的电流电压特性的交叉点，
第二交叉点处的电流值处于所述功率模块的额定电流的±10％的范围内，该第二交叉点是正向电流流过所述第二MOS晶体管的体二极管时的电流电压特性与正向电流流过所述第二肖特基势垒二极管时的电流电压特性的交叉点。
10.根据权利要求9所述的功率模块，其中，
所述第一及第二肖特基势垒二极管分别包含在阴极电极层的表面形成的电阻层。
11.根据权利要求9所述的功率模块，其中，
所述第一及第二肖特基势垒二极管分别是结势垒肖特基构造。
12.根据权利要求1至11中任一项所述的功率模块，其中，
各所述MOS晶体管以及各所述肖特基势垒二极管是使用带隙比硅大的半导体材料而形成的。
13.一种3相逆变器系统，其将从正侧输入节点以及负侧输入节点输入的直流电压变换为3相交流电压，将所述3相交流电压从第一相输出节点、第二相输出节点、第三相输出节点输出，
该3相逆变器系统具有权利要求3所述的功率模块，
所述第一端子与所述负侧输入节点连接，
所述第三端子与所述正侧输入节点连接，
所述第二及第四端子与所述第一相输出节点连接，
所述第五及第六端子与所述第二相输出节点连接，
所述第七及第八端子与所述第三相输出节点连接。
14.一种3相逆变器系统，其将从正侧输入节点以及负侧输入节点输入的直流电压变换为3相交流电压，将所述3相交流电压从第一相输出节点、第二相输出节点、第三相输出节点输出，
该3相逆变器系统具有权利要求6所述的功率模块，
所述第一、第四、第六、第九、第十一以及第十四端子与所述负侧输入节点连接，
所述第三、第五、第八、第十、第十三、第十五端子与所述正侧输入节点连接，
所述第二端子与所述第一相输出节点连接，
所述第七端子与所述第二相输出节点连接，
所述第十二端子与所述第三相输出节点连接。
15.一种3相逆变器系统，其将从正侧输入节点以及负侧输入节点输入的直流电压变换为3相交流电压，将所述3相交流电压从第一相输出节点、第二相输出节点、第三相输出节点输出，
该3相逆变器系统具有分别作为权利要求7所述的功率模块的第一功率模块、第二功率模块以及第三功率模块，
各所述功率模块的所述第一及第四端子与所述负侧输入节点连接，
各所述功率模块的所述第三及第五端子与所述正侧输入节点连接，
所述第一功率模块的所述第二及第六端子与所述第一相输出节点连接，
所述第二功率模块的所述第二及第六端子与所述第二相输出节点连接，
所述第三功率模块的所述第二及第六端子与所述第三相输出节点连接。
16.一种功率模块的检查方法，其是权利要求1或4所述的功率模块的检查方法，
该功率模块的检查方法具有：
第一通电步骤，使直流电流在从所述第一端子向所述第二端子的方向上流过；
第二通电步骤，使直流电流在从所述第二端子向所述第三端子的方向上流过；
基于所述第一MOS晶体管的电气特性在所述第一通电步骤前后的变化而判定所述第一MOS晶体管的品质的步骤；以及
基于所述第二MOS晶体管的电气特性在所述第二通电步骤前后的变化而判定所述第二MOS晶体管的品质的步骤。
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