JP5486807B2 - スタック化集積回路チップ・アセンブリ - Google Patents

Description

本発明は一般に集積回路チップの実装に関し、より詳細には同じパッケージ（ｐａｃｋａｇｅ）内における複数の集積回路チップの実装（ｐａｃｋａｇｉｎｇ）に関する。

多くの集積回路は、実装された集積回路を印刷回路基板などの上の他の回路に接続するための金属端子を構成しているリード・フレームに堅固に固着されている。通常、単一の集積回路チップがリード・フレームに取り付けられ、次にカプセル封じされ（ｅｎｃａｐｓｕｌａｔｅｄ）、それによりパッケージ化されたデバイスが形成される。しかしながら、従来技術は、複数の集積回路チップを単一のパッケージに集積するための教訓に満ち満ちている。したがって、パッケージ化された単一のデバイスによって複数の機能を提供することができる。さらに、このコンパクトな構造により、いくつかの個別にパッケージ化されたデバイスと比較すると、実装に必要な空間が減少し、また、同じくいくつかの個別にパッケージ化されたデバイスに必要と思われるピンの数と比較すると、ピンの数が少なくなっている。

単一パッケージへの複数のチップの集積は、熱散逸の問題および使用されるパーケージの総合サイズの制限のため、無制限ではない。ＪＥＤＥＣ規格は、集積回路業界が受容するパッケージのタイプを統制している。大型パッケージを利用することは可能であるが、製造者は、市場における競争力を維持し、かつ、印刷回路基板上の回路の密度を高くするために、可能な限り小さいパッケージ・サイズの維持を試行している。

複数のチップを使用した典型的な集積回路パッケージの場合、チップを個々に取り付け、チップのパッドに結合されたワイヤを使用してチップとチップの間を相互接続する方法が広く実践されている。複数のチップのうちの１つまたは複数のチップのコンタクト・パッドを金属リード・フレームのリード線にはんだ付けすることができる。次に、このアセンブリに、固体化するとリード・フレームおよびリード・フレームに取り付けられたチップを機械的に保護する液状材料が型に注入される成形プロセスが施される。

集積回路チップをリード・フレームと共に一体にスタック化するための異なる技法が存在している。Ｌｉｕ等による米国特許第６，９１９，６２７号、Ｐｆｌｕｇｈａｕｐｔ等による米国特許第６，８９７，５６５号、ＭｃＭａｈｏｎによる米国特許第６，８９０，７９８号、Ｏｋａ等による米国特許第６，８６１，７６０号、Ｓｈｉｍ等による米国特許第６，８４１，８５８号、Ｇａｎｎ等による米国特許第６，８０６，５５９号、Ｃｏｏｍｅｒによる米国特許第６，７７７，６４８号、Ｓｅｏ等による米国特許第６，７５９，７３７号およびＨｕｒによる米国特許第６，７５３，２０７号に、このような技法のいくつかが示されている。

発明の要約

複数のチップをボンディング・ワイヤを使用することなく集積回路パッケージに集積するための技法が必要であることが分かる。また、集積プロセスを単純化し、かつ、アセンブリを容易にするための、複数のチップをまとめて直接はんだ付けし、かつ、リード・フレームにまとめて直接はんだ付けする方法が必要である。

本発明の原理および概念によれば、ボンド・ワイヤまたはプリフォームを使用することなくロー・プロファイル・チップ・アセンブリを提供するために、集積回路チップが互いに積み重ねられたパッケージ化集積回路が開示される。一番下の２つの集積回路チップは、互いに横並びに配置され、リード・フレームにはんだ付けされている。第３の集積回路チップは、一番下の２つの集積回路チップの上に積み重ねられ、それらの２つのチップに直接はんだ付けされている。一番上の集積回路チップは、リード・フレームには直接接続されていない。

本発明の一実施形態によれば、コンタクト端子を有するリード・フレーム構造と、対応するリード・フレーム・コンタクト端子に結合された底部コンタクト・パッドを有する第１の集積回路とを備えたスタック化集積回路アセンブリが開示される。集積回路パッケージは、さらに、対応するリード・フレーム・コンタクト端子に結合された底部コンタクト・パッドを有する第２の集積回路を備えている。第１および第２の集積回路は、リード・フレーム構造の上に互いに横並びに配置されており、また、第１および第２の集積回路は、それぞれ少なくとも１つの頂部コンタクト・パッドを有している。第１および第２の集積回路の少なくとも一部の頂部には第３の集積回路が配置されており、この第３の集積回路は、第１および第２の集積回路の頂部コンタクトに直接結合された底部コンタクト・パッドを有している。

本発明の他の実施形態によれば、コンタクト端子を備えたリード・フレーム構造と、複数のダイオードを有する第１のダイオード・アレイ集積回路とを有するスタック化集積回路アセンブリが開示される。第１のダイオード・アレイ集積回路は、これらのダイオードの個々のアノードに対応する底部コンタクト・パッドを有している。底部コンタクト・パッドは、対応するリード・フレーム・コンタクト端子に結合されており、ダイオードのカソードは、共通の頂部コンタクト・パッドに接続されている。複数のダイオードを有する第２のダイオード・アレイ集積回路が含まれており、この第２のダイオード・アレイ集積回路は、前記ダイオードの個々のカソードに対応する底部コンタクト・パッドを有している。また、前記第２のダイオード・アレイ集積回路の底部コンタクト・パッドは、対応するリード・フレーム・コンタクト端子に結合されている。前記第２のダイオード・アレイ集積回路のダイオードのアノードは、共通の頂部コンタクト・パッドに接続されている。第１および第２のダイオード・アレイ集積回路は、リード・フレーム構造の上に互いに横並びに配置されており、また、第１および第２のダイオード・アレイ集積回路の底部コンタクト・パッドは、リード・フレーム構造に結合されている。第１および第２のダイオード・アレイ集積回路の対応する頂部コンタクトに直接結合された底部コンタクト・パッドを有する過電圧保護集積回路が、第１および第２のダイオード・アレイ集積回路の少なくとも一部を覆っている。

本発明のさらに他の実施形態によれば、コンタクト端子を有するリード・フレーム構造と、リード・フレーム構造に取り付けられた少なくとも１つの下部集積回路チップとを備えたスタック化集積回路アセンブリが開示される。下部集積回路チップの各々は、前記リード・フレーム構造の頂部表面に直接結合された１つまたは複数の底部コンタクト・パッドを有しており、また、下部集積回路の各々は、１つまたは複数の頂部コンタクト・パッドを有している。スタック化集積回路アセンブリは、さらに、下部集積回路チップの少なくとも一部を覆っている少なくとも１つの上部集積回路チップを備えている。上部集積回路チップは、下部集積回路チップの対応する頂部コンタクト・パッドに直接結合された１つまたは複数の底部コンタクト・パッドを有している。最後に、このスタック化集積回路アセンブリは、ワイヤ・ボンディングおよびプリフォームを備えていない。

他の特徴および利点は、添付の図面に示す本発明の他の好ましい実施形態についての以下のより詳細な説明から明らかになるであろう。図面に示されている同様の参照文字は、すべての図を通して概ね同じ部品、機能または構成要素を表している。

図１を参照すると、本発明の好ましい実施形態によるマルチチップ回路１０の略図が示されている。マルチチップ回路１０は、第１のダイオード・アレイ・チップ１２、過電圧保護チップ１６および第２のダイオード・アレイ・チップ１４を備えている。第１および第２のダイオード・アレイ・チップ１２および１４は、過電圧保護チップ１６に接続されたダイオード・ブリッジを形成している。マルチチップ回路１０は、マルチチップ回路１０を過電圧保護するための通信線路チップおよびリング回路と共に使用することができる。過電圧によって生じる電流は、その過電圧の極性の如何にかかわらず、チップ線路またはリング線路のいずれか、あるいはそれらの両方から接地へ安全に流れる。

第１のダイオード・アレイ・チップ１２は、第１のダイオード１８、第２のダイオード２０および第３のダイオード２２を備えており、これらのダイオードのカソードはまとめて共通接合点２３に接続されている。ダイオード１８のアノードは、通信線路のチップ導体に接続することができる。第３のダイオード２２のアノードは、通信線路のリング導体に接続することができる。第２のダイオード２０のアノードは、接地または他の固定電位に接続することができる。

第２のダイオード・アレイ・チップ１４は、第１のダイオード２４、第２のダイオード２６および第３のダイオード２８を備えており、これらのダイオードのアノードはまとめて共通接合点２９に接続されている。ダイオード２４のカソードは、通信線路のチップ導体に接続することができる。第３のダイオード２８のカソードは、通信線路のリング導体に接続することができる。第２のダイオード２６のカソードは、接地または他の固定電位に接続することができる。

過電圧保護チップ１６は、第２の過電圧保護デバイス３２に直列に接続された第１の過電圧保護デバイス３０を備えている。過電圧保護デバイス３０および３２は、一方向デバイスであることが好ましい。一方向過電圧保護デバイス３０および３２がダイオード・ブリッジに上述のように接続されると、過電圧によって生じる電流は、その過電圧の極性の如何にかかわらず、過電圧保護デバイス３０および３２の両方を介して同じ方向に流すことができる。過電圧保護チップ１６は、２００アンペア程度の大きなサージ電流を処理することができるデュアル・デバイス・チップであることが好ましい。過電圧保護デバイス３０および３２は、いずれも同じ半導体チップ内に構築されているため、電気特性が整合している。例えば３００ボルトの閾値を超える過電圧保護が望ましい場合、デバイス３０および３２の各々は、約１５０ボルトのブレークオーバ電圧を選択しなければならない。直列に接続された過電圧保護デバイス３０および３２は、保護される回路に小さいキャパシタンスを提供するには有効である。

本発明の重要な特徴によれば、第１および第２のダイオード・アレイ・チップ１２および１４ならびに過電圧保護チップ１６は、図２に示すような単一の集積回路パッケージ３６内に実装されている。パッケージ３６は、当分野で良く知られているＳＯ−８タイプのＪＥＤＥＣパッケージであってもよい。ＳＯ−８パッケージは、パッケージ３６の両側からそれぞれ４つのコンタクト端子が展開している８−コンタクト端子パッケージである。参照文字３８は、８つのコンタクト端子のうちの１つを示したものである。コンタクト端子３８は、印刷回路基板などの上に形成された対応するパッドにはんだ付けするために、図に示すように湾曲している。このＳＯ−８ロー・プロファイル・パッケージ３６には、上で説明した３つの集積回路チップ１２、１４および１６が組み込まれている。ＳＯ−８パッケージであることが好ましいが、ＱＦＮパッケージ、ボール・グリッド・アレイ・パッケージなどを始めとする他のパッケージ・タイプを使用することも可能である。これらの様々なパッケージは、それぞれ異なるコンタクト端子構成および配列を有している。

図３ａおよび３ｂは、過電圧保護チップ１６を示したものである。図３ａには、過電圧保護チップ１６の底面図が示されており、図３ｂには、過電圧保護チップ１６の上面図が示されている。過電圧保護チップ１６は、寸法が約０．１０５インチ×約０．１６０インチのシリコン半導体チップすなわちダイとして製造されている。金属化された領域を含むチップ１６の厚さは、約０．０１０インチである。シリコン・チップの中には、図１に示す２つのＳｉｄａｃｔｏｒ過電圧保護デバイス３０および３２が形成されている。入力コンタクト・パッドは４０で示されており、出力コンタクト・パッドは４２で示されている。入力コンタクト・パッド４０は、チップ・スタッキング・プロセスの間に、第１のダイオード・アレイ・チップ１２の接合点２３（図１）に接続される。出力コンタクト・パッド４２は、チップ・スタッキング・プロセスの間に、第２のダイオード・アレイ・チップ１４の接合点２９に接続される。入力コンタクト・パッド４０および出力コンタクト・パッド４２の形状は、図に示すように長方形である。図３ｂに示す過電圧保護チップ１６の頂部大型コンタクト・パッド４４は、ヒート・シンクとして機能している。この頂部大型コンタクト４４は、必要に応じて、２つの過電圧保護デバイス３０と３２の間の内部接合に導電経路を提供するように機能させることも可能である。また、この大型コンタクト・パッド４４を使用して、チップ１６の同じ面に、デバイス３０と３２の間の中央接合だけでなく、すべての能動Ｉ／Ｏコンタクト・パッドを形成することも可能である。Ｃａｓｅｙ等による米国特許第６，４４８，５８９号に、この技法がより詳細に記載されている。

図４ａおよび４ｂは、本発明に従って構築されたダイオード・アレイ・チップ１２を示したものである。ダイオード・アレイ・チップ１２は、３つのコンタクト・パッド４６、４８および５０を備えた頂部表面を備えている。コンタクト・パッド４６は、ダイオード１８（図１）のアノードに接続されている。コンタクト・パッド４８は、ダイオード２２のアノードに接続されている。コンタクト・パッド５０は、ダイオード２０のアノードに接続されている。ダイオード２０のコンタクト・パッド５０の面積は、ダイオード１８および２２のコンタクト・パッド４６および４８の各々の面積の約２倍である。これは、ダイオード２０の能動半導体領域が同じくダイオード１８および２２の各々の面積の約２倍であることによるものである。そのため、２倍の電流運搬能力がダイオード２０に提供される。過電圧がチップ通信線路導体とリング通信線路導体の両方に出現する場合、ダイオード１８と２２の両方によって運搬される電流は、ダイオード２６を介して接地へ運搬しなければならない。同様に、逆極性の過電圧がチップ導体およびリング導体に同時に課されると、ダイオード２４と２８の両方によって運搬される電流は、ダイオード２０を通って接地へ流れることになる。ダイオード・アレイ・チップ１２のもう一方の面の単一コンタクト・パッド５２は、ダイオード・アレイ・チップ１２の本質的に面全体を覆っている金属領域を構成している。コンタクト・パッド５２は、共通接合点２３（図１）に内部接続されている。

他のダイオード・アレイ・チップ１４は、実質的にまったく同じ方法で構築された金属化コンタクトを有している。ダイオード・アレイ・チップ１４の単一大型コンタクト・パッドは、共通アノード接合点２９に内部接続されている。接地ダイオード２６の能動半導体領域のサイズは、他の２つのダイオード２４および２８の能動半導体領域のサイズの本質的に２倍である。ダイオード・アレイ・チップ１２および１４の製造については、以下で説明する。

３つの集積回路チップ１２、１４および１６は、図５に示す方法で、はんだ付けまたは他の電気結合技法によって一体に電気結合される。場合によってははんだ結合であることが好ましいが、ニッケル充填エポキシまたは銀充填エポキシおよび他の結合剤などの他の結合技法を使用することも可能である。図５では、過電圧保護チップ１６は、大型コンタクト４４を上に向けて配向されている。長方形の２つのコンタクト４０および４２（図３ａ）は、過電圧保護チップ１６の底部に位置している。２つのダイオード・アレイ・チップ１２および１４は、大型コンタクト５２および５４を上に向けて配向されている。ダイオード・アレイ・チップ１２の頂部コンタクト５２は、過電圧保護チップ１６の底部コンタクト４０にはんだ付けされる。ダイオード・アレイ・チップ１４の頂部コンタクト５４は、過電圧保護チップ１６の底部コンタクト４２にはんだ付けされる。以下でより詳細に説明するように、ダイオード・アレイ・チップ１２の３つのアノード・コンタクトおよびダイオード・アレイ・チップ１４の３つのカソード・コンタクトは、リード・フレームの対応するコンタクト端子にはんだ付けされる。リード・フレームは、図２に示すコンタクト端子３８を備えている。本発明の好ましい形態では、過電圧保護チップ１６の頂部の大型コンタクト４４には電気コンタクトは構築されていない。したがって、チップ１２および１４の２つを互いに横並びにした、集積回路チップ１２、１４および１６の２段のスタックが提供される。

図６は、図１のチップ１６の中に示されているようなツイン過電圧保護デバイスの断面図を実線で示したものである。入力金属コンタクト４０は、第１の過電圧保護デバイス３０に構築されている。出力金属コンタクト４２は、第２の過電圧保護デバイス３２に構築されている。大型金属コンタクト４４は、チップ１６の表面全体を覆っている。金属コンタクト４４は、過電圧保護デバイス３０と３２の両方が共有し、それらの間に相互接続を提供している。本発明の好ましい形態では、金属コンタクト４４は、リード・フレームに接続されていない。しかしながら、この金属コンタクト４４は、直列に接続された２つの過電圧保護デバイス３０と３２の間の接合点すなわちノードに接触させるために使用されている。

３つのコンタクト４０、４２および４４のすべてを同じ面で利用することができるチップ１６を製造することが望ましい場合、それは、Ｃａｓｅｙ等による米国特許第６，４４８，５８９号の教示に従って達成することができる。過電圧保護チップ１６の破線で示されている部分は、過電圧保護チップ１６の頂部表面と底部表面の間に導電経路を画定している。コンタクト・パッド４４は、Ｐ＋半導体領域４１を介して、チップ１６の入力コンタクト・パッド４０および出力コンタクト・パッド４２の面と同じ面に形成された金属コンタクト４３へ展開している。接続は、図１０に関連して以下で説明する方法で、ダイオード・チップ・アレイ・チップ１２を介して、コンタクト・パッド４４とリード・フレームの間で実施することができる。この構造の場合、頂部チップとリード・フレームの間を接続するためのボンディング・ワイヤまたはプリフォームは不要である。

あるいは、ツイン過電圧保護チップ１６の他の半導体領域は、参照によりその開示が本明細書に組み込まれている‘５８９号特許の教示に従って製造することも可能である。この特許に示されている過電圧保護デバイスは、二方向タイプのデバイスであるが、必要とするのは一方向電流運搬能力だけである。過電圧保護デバイス３０および３２は、本発明の教示によれば他の過渡電圧サプレッサを使用することも可能であるが、２端子Ｓｉｄａｃｔｏｒ過電圧保護デバイスであることが好ましい。

図７ａは、ダイオード・アレイ・チップ１２の断面を示したものである。開始チップ材料はＮ型である。Ｐ型ドーパントがＮ型チップの一方の表面に拡散される。次に、チップのその表面にマスクが施され、Ｐ型材料の層を貫通してＮ型基板までエッチングするためのエッチング・プロセスが施される。それにより、Ｐ型層の島が対応する個々のダイオード１８、２０および２２に分離される。これらのダイオードは、すべて、Ｎ型基板によって画定される共通カソードを有している。ダイオード・アレイ・チップ１２の一方の面のエッチ領域にパッシベーション・ガラス材料４９が形成される。複数のチップを互いに積み重ねる場合、このフィーチャは重要である。チップ１２の半導体表面にメタライゼーション・プロセスが施され、３つの頂部コンタクト４６、４８および５０ならびに底部共通カソード・コンタクト５２が形成される。上で指摘したように、共通コンタクト５２は、図１に示す接合点２３を画定している。接地ダイオード２０（中央のダイオード）の能動電流運搬領域は、チップ・ダイオード１８の能動電流運搬領域の約２倍であり、また、リング・ダイオード２２の能動電流運搬領域の２倍である。つまり、チップ・ダイオード１８およびリング・ダイオード２２を組み合わせた電流運搬能力は、過電圧保護デバイス３０および３２のサージ電流能力、および接地ダイオード２６の電流運搬能力に緊密に整合している。正の極性の過電圧がチップ線路およびリング線路に同時に出現すると、チップ・ダイオード１８およびリング・ダイオード２２を通って電流が流れ、ノード２３で結合され、その結果、導通している過電圧保護デバイス３０、３２および接地ダイオード２６を通って電流が流れることになるため、ダイオード１８および２２の電流運搬能力は、過電圧保護デバイス３０および３２ならびに接地ダイオード２６の電流運搬能力とは異なっている。同様に、接地ダイオード２０のサイズも、チップ・ダイオード２４、リング・ダイオード２８および過電圧保護デバイス３０、３２から負の極性の結合電流を運搬するように構築されている。重要なことには、ダイオード１８および２２の面積は、必要以上に大きくする必要がないため、デバイスのキャパシタンスが最小化される。半導体デバイスのキャパシタンスを最小化することにより、より高速のアプリケーションにこのようなデバイスを使用することができる。

図７ｂは、ダイオード・アレイ・チップ１４の横断面図を示したものである。ダイオード・アレイ・チップ１４の構造は、開始基板がＰ型材料であり、Ｎ型材料の薄い層がその上に形成されている点を除き、上で説明したダイオード・アレイ・チップ１２の構造に極めて類似している。個々のダイオード２４、２６および２８（図１）の頂部コンタクトは、数表示５６、６０および５８で識別されている。底部コンタクト５４は、ダイオード２４、２６および２８の各々の共通アノード（接合点２９）を画定している。

図８ａは、図８ｂに示すチップ構造を端面図で示したものであり、図８ｃは、図８ｂの底面図である。図に示されているチップ構造は、リード・フレーム部材６２、６４および６６に結合された後のものである。図８ａ、８ｂおよび８ｃでは、リード・フレーム部材６２、６４および６６は、パッケージ化デバイスのエポキシ成形線までしか示されていない。実際には、リード・フレーム部材６２、６４および６６は、ＳＯ−８エポキシ・ボディの外側まで展開しており、また、ＪＥＤＥＣ規格に従って形成されているため、外観は、図２に示す外観に類似している。図にはリード・フレーム部材６２、６４および６６しか示されていないが、このようなリード・フレーム部材は、アセンブリ・プロセスの間、他のチップ・アセンブリのための他の多くのリード・フレーム部材と共にリード・フレーム・キャリヤ（図示せず）に取り付けられた状態を維持していることに留意されたい。それにより、多数のチップ・アセンブリを様々なアセンブリ・ステーションを介して逐次処理することができる。

チップ１２、１４および１６をリード・フレームの上に一体に積み重ねる製造プロセスでは、最初に、リード・フレームにスクリーン印刷プロセスまたはディスペンス・プロセスが施され、リード・フレーム部材の上の、２つのダイオード・アレイ・チップ１２および１４を配置することが望ましい位置にはんだペーストが選択的に付着される。ダイオード・アレイ・チップ１２をリード・フレーム部材６２、６４および６６にはんだ付けするために、リード・フレーム部材６２、６４および６６の上にはんだペーストが付着される。それと同時に、他のダイオード・アレイ・チップ１４をリード・フレーム部材６２、６４および６６にはんだ付けするために、リード・フレーム部材６２、６４および６６の上にはんだペーストが付着される。

次に、自動機械によって、個々のダイオード・アレイ・チップ１２および１４が選択され、選択されたダイオード・アレイ・チップが、リード・フレーム部材６２、６４および６６の上の、はんだペーストがスクリーンされた位置に配置される。図８ｃは、リード・フレーム部材６２、６４および６６上のダイオード・アレイ・チップ１２および１４の位置を示したものである。ダイオード・アレイ・チップ１２および１４の各々は、チップ１２のコンタクト４６および４８が交換可能機能を提供しているため、何の問題もなく１８０度回転させることができる（垂直軸の周りに）。次に、ダイオード・アレイ・チップ１２および１４の頂部大型コンタクト５２および５４の上にはんだペーストがスクリーンされる。

次に、リード・フレームが他のチップ選択ステーションに移され、そこで過電圧保護チップ１６が選択され、２つのダイオード・アレイ・チップ１２および１４の上に配置される。過電圧保護チップ１６は一方向動作デバイスであることが好ましいため、その配向は重要である。二方向動作デバイスを使用して過電圧からの保護を提供する場合、垂直軸の周りのチップの配向は重要ではない。横並びに配置された２つのダイオード・アレイ・チップ１２および１４の上に過電圧保護チップ１６が積み重ねられると、他のスクリーン印刷ステーションにアセンブリが移され、そこで過電圧保護チップ１６の頂部大型コンタクト４４にはんだペーストが付着される。チップ１６の頂部コンタクト４４には外部電気コンタクトは構築されていないが、はんだの追加質量がチップ・アセンブリの熱散逸を容易にしている。

上で説明した製造プロセスの代替として、最初に、２つのダイオード・アレイ・チップ１２および１４に過電圧保護チップ１６をはんだ付けすることも可能である。次に、アセンブリ・プロセスで、既に一体にはんだ付けされているチップ１２、１４および１６の単一スタック化構造を自動的に選択し、後続するリフローはんだ付けのためにリード・フレームの上に配置することができる。

チップ・アセンブリが上で説明したように処理されると、アセンブリのリード・フレームにはんだリフロー・プロセスが施される。はんだリフロー・プロセスでは、はんだペーストが融解し、個々の表面が一体にはんだ結合される。つまり、リード・フレーム部材６２、６４および６６が２つのダイオード・アレイ・チップ１２および１４の対応するコンタクト・パッドにはんだ付けされる。それと同時に、過電圧保護チップ１６の底部コンタクト４０および４２がダイオード・アレイ・チップ１２および１４の頂部コンタクト５２および５４にはんだ付けされる。最後に、過電圧保護チップ１６の頂部大型コンタクト４４の上に付着されたはんだペーストがリフローされる。３つのチップ１２、１４および１６が一体にはんだ付けされ、かつ、リード・フレーム部材６２、６４および６６にはんだ付けされると、図８ａに示すアセンブリが出現する。これは、ボンディング・ワイヤまたはプリフォームを使用することなく一体に電気接続された３つのチップを備えたロー・プロファイル・アセンブリである。チップ・アセンブリ（リード・フレームのないアセンブリ）の高さは、約０．０２０インチしかなく、したがって図２および９に示すようなＳＯ−８パッケージと共に使用するために良好に適合している。上で指摘したように、好ましい実施形態ではＳＯ−８パッケージが使用されることが好ましいが、ＱＦＮパッケージなどを始めとする他のパッケージを使用することも可能である。

はんだリフロー・プロセスに続いて、リード・フレームおよびリード・フレームに取り付けられたチップ・アセンブリにデフラックス・クリーニングが施され、あらゆる残留はんだフラックスが除去される。次に、チップ・アセンブリおよびリード・フレームが従来のエレクトロニクス・コンポーネント成形エポキシ材料でカプセル封じされる。図９の参照数表示６８は、カプセル封じ材料を示したものである。使用されているこの型の形状は、ＳＯ−８タイプのパッケージを構築するには有効である。チップ・アセンブリのロー・プロファイルの性質は、ＳＯ−８パッケージの利用を可能にしている。ＳＯ−８パッケージに成形されると、コンタクト端子すなわちパッケージ１０のリード線がリード・フレーム・キャリヤから特異化され、図２に示す形状のコンタクト端子が形成され、また、デバイス１０がリード・フレーム・キャリヤから除去される。最後に、パッケージ１０のコンタクト端子３８がはんだ組成でめっきされる。

図８ｃでは、ＳＯ−８パッケージと一致する８つのコンタクト端子が使用されているが、数がもっと少ないコンタクト端子も必要であることに留意されたい。通信線路または他のタイプの線路の接地導体、チップ導体およびリング導体への接続を提供するためには、６つのコンタクト端子が好都合である。実際、２つのチップ・コンタクト端子は、常に同じ通信線路導体に接続され、また、２つのリング・コンタクト端子も、常に同じ通信線路リング導体に接続されるため、パッケージに必要な異なるコンタクト端子の数は、たったの３つである。また、単一の接地コンタクト端子も必要である。しかしながら、複数のコンタクト端子を利用することにより、過電圧保護デバイス３０、３２およびダイオードが導通している間に生成される熱を、パッケージ１０が接続される印刷回路基板に直ちに散逸させることができる。

図１０は、ダイオード・アレイ・チップ７０を示したもので、チップ７０がチップ７０の互いに反対側の面に配置されたコンタクト・パッド７４と７６の間に導電経路７２を備えている点を除き、図７ａに示すダイオード・アレイ・チップに極めて類似している。Ｐ＋半導体領域７２は、チップ７０の他の半導体領域から分離されている。しかしながら、チップ７０の一方の面からもう一方の面への導電経路を使用して、図６に示す過電圧保護チップ１６のコンタクト・パッド４３とリード・フレーム部材の間の連続性を提供することができる。つまり、図６に示すチップ１６が図１０に示すチップ７０の上に、チップ１６のコンタクト・パッド４３がチップ７０のコンタクト・パッド７４にはんだ付けされ、また、コンタクト・パッド７６がリード・フレーム部材にはんだ付けされるように積み重ねられると、過電圧保護チップ１６の頂部コンタクト・パッド４４とリード・フレーム部材の間が内部接続される。上で指摘したように、この接続はチップの内部接続であり、ボンディング・ワイヤまたは金属プリフォームを使用することなく接続される。

上で説明した内部コンタクト経路は、底部チップとリード・フレームの間の接続を提供するべく、他の多くのタイプのスタック化集積回路チップに利用することができる。また、内部導電経路を頂部チップおよび底部チップに使用し、頂部チップの頂部表面とリード・フレームの間に底部チップを介して導電経路を提供することができる。

以上、ワイヤ・ボンドまたはプリフォームを必要とすることなく、微小パッケージにスタック化集積回路チップを組み込む技法および対応するデバイスを開示した。頂部チップまたは底部チップの少なくとも一方は、１つまたは複数の他のチップにはんだ付けするための平らで、かつ、良好に適合された界面表面を有している。Ｉ／Ｏコンタクト・パッドは、すべて、１つまたは複数の底部チップの上に配置されており、それによりリード・フレームに容易に接続することができる。この方法によれば、電流は、リード・フレーム部材から底部チップへ流れ、次に頂部チップへ流れた後、底部チップへ戻り、他のリード・フレーム部材に電流が流入する。頂部チップをリード・フレームに直接接続する必要がないため、接続プロセスおよびアセンブリ・プロセスが容易である。

以上、本発明の好ましい実施形態および他の実施形態について、特定の回路および半導体構造を参照して開示したが、特許請求の範囲の各請求項によって定義されている本発明の精神および範囲を逸脱することなく、エンジニアリング選択の問題として多くの細部変更を加えることができることを理解されたい。

本発明の一実施形態の電気回路を示す略図である。 本発明によるパッケージ化マルチチップ・デバイスの等角図である。 本発明による過電圧保護チップの底面の等角図である。 本発明による過電圧保護チップの上面の等角図である。 本発明による複数のダイオード・アレイ・チップのうちの１つの底面の等角図である。 本発明による複数のダイオード・アレイ・チップのうちの１つの上面の等角図である。 ２つの下部ダイオード・アレイ・チップから取り外された上部過電圧保護チップの等角図である。 本発明の過電圧保護チップの断面図である。 本発明のダイオード・アレイ・チップの横断面図である。 本発明の異なるダイオード・アレイ・チップの横断面図である。 成形に先だってリード・フレームに結合されたスタック化チップ構造の端面図である。 前記スタック化チップ構造の上面図である。 前記スタック化チップ構造の底面図である。 本発明によるパッケージ化マルチチップ・デバイスの側面図である。 本発明のダイオード・アレイ・チップの他の実施形態の横断面図である。

Claims (19)

1. スタック化集積回路アセンブリであって、
   前記スタック化集積回路アセンブリの一方の側の４つの端子と、前記スタック化集積回路アセンブリの反対側の４つの端子の合計８つの端子を有するリード・フレームと、
   １つの頂部コンタクト・パッドと、一列に整列した３つの底部コンタクト・パッドであって、第２の底部コンタクト・パッドの表面積が第１の底部コンタクト・パッドおよび第３の底部コンタクト・パッドの表面積の２倍である３つの底部コンタクト・パッドとを有する第１のダイオード・アレイ集積回路であって、
   前記第１の底部コンタクト・パッドが前記リード・フレームの第１の端子に接続され、前記第２の底部コンタクト・パッドが前記リード・フレームの第２および第３の端子に接続され、前記第３の底部コンタクト・パッドが前記リード・フレームの第４の端子に接続された第１のダイオード・アレイ集積回路と、
   １つの頂部コンタクト・パッドと、一列に整列した３つの底部コンタクト・パッドとを有する第２のダイオード・アレイ集積回路であって、前記第２のダイオード・アレイ集積回路の第２の底部コンタクト・パッドの表面積が、前記第２のダイオード・アレイ集積回路の第１の底部コンタクト・パッドおよび第３の底部コンタクト・パッドの表面積の２倍であり、
   前記第２のダイオード・アレイ集積回路の前記第１の底部コンタクト・パッドが前記リード・フレームの第５の端子に接続され、前記第２のダイオード・アレイ集積回路の前記第２の底部コンタクト・パッドが前記リード・フレームの第６および第７の端子に接続され、前記第２のダイオード・アレイ集積回路の前記第３の底部コンタクトが前記リード・フレームの第８の端子に接続された第２のダイオード・アレイ集積回路と、
   前記第１および第２のダイオード・アレイ集積回路の少なくとも一部の上に位置しているサイリスタ集積回路であって、プリフォームまたはワイヤを使用することなく前記第１および第２のダイオード・アレイ集積回路の対応する頂部コンタクト・パッドに直接結合された２つの底部コンタクト・パッドを有するサイリスタ集積回路と
   を備えたスタック化集積回路アセンブリ。
2. 前記第１のダイオード・アレイ集積回路および前記第２のダイオード・アレイ集積回路が相俟ってダイオード・ブリッジを構成している、請求項１に記載のスタック化集積回路アセンブリ。
3. 前記サイリスタ集積回路が少なくとも１つの過電圧保護デバイスを備えた、請求項１に記載のスタック化集積回路アセンブリ。
4. 前記リード・フレームが、ＳＯ−８パッケージまたはＱＦＮパッケージのいずれかの中に形成された、請求項１に記載のスタック化集積回路アセンブリ。
5. 前記第１および第２のダイオード・アレイ集積回路の各々が、３つの底部コンタクト・パッドおよび単一の頂部コンタクト・パッドのみを備えた、請求項１に記載のスタック化集積回路アセンブリ。
6. 前記サイリスタ集積回路が２つの底部コンタクト・パッドのみを備えた、請求項５に記載のスタック化集積回路アセンブリ。
7. 前記第１および第２のダイオード・アレイ集積回路の前記単一の頂部コンタクト・パッドが、前記第１および第２のダイオード・アレイ集積回路の頂部表面全体に展開している、請求項５に記載のスタック化集積回路アセンブリ。
8. 前記サイリスタ集積回路の前記底部コンタクト・パッドの各々の面積が、前記第１および第２のダイオード・アレイ集積回路の各々の対応する頂部コンタクト・パッドの面積と同じである、請求項７に記載のスタック化集積回路アセンブリ。
9. 前記第１および第２のダイオード・アレイ集積回路の各々が、前記サイリスタ集積回路と接触している単一のコンタクト・パッドのみを備えた、請求項１に記載のスタック化集積回路アセンブリ。
10. 前記リード・フレームが、前記第１および第５の端子がまとめて接続され、前記第２、第３、第６および第７の端子がまとめて接続され、前記第４および第８の端子がまとめて接続されるように構築された、請求項１に記載のスタック化集積回路アセンブリ。
11. 前記第１のダイオード・アレイ集積回路の前記第２のコンタクト・パッドに結合された、前記第１のダイオード・アレイ集積回路の前記第１および第３のコンタクト・パッドに結合された個々のダイオードの２倍の電流運搬能力を有するダイオードと、
    前記第２のダイオード・アレイ集積回路の前記第２のコンタクト・パッドに結合された、前記第２のダイオード・アレイ集積回路の前記第１および第３のコンタクト・パッドに結合された個々のダイオードの２倍の電流運搬能力を有するダイオードと
    をさらに備えた、請求項１に記載のスタック化集積回路アセンブリ。
12. 前記第１のダイオード・アレイ集積回路がＰ型基板の中に形成され、前記第２のダイオード・アレイ集積回路がＮ型基板の中に形成された、請求項１に記載のスタック化集積回路アセンブリ。
13. スタック化集積回路アセンブリであって、
    コンタクト端子を有するリード・フレーム構造と、
    第１のダイオード・アレイ集積回路であって、個々のアノードに対応する底部コンタクト・パッドを有し、前記底部コンタクト・パッドが各リード・フレーム・コンタクト端子に結合され、カソードが前記第１のダイオード・アレイ集積回路の共通頂部コンタクト・パッドに接続された第１のダイオード・アレイ集積回路（１２）と、
    第２のダイオード・アレイ集積回路であって、個々のカソードに対応する底部コンタクト・パッドを有し、前記底部コンタクト・パッドが対応するリード・フレーム・コンタクト端子に結合され、アノードが前記第２のダイオード・アレイ集積回路の共通頂部コンタクト・パッドに接続され、
    前記第１および第２のダイオード・アレイ集積回路の少なくとも一部の上に位置している過電圧保護集積回路であって、前記第１および第２のダイオード・アレイ集積回路の各頂部コンタクトに直接結合された底部コンタクト・パッドを有する過電圧保護集積回路と
    を備えたスタック化集積回路アセンブリ。
14. 前記第１のダイオード・アレイ集積回路と、前記第２のダイオード・アレイ集積回路と、前記過電圧保護集積回路と、前記第１および第２のダイオード・アレイ集積回路および前記過電圧保護集積回路のそれぞれに対する底部および頂部コンタクト・パッドとが、前記第１のダイオード・アレイ集積回路を通って流れる電流が、前記過電圧保護集積回路を通って流れ、次に前記第２のダイオード・アレイ集積回路を通って流れるように配置された、請求項１３に記載のスタック化集積回路アセンブリ。
    
15. 前記過電圧保護集積回路が、直列に接続された２つの過電圧保護デバイスを備えた、請求項１３に記載のスタック化集積回路アセンブリ。
16. 前記過電圧保護デバイスの各々が２端子Ｓｉｄａｃｔｏｒデバイスを備えた、請求項１５に記載のスタック化集積回路アセンブリ。
17. 前記第１および第２のダイオード・アレイ集積回路が３つのダイオードを備えた、請求項１３に記載のスタック化集積回路アセンブリ。
18. 前記第１のダイオード・アレイ集積回路と、前記第２のダイオード・アレイ集積回路と、前記過電圧保護集積回路と、前記リード・フレーム構造とが、ＳＯ−８パッケージまたはＱＦＮパッケージのいずれかの中に実装された、請求項１３に記載のスタック化集積回路アセンブリ。
19. スタック化集積回路アセンブリであって、
    第１、第２および第３の金属条片を有するリード・フレームと、
    それぞれ前記リード・フレームの前記第１、第２および第３の金属条片に接続された３つの底部コンタクト・パッドを有する第１の集積回路であって、その頂部表面全体に頂部コンタクト・パッドを備えた第１の集積回路と、
    前記第１の集積回路の頂部コンタクト・パッド構造および底部コンタクト・パッド構造と同じ頂部コンタクト・パッド構造および底部コンタクト・パッド構造を有する第２の集積回路であって、前記第２の集積回路の前記底部コンタクト・パッドがそれぞれ前記リード・フレームの前記第１、第２および第３の金属条片に接続され、前記第１および第２の集積回路が前記リード・フレームの上に互いに横並びに配置された第２の集積回路と、
    前記第１および第２の集積回路の前記頂部コンタクト・パッドのサイズと同じサイズである２つの細長い底部コンタクト・パッドを有する第３の集積回路であって、前記第３の集積回路の前記底部コンタクト・パッドがそれぞれ前記第１および第２の集積回路の前記頂部コンタクト・パッドに接続され、それによりプリフォームまたはワイヤを使用することなくスタック化構造が提供される第３の集積回路と
    を備えたスタック化集積回路アセンブリ。

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