CN101517733A - 层叠的集成电路芯片组装件 - Google Patents

Abstract

将集成电路芯片(12、14、16)的层叠设置(10)结合至引线框架部件(62、64、66)。两个并排的集成电路芯片(12、14)具有结合至带有接触端子(38)的引线框架部件(62、64、66)的底部接触垫(46、48、50、56、58、60)。两个并排的集成电路(12、14)具有结合至叠置集成电路芯片(16)的上部接触垫(52、54)。不使用结合导线或预制件实现低轮廓集成电路组装件(10)，并且其适用于SO－8封装。

Description

层叠的集成电路芯片组装件

发明技术领域

本发明一般涉及集成电路芯片的封装，尤其涉及在同一封装中的多个集成电路芯片的封装。

发明背景

许多集成电路都加固于引线框架上，该引线框架构成用于将封装的集成电路连接至印刷电路板上的其它电路的金属化端子等等。通常，将单个集成电路芯片安装在引线框架上，然后密封形成封装好的器件。然而，现有技术都是教导将多个集成电路芯片集成为单个的封装。通过单个封装好的器件允许提供多种功能。此外，这种紧凑的布置与几个分立的封装器件相比，减小了所需的封装空间，同时再与多个分立的封装器件所需的多个管脚相比，也减小了管脚数(pin count)

将多个芯片集成为单个的封装不是没有限制，散热是一个的问题，封装总的大小也是问题。JEDEC标准控制着集成电路产业使用的封装类型。当可以使用大封装时，制造商们尝试保持尽可能小的封装尺寸，来维持市场竞争力，增加在印刷电路板上的电路密度。

在典型的使用多个芯片的集成电路封装中，分别安装芯片并使用结合至芯片焊垫的导线在芯片之间提供互连是公知的。一个或多个芯片的接触垫可焊接至金属化引线框架的引线。然后该组装件经过模塑工艺，其中将液化材料注入至模子中，当其固化时，对引线框架及与其贴附的芯片提供机械保护。

对于结合引线框架来层叠集成电路芯片有许多种技术。一些技术提出是在Liu等人的美国专利Nos：6919627；Pflughaupt等人的美国专利Nos：6897565；McMahon的美国专利Nos：6890798；Oka等人的美国专利Nos：6861760；Shim等人的美国专利Nos：6841858；Gann等人的美国专利Nos：6806559；Coomer的美国专利Nos：6777648；Seo等人的美国专利Nos：6759737和Hur的美国专利Nos：6753207。

可以看出存在不使用结合导线集成多个芯片至集成电路封装的技术需求。还存在直接将芯片焊接在一起并且焊接到引线框架上以简化集成工艺及其容易装配的方法的另一种需求。

发明内容

根据发明的原理和概念，公开一种封装的集成电路，其中集成电路芯片一个层叠到另一个上面，来提供不使用结合导线或预制件的低轮廓芯片组装件。并排设置底部的两个集成电路芯片并且焊接至引线框架。将第三个集成电路芯片层叠在底部的两个集成电路芯片上，并且直接焊接至底部的两个芯片。上部的集成电路芯片不直接连接至引线框架。

根据发明的一个实施例，公开一种层叠的集成电路组装件，其包括具有接触端子的引线框架结构、具有结合至各自的引线框架接触端子的底部接触垫的第一集成电路。该集成电路封装还包括具有结合至各自的引线框架接触端子的底部接触垫的第二集成电路。将第一和第二集成电路并排放置在引线框架结构上，第一和第二集成电路每个都至少具有一个上部接触垫。还包括位于第一和第二集成电路至少部分上面的第三集成电路，其中第三集成电路具有直接结合至第一和第二集成电路的上部接触的底部接触垫。

根据发明的另一实施例，公开一种层叠的集成电路组装件，其具有带有接触端子的引线框架结构、具有多个二极管的第一二极管阵列集成电路，该第一二极管阵列集成电路具有与各自的二极管阳极对应的底部接触垫。将该底部接触垫结合到各自的引线框架接触端子，该二极管的阴极连接到公共上部接触垫。还包括具有多个二极管的第二二极管阵列集成电路，该第二二极管阵列集成电路具有与各自的所述二极管阴极对应的底部接触垫，将所述第二二极管阵列集成电路的底部接触垫连接到各自的引线框架接触端子。将所述第二二极管阵列集成电路的二极管阳极连接至公共上部接触垫。将该第一和第二二极管阵列集成电路并排放置在引线框架结构上，并且该第一和第二二极管阵列集成电路的底部接触垫结合至该引线框架结构。过压保护集成电路叠置在该第一和第二二极管阵列集成电路的至少部分上面，该过压集成电路具有底部接触垫，该底部接触垫直接结合到第一和第二二极管阵列集成电路各自的上部接触。

又根据发明的另一实施例，公开一种层叠的集成电路组装件，其包括具有接触端子的引线框架结构，并且至少一个底部集成电路芯片与其贴附。每个底部集成电路芯片具有一个或多个直接结合到所述引线框架结构上表面的底部接触垫，每个底部集成电路具有一个或多个上部接触垫。在该层叠的集成电路组装件中还包括至少一个叠置在底部集成电路芯片至少部分上的上部集成电路芯片。该上部结成电路芯片具有一个或多个底部接触垫，该底部接触垫直接结合到底部集成电路芯片各自的上部接触垫。最后，该层叠的集成电路组装件包括无引线结合并且没有预制件。

附图概述

进一步的特点和优势从以下更具体的优选和其它实施例的描述将显而易见，如附图所示，其中在整个视图中类似的附图标记是指相同的部分、功能或元件，其中：

图1示出形成本发明的一个实施例电路的电路图；

图2是根据本发明的封装的多芯片器件的等角图(isometric view)；

图3a和3b是根据本发明的过压保护芯片底侧和上侧各自的等角图；

图4a和4b是根据本发明的一个二极管阵列芯片底侧和上侧各自的等角图；

图5是从两个底部二极管阵列芯片上移去上部过压保护芯片的等角图；

图6是本发明的过压保护芯片的截面图；

图7a和7b是本发明的二极管阵列芯片的横截面图；

图8a、8b和8c是在模塑之前结合至引线框架的层叠芯片布置的侧面、上部和底部的各自视图；

图9是根据本发明的封装的多芯片器件的侧视图；

图10是本发明二极管阵列芯片的另一实施例的横截面图。

发明详细说明

现在参考图1，显示根据发明优选实施例的多芯片电路10的平面图。多芯片电路10包括第一二极管阵列芯片12、过压保护芯片16以及第二二极管阵列芯片14。第一和第二二极管阵列芯片12和14形成连接至过压保护芯片16的二极管桥。多芯片电路10可同通信线路尖端(tip)和环形电路一起使用，用于其过压保护。由任一极性的过压产生的电流安全地从尖端线路和/或环形线路传到地。

第一二极管阵列芯片12包括第一二极管18、第二二极管20和第三二极管22，所有的阴极都在公共接点23连接在一起。二极管18的阳极可连接到通信线路的尖端导体。第三二极管22的阳极可连接到通信线路的环形导体。第二二极管20的阳极可连接到地或其它的固定电位。

第二二极管阵列芯片14包括第一二极管24、第二二极管26和第三二极管28，所有的阳极都在公共接点29连接在一起。二极管24的阴极可连接到通信线路的尖端导体。第三二极管28的阴极可连接到通信线路的环形导体。第二二极管26的阴极可连接到地或其它的固定电位。

过压保护芯片16包括第一过压保护器件30，其与第二过压保护器件32串联连接。该过压保护器件30和32优选的是单向器件。当该单向过压保护器件30和32按所示的方式连接到二极管桥时，由任一极性的过压产生的电流可沿相同的方向通过过压保护器件30和32传导。过压保护芯片16优选能处理200amps左右大浪涌电流的双器件芯片。由于过压保护器件30和32都是以相同的半导体芯片构造，所以电特性是相互匹配的。如果希望过压保护大于例如300伏阈值，那么每个器件30和32的转折(break over)电压应该选在大约150伏。串联过压保护器件30和32对被保护电路呈现减小的电容是有效的。

根据本发明的重要特征，第一和第二二极管阵列芯片12和14以及过压保护芯片16都封装在单个的集成电路封装36中，如图2中所示那样。该封装36可以是本领域公知的SO-8型的JEDEC封装。该SO-8封装是8接触端子封装，其中四个接触端子从封装36的相对侧延伸。八个接触端子之一如附图标记38所示。接触端子38以弯曲的方式显示，用于焊接到形成在印刷电路板上的相应焊垫等。该SO-8低轮廓封装36包括上面所述的三个集成电路芯片12、14和16。SO-8封装为优选，也可使用其它的封装类型，包括QFN封装、球栅阵列封装等等。每种封装都有不同的接触端子构造和布置。

过压保护芯片16显示在图3a和3b中。图3a示出了过压保护芯片16的底部视图，图3b示出了过压保护芯片16的顶部视图。过压保护芯片16制作为约0.105英寸乘约0.160英寸的硅半导体芯片或管芯。芯片16的厚度，包括金属化区域，大约为0.010英寸。形成在硅芯片中的是两个Sidactor过压保护器件30和32，如图1所示。输入接触垫显示为40，输出接触垫显示为42。在芯片层叠工艺期间将输入接触垫40连接至第一二极管阵列芯片12的接点23(图1)。在芯片层叠工艺期间将输出接触垫42连接至第二二极管阵列芯片14的接点29。输入和输出接触垫40和42为所示的矩形。图3b中过压保护芯片16上部面积大的接触垫44起热沉的作用。如果需要，该上部面积大的接触垫44可用来提供至两个过压保护器件30和32之间的内部接点的导电路径。另外，面积大的接触垫44可用于允许所有有效I/O接触垫，以及器件30和32之间中心接点，形成在芯片16的同一侧。该技术在Casey等的美国专利NO.6448589中有更为具体的描述。

图4a和4b示出了根据本发明构造的二极管阵列芯片12。该二极管阵列芯片12包括具有三个接触垫46、48和50的上表面。该接触垫46连接至二极管18的阳极(图1)。该接触垫48连接至二极管22的阳极。该接触垫50连接至二极管20的阳极。二极管20的接触垫50大约是二极管18和22的接触垫46和48每个的两倍面积。这是因为二极管20的有效半导体面积也大约是二极管18和22每个的两倍。这为二极管20提供两倍的载流能力。如果过压出现在尖端和环形通信线路导体上，那么二极管18和22的载流必须通过二极管26传输到地。类似地，如果相反极性的过压同时施加于尖端和环形导体，二极管24和28的载流将通过二极管20至地。二极管阵列芯片12另一侧上的单个接触垫52构成金属区，其基本覆盖该二极管阵列芯片12的整个侧面。该接触垫52内部连接至公共接点23(图1)。

另一二极管阵列芯片14具有以基本上相同的方式构造的金属化接触。二极管阵列芯片14的单个面积大的接触垫内部连接至公共阳极接点29。接地二极管26的有效半导体区基本上是另两个二极管24和28的两倍大。下面介绍二极管阵列芯片12和14的制造。

三个集成电路芯片12、14和16由焊接或其它电性结合技术电性结合在一起，以如图5所示的方式。虽然优选焊接连接，也可使用其它的结合技术，例如填充了镍或银的环氧树脂以及其它结合剂。图5中，显示过压保护芯片16定向为面积大的接触44在上面。两个矩形接触40和42(图3a)在过压保护芯片16的底部。两个二极管阵列芯片12和14定向为面积大的接触52和54面朝上。二极管阵列芯片12的上部接触52被焊接到过压保护芯片16的底部接触40。二极管阵列芯片14的上部接触54被焊接到过压保护芯片16的底部接触42。正如下面的具体描述，二极管阵列芯片12的三个阳极接触和二极管阵列芯片14的三个阴极接触被分别焊接至引线框架的接触端子。该引线框架包括图2中所示的接触端子38。在本发明的优选形式中，过压保护芯片16上部的面积大的接触44制成无电性接触。由此提供两层层叠的集成电路芯片12、14和16，其中两个芯片12和14是并排的。

图6在实线内示出例如为图1描述的芯片16的双过压保护器件的横截面图。输入金属接触40用于第一过压保护器件30。输出金属接触42用于第二过压保护器件32。面积大的金属接触44覆盖芯片16的整个表面。金属接触44由两个过压保护器件30和32共用，并且在它们之间提供互连。在发明的优选形式中，金属接触44没有连接至引线框架。然而，金属接触44用于接触两个串联的过压保护器件30和32之间的接点或节点。

如果需要制造具有用在芯片16同一侧的三个接触40、42和44的芯片16，那么根据Casey等的美国专利NO.6448589的教导就能完成。显示在虚线中的部分过压保护芯片16定义了过压保护芯片16的上和下表面之间的导电路径。接触垫44经由P+半导体区41延伸至金属接触43，该金属接触43形成在芯片16的与输入接触垫40和输出接触垫42相同的一侧上。以下面描述的与图10有关的方式，通过二极管芯片阵列芯片12，在接触垫44和引线框架之间形成连接。具有这样的布置，不需要结合导线(bonding wire)或预制件在上部芯片和引线框架之间形成连接。

双过压保护芯片16的另一个半导体区也可以根据专利’589的教导来制造，其公开在此引入作为参考。虽然专利中说明的过压保护器件是双向型的，但是仅单向载流能力是必要的。过压保护器件30和32优选为两个端子Sidactor过压保护器件，尽管根据本发明的教导可以使用其它的瞬态电压抑制器。

二极管阵列芯片12显示在图7a的横截面图中。开始的芯片材料是N型的。P型杂质扩散到N型芯片的一个表面。然后，该芯片的表面经过掩膜和刻蚀工艺，用来通过材料的P型层向下刻蚀到N型衬底。这将P型层的岛隔离为各自独立的二极管18、20和22，所有都具有由N型衬底定义的公共阴极。钝化玻璃材料49形成仅在二极管阵列芯片12一侧上的刻蚀区中。当多个芯片一个层叠在另一个上时该特征是重要的。芯片12的半导体表面经过金属化工艺，形成三个上部接触46、48和50，以及底部公共阴极接触52。如上记录，公共接触52定义图1所示的接点23。接地二极管20(中间的)的有效载流面积大约是尖端二极管18的二倍大和环形二极管22的二倍大。另一方面表明，尖端和环形二极管18和22结合起来的载流能力几乎等于过压保护器件30和32的浪涌电流能力和接地二极管26的载流能力。二极管18和22的载流能力不同于过压保护器件30和32以及接地二极管26的载流能力，因为同时出现在尖端和环形线路上的正极性的过压会引起通过尖端和环形二极管18和20的电流在节点23合并，并且最后的电流会通过导电的过压保护器件30和32和接地二极管26。类似地构造接地二极管20的尺寸，用于传输尖端和环形二极管24和28以及过压保护器件30和32合并的负极性电流。重要地，二极管18和22的面积不大于最小化器件电容所需的。通过最小化半导体器件的电容，这样的器件可用于高速应用。

图7b示出了二极管阵列芯片14的横截面图。该二极管阵列芯片14的结构类似于上面所述的二极管阵列芯片12的结构，除了开始材料是P型材料，N型材料的薄层形成在其上。各自的二极管24、26和28(图1)的上部接触由标记56、60和58表示。底部接触54定义二极管24、26和28的公共阳极(接点29)。

图8a示出了图8b的芯片结构的端视图，图8c是图8b的底部视图。该芯片结构是结合至引线框架部件62、64和66之后的。在图8a、8b和8c中，仅仅显示引线框架部件62、64和66至封装器件的环氧树脂模塑线。实际上，引线框架部件62、64和66延伸到SO-8环氧树脂体的外部，并且根据JEDEC标准形成，因此与图2中显示的类似。应该注意到，虽然仅仅显示了引线框架部件62、64和66，但在组装工艺期间引线框架部件保持贴附到引线框架载体(未示出)，同许多其它的用于其它的芯片组装件的引线框架部件一起。允许通过不同的组装台连续地处里多个芯片组装件。

在将芯片12、14和16一起层叠在引线框架上的制造工艺中，引线框架首先经过丝网印刷或分布工艺，其中焊膏选择性地沉积到引线框架部件的位置上，该位置需要放置两个二极管阵列芯片12和14。在引线框架部件62、64和66上沉积焊膏来使二极管阵列芯片12焊接到其上。同时，在引线框架部件62、64和66上沉积焊膏来使另一二极管阵列芯片14焊接到其上。

自动化设备然后选取相应的二极管阵列芯片12和14，并且将它们放置在引线框架部件62、64和66上具有丝网印刷的焊膏的位置上。引线框架部件62、64和66上的二极管阵列芯片12、14和16的位置显示在图8c中。二极管阵列芯片12和14每个都可以旋转180度(关于竖轴)，对结果没有影响，因为芯片12的接触46和48提供互换功能。接下来，将焊膏丝网印刷到二极管阵列芯片12和14的上部面积大的接触52和54。

该引线框架然后进行到另一个芯片选取台，在该处选取过压保护芯片16并且将其放置在两个二极管阵列芯片12和14的上面。当优选为单向工作器件时，过压保护芯片16的定位是重要的。如果使用双向工作器件来提供过压的保护，那么关于竖轴的芯片定位不是关键的。在过压保护芯片16层叠在两个并排二极管阵列芯片12和14上面之后，组装件进行到另一个丝网印刷台，在这里该过压保护芯片16的上部面积大的接触44在其上沉积焊膏。由于芯片16的上部接触44没有外部电性接触，多余的焊料有助于芯片组装件的散热。

对该过程作个替换，过压保护芯片16可以首先焊接到两个二极管阵列芯片12和14。然后在组装工艺中，被预先焊接在一起的芯片12、14和16的单个层叠的设置可以自动地被选取并且被放置在引线框架上用于随后的回流焊。

一旦按上面所述处理芯片组装件，该组装件在引线框架上通过回流焊工艺行进，在回流焊工艺中熔融焊膏并且将各自的表面焊接结合到一起。也就是说，将引线框架部件62、64和66焊接到两个二极管阵列芯片12和14各自的接触垫上。同时，将过压保护芯片16的底部接触40和42焊接到二极管阵列芯片12和14的上部接触52和54上。最后，回流沉积在过压保护芯片16的上部面积大的接触44上的焊膏。一旦将三个芯片12、14和16焊接在一起并焊接到引线框架部件62、64和66，组装件表现为如图8a中所示的样子。这是包括电性连接在一起并且没有使用结合导线或预制件的三个芯片的低轮廓组装件。该芯片组装件(没有引线框架)仅大约0.020英寸高，因此适合用于SO-8封装，如图2和9所示。如上记录，虽然SO-8封装使用在优选实施例中，然而也可使用其它的封装，包括QFN封装等等。

在回流焊工艺之后，引线框架和贴附在其上的芯片组装件经过去焊剂清洗，任何残留的焊剂将被移除。接下来，利用传统的电子元件模塑环氧树脂材料密封该芯片组装件和引线框架。密封体如图9中显示为参考标记68。使用的模塑形状对于制作SO-8封装是有效的。该芯片组装件的低轮廓特性使SO-8封装可被使用。一旦模塑成SO-8封装，该封装10的接触端子或引线从引线框架载体分离(singulate)出来，接触端子形成为图2所示的形状，并且将该器件10从引线框架载体移走。最后，在该封装10的接触端子38上电镀焊料组分。

注意到图8c，虽然使用八个接触端子，其与SO-8封装是一致的，但是更少的接触端子也是必需的。普遍使用六个接触端子提供至通信或其它类型线路的地和尖端和环形导体的连接。确实，当将两个尖端接触端子常规地连接至同一通信线路导体，并且两个环形接触端子常规地连接至同一通信线路环形导体时，仅三个不同的封装接触端子是必要的。单个接地接触端子也是必要的。然而，多个接触端子的使用使在过压保护器件30和32和二极管传导期间产生的热容易地扩散到封装10连接的印刷电路板上。

图10描述了二极管阵列70，其非常类似于图7a，除了芯片70包括位于芯片70相对侧的接触垫74和76之间的导电路径72。该P+半导体区72从芯片70的其它区隔离。然而，使用从芯片70的一侧到另一侧的导电路径，在图6所示的过压保护芯片16的接触垫43至引线框架部件之间提供连续性。换句话说，当图6中的芯片16层叠在图10中芯片70上面以便芯片16的接触垫43焊接到芯片70的接触垫74以及将接触垫76焊接到引线框架部件时，在过压保护芯片16的上部接触垫44和引线框架部件之间产生内部连接。如上记录，该连接在芯片内部，并且不使用结合导线或金属预制件制作。

上述内部接触路径的使用可用于许多其它类型的层叠集成电路芯片，以在底部芯片和引线框架之间提供连接。该内部导电路径也用于上部芯片和底部芯片，以经由底部芯片在上部芯片上表面和引线框架之间提供导电路径。

根据前述，公开一种技术，以及相应的器件，其在小型封装中不必用导线结合或预制件组合层叠的集成电路芯片。上部或底部芯片的至少之一具有平坦的并且适合于焊接至其它芯片的界面表面。所有I/O接触垫都位于底部芯片上，由此能够容易连接至引线框架。在这种方式中，电流从引线框架流到底部芯片，然后到达上部芯片并且回到底部芯片，在这里电流接着流到另一个引线框架部件。上部芯片不需要直接连接至引线框架，由此有助于连接和组装工艺。

虽然参照具体电路和半导体结构已经公开发明的优选和其它实施例，但是可以理解在不脱离由所附权利要求定义的本发明精神和范围下，由于工程选择的原因可以作出许多具体变化。

Claims (19)

1.一种层叠集成电路组装件，包括：

具有八个端子的引线框架，其中四个端子在所述层叠集成电路组装件的一侧上，四个端子在所述层叠集成电路组装件的相对侧上；

具有上部接触垫和排成一行的三个底部接触垫的第一二极管阵列集成电路，第二底部接触垫具有约两倍于第一底部接触垫和第三底部接触垫的表面面积；

所述第一底部接触垫连接至所述引线框架的第一端子，所述第二底部接触垫连接至所述引线框架的第二和第三端子，所述第三底部接触垫连接至所述引线框架的第四端子；

具有上部接触垫和排成一行的三个底部接触垫的第二二极管阵列集成电路，所述第二二极管阵列集成电路的第二底部接触垫具有约两倍于所述第二二极管阵列集成电路的第一底部接触垫和第三底部接触垫的表面面积；

所述第二二极管阵列集成电路的所述第一底部接触垫连接至所述引线框架的第五端子，所述第二二极管阵列集成电路的所述第二底部接触垫连接至所述引线框架的第六和第七端子，所述第二二极管阵列集成电路的所述第三底部接触垫连接至所述引线框架的第八端子；以及

位于所述第一和第二二极管阵列集成电路的至少一部分上的晶闸管集成电路，所述晶闸管集成电路具有两个底部接触垫，其直接结合至所述第一和第二二极管阵列集成电路的各自的上部接触垫，而不使用预制件或导线。

2.根据权利要求1的层叠集成电路组装件，其中所述第一二极管阵列集成电路和所述第二二极管阵列集成电路一起构成二极管桥。

3.根据权利要求1的层叠集成电路组装件，其中所述第三晶闸管集成电路包括至少一个过压保护器件。

4.根据权利要求1的层叠集成电路组装件，其中所述引线框架形成在SO-8封装或QFN封装之一中。

5.根据权利要求1的层叠集成电路组装件，所述第一和第二二极管阵列集成电路每个仅包括三个底部接触垫和单个上部接触垫。

6.根据权利要求5的层叠集成电路组装件，其中所述晶闸管集成电路仅包括两个底部接触垫。

7.根据权利要求5的层叠集成电路组装件，其中所述第一和第二二极管阵列集成电路的该单个上部接触垫基本上延伸过所述第一和第二二极管阵列集成电路的整个上表面。

8.根据权利要求7的层叠集成电路组装件，其中所述晶闸管集成电路的该底部接触垫每个具有基本与所述第一和第二二极管阵列集成电路每个的各自上部接触垫的面积相同的面积。

9.根据权利要求1的层叠集成电路组装件，其中所述第一和第二二极管阵列集成电路每个仅包括与该晶闸管集成电路接触的单个接触垫。

10.根据权利要求1的层叠集成电路组装件，其中所述引线框架构造为使所述第一和第五端子连接在一起，所述第二、第三、第六和第七端子连接在一起，以及所述第四和第八端子连接在一起。

11.根据权利要求1的层叠集成电路组装件，还包括：

与所述第一二极管阵列集成电路的第二接触垫关联的二极管，具有大约两倍于与所述第一二极管阵列集成电路的所述第一和第三接触垫关联的各自二极管的载流能力；以及

与所述第二二极管阵列集成电路的第二接触垫关联的二极管，具有大约两倍于与所述第二二极管阵列集成电路的所述第一和第三接触垫关联的各自二极管的载流能力。

12.根据权利要求1的层叠集成电路组装件，其中所述第一二极管阵列集成电路形成在P型衬底中，所述第二二极管阵列集成电路形成在N型衬底中。

13.一种层叠集成电路组装件，包括：

具有接触端子的引线框架结构；

具有多个二极管的第一二极管阵列集成电路，所述第一二极管阵列集成电路具有与所述二极管的各自阳极对应的底部接触垫，所述底部接触垫结合至各自引线框架接触端子，以及所述二极管的阴极连接至所述第二极管阵列集成电路的公共上部接触垫；

具有多个二极管的第二二极管阵列集成电路，所述第二二极管阵列集成电路具有与所述第二二极管阵列集成电路的所述二极管的各自阴极对应的底部接触垫，所述第二二极管阵列集成电路的所述底部接触垫结合至各自引线框架接触端子，以及所述第二二极管阵列集成电路的所述二极管的阳极连接至所述第二二极管阵列集成电路的公共上部接触垫；

所述第一和第二二极管阵列集成电路并排放置在所述引线框架结构上，所述第一和第二二极管阵列集成电路的该底部接触垫结合至所述引线框架结构；以及

叠置在所述第一和第二二极管阵列集成电路的至少一部分上的过压保护集成电路，所述过压保护集成电路具有直接结合至所述第一和第二二极管阵列集成电路的各自上部接触的底部接触垫。

14.根据权利要求13的层叠集成电路组装件，其中所述集成电路和接触垫布置为，流过该第一二极管阵列集成电路的电流流过过压保护集成电路，然后流过该第二二极管阵列集成电路。

15.根据权利要求13的层叠集成电路组装件，其中所述过压保护集成电路包括两个串联连接的过压保护器件。

16.根据权利要求15的层叠集成电路组装件，其中每个所述过压保护器件包括两端Sidactor器件。

17.根据权利要求13的层叠集成电路组装件，其中每个所述第一和第二二极管阵列集成电路包括三个二极管。

18.根据权利要求13的层叠集成电路组装件，其中将所述集成电路和所述引线框架结构封装在SO-8封装或QFN封装之一中。

19.一种层叠集成电路组装件，包括：

具有第一、第二和第三金属条的引线框架；

具有分别连接至所述引线框架的第一、第二和第三金属条的三个底部接触垫的第一集成电路，所述第一集成电路的整个上表面基本上包括上部接触垫；

具有基本上与所述第一集成电路相同布置的上部和底部接触垫的第二集成电路，所述第二集成电路的所述底部接触垫分别连接至所述引线框架的所述第一、第二和第三金属条，所述第一和第二集成电路并排布置在所述引线框架上；以及

具有两个伸长的底部接触垫的第三集成电路，每个底部接触垫大约与所述第一和第二集成电路的上部接触垫尺寸相同，所述第三集成电路的底部接触垫分别连接至所述第一和第二集成电路的上部接触垫，由此层叠布置不使用预制件或导线。

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