CN102315135A - 芯片封装及其制作工艺 - Google Patents

芯片封装及其制作工艺 Download PDF

Info

Publication number
CN102315135A
CN102315135A CN2010102294868A CN201010229486A CN102315135A CN 102315135 A CN102315135 A CN 102315135A CN 2010102294868 A CN2010102294868 A CN 2010102294868A CN 201010229486 A CN201010229486 A CN 201010229486A CN 102315135 A CN102315135 A CN 102315135A
Authority
CN
China
Prior art keywords
chip
fin
chip packaging
manufacture craft
electronic component
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2010102294868A
Other languages
English (en)
Other versions
CN102315135B (zh
Inventor
林泰宏
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Novatek Microelectronics Corp
Original Assignee
Novatek Microelectronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Novatek Microelectronics Corp filed Critical Novatek Microelectronics Corp
Priority to CN201010229486.8A priority Critical patent/CN102315135B/zh
Publication of CN102315135A publication Critical patent/CN102315135A/zh
Application granted granted Critical
Publication of CN102315135B publication Critical patent/CN102315135B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48257—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a die pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Abstract

本发明公开一种芯片封装及其制作工艺，其中芯片封装包括导线架、散热片、芯片以及封装胶体。导线架包括芯片座与多个引脚，其中芯片座具有相对的第一表面与第二表面。散热片具有相对的第三表面与第四表面，其中导线架经由芯片座的第二表面配置于散热片的第三表面上，而散热片的第四表面暴露在外。芯片配置于芯片座的第一表面上，且分别电连接芯片座与引脚。封装胶体包覆芯片、芯片座、散热片以及每一引脚的一部分。

Description

芯片封装及其制作工艺
技术领域
本发明涉及一种芯片封装及其制作工艺，且特别是涉及一种具有散热片的芯片封装及其制作工艺。
背景技术
半导体产业是近年来发展速度最快的高科技工业之一，随着电子技术的日新月异，高科技电子产业的相继问世，使得更人性化、功能更佳的电子产品不断地推陈出新，并朝向轻、薄、短、小的趋势设计。在半导体产业中，集成电路(integrated circuits，IC)的生产主要可分为三个阶段：集成电路的设计(IC design)、集成电路的制作(IC process)及集成电路的封装(IC package)。其中，封装的目的在于防止芯片受到外界温度、湿气的影响以及杂尘污染，并提供芯片与外部电路之间电连接的媒介。
.在半导体封装制作工艺当中，包含有许多种封装形态，其中四方扁平封装(quad flat package，QFP)具有多脚数、低矮外廓、良好电性以及低制作成本的特性，是一种广为使用的封装结构。一般而言，在四方扁平封装的制作工艺中，是先将芯片配置于具有多个引脚的导线架上，然后以打线接合(wirebonding)的方式使芯片通过导线电连接多个引脚，接着形成封装胶体以覆盖芯片、导线以及多个引脚的一部分。其中，芯片通过引脚进行接地、接电源以及接信号等功能，使芯片能与外部电路连接，而封装胶体保护芯片、导线以及部分引脚不受外界环境影响。随着四方扁平封装的普遍使用，如何改良此封装结构以使产品具有更好的竞争力为此领域所关注的课题之一。
发明内容
本发明的目的在于提供一种芯片封装制作工艺，使芯片、芯片座以及散热片之间具有良好的电连接。
本发明另一目的在于提供一种芯片封装，具有良好的散热能力。
为达上述目的，本发明提出一种芯片封装制作工艺。首先，提供导线架，导线架包括芯片座与多个引脚，且芯片座具有相对的第一表面与第二表面。然后，将导线架经由芯片座的第二表面配置于散热片的第三表面上，并电连接芯片座至散热片。接着，配置芯片于芯片座的第一表面上，并分别电连接芯片至芯片座与引脚。而后，形成封装胶体，以包覆芯片、芯片座、散热片以及每一引脚的一部分，且封装胶体暴露出散热片的第四表面，其中第四表面与第三表面相对。
在本发明的一实施例中，更包括接合散热片的第四表面至电子元件的接合区，并使芯片经由芯片座以及散热片而电连接至电子元件。
在本发明的一实施例中，接合散热片与电子元件的方法包括表面粘着技术。
在本发明的一实施例中，上述的电子元件的接合区具有至少一贯孔，以在散热片接合至电子元件之后对外暴露出散热片。
在本发明的一实施例中，上述的电子元件包括电路板、测试座或功能系统。
在本发明的一实施例中，上述的电路板具有多个阵列排列的焊垫位于接合区内。
在本发明的一实施例中，上述的电子元件与散热片的第四表面之间的最短距离介于0.05～0.15mm之间。
在本发明的一实施例中，上述的电子元件与散热片的第四表面接触。
在本发明的一实施例中，更包括形成导电层在芯片座与散热片之间。
在本发明的一实施例中，上述的导电层为接合胶材或导电胶带。
在本发明的一实施例中，上述的电连接芯片至芯片座与引脚的方法包括打线接合。
在本发明的一实施例中，上述的散热片具有中间区与围绕中间区的外围区，中间区为导电区且外围区为绝缘区，以及芯片座配置于中间区。
在本发明的一实施例中，上述的中间区为下凹区以及外围区为平板区，下凹区具有一深度，芯片座与引脚的顶部之间具有一高度差，且所述深度小于所述高度差。
在本发明的一实施例中，上述的下凹区的深度大于0且小于0.294mm。
在本发明的一实施例中，对中间区进行电镀制作工艺，以在中间区的表面上形成导电层。
在本发明的一实施例中，上述的导电层的材料包括铜。
在本发明的一实施例中，在导电层上形成抗氧化层。
在本发明的一实施例中，上述的抗氧化层的形成方法包括电解电镀或化学电镀。
在本发明的一实施例中，上述的抗氧化层的材料包括镍。
在本发明的一实施例中，还包括对外围区进行绝缘处理。
在本发明的一实施例中，上述的绝缘处理包括在外围区上贴附绝缘胶带。
在本发明的一实施例中，上述的绝缘处理包括对外围区进行选择性电镀或阳极处理。
在本发明的一实施例中，还包括在接合芯片座与散热片之前，进行下列步骤。首先，以遮蔽层遮蔽散热片的第三表面的中间区以及第四表面，且暴露散热片的其余表面。接着，对部分遮蔽的散热片进行绝缘处理，以于散热片的其余表面上形成绝缘层。然后，移除遮蔽层。
在本发明的一实施例中，上述的遮蔽层为胶带。
在本发明的一实施例中，上述的绝缘处理包括在其余表面上贴附绝缘胶带。
在本发明的一实施例中，上述的绝缘处理包括对其余表面进行选择性电镀或阳极处理。
在本发明的一实施例中，在移除遮蔽层后，对中间区与第四表面进行电镀制作工艺，以于中间区与第四表面上形成导电层。
在本发明的一实施例中，上述的导电层的材料包括铜。
在本发明的一实施例中，在导电层上形成抗氧化层。
在本发明的一实施例中，上述的抗氧化层的形成方法包括电解电镀或化学电镀。
在本发明的一实施例中，上述的抗氧化层的材料包括镍。
本发明另提出一种芯片封装，其包括导线架、散热片、芯片以及封装胶体。导线架包括芯片座与多个引脚，其中芯片座具有相对的第一表面与第二表面。散热片具有相对的第三表面与第四表面，其中导线架经由芯片座的第二表面配置于散热片的第三表面上，且散热片的第四表面暴露在外。芯片配置于芯片座的第一表面上，且分别电连接芯片座与引脚。封装胶体包覆芯片、芯片座、散热片以及每一引脚的一部分。
在本发明的一实施例中，还包括电子元件，电子元件的接合区与散热片的第四表面接合，使芯片经由芯片座以及散热片而电连接至电子元件。
在本发明的一实施例中，上述的散热片与电子元件通过表面粘着技术接合。
在本发明的一实施例中，上述的电子元件的接合区具有至少一贯孔，以在散热片接合至电子元件之后对外暴露出散热片。
在本发明的一实施例中，上述的电子元件包括电路板、测试座或功能系统。
在本发明的一实施例中，上述的电路板具有多个阵列排列的焊垫位于接合区内。
在本发明的一实施例中，上述的电子元件与散热片的第四表面之间的最短距离介于0.05～0.15mm之间。
在本发明的一实施例中，上述的电子元件与散热片的第四表面接触。
在本发明的一实施例中，上述的芯片座与散热片之间更包括导电层。
在本发明的一实施例中，上述的导电层为接合胶材或导电胶带。
在本发明的一实施例中，上述的散热片具有中间区与围绕中间区的外围区，中间区为导电区且外围区为绝缘区，以及芯片座配置于中间区。
在本发明的一实施例中，上述的中间区为下凹区以及外围区为平板区，下凹区具有一深度，芯片座与引脚的顶部之间具有一高度差，且所述深度小于所述高度差。
在本发明的一实施例中，上述的下凹区的深度大于0且小于0.294mm。
在本发明的一实施例中，上述的散热片的中间区与第四表面上配置有导电层。
在本发明的一实施例中，上述的导电层由电镀制作工艺所形成。
在本发明的一实施例中，上述的导电层的材料包括铜。
在本发明的一实施例中，上述的导电层上更配置有抗氧化层。
在本发明的一实施例中，上述的抗氧化层由电解电镀或化学电镀所形成。
在本发明的一实施例中，上述的抗氧化层的材料包括镍。
在本发明的一实施例中，上述的外围区上贴附有绝缘胶带。
在本发明的一实施例中，已对外围区进行选择性电镀或阳极处理。
在本发明的一实施例中，已对散热片的第三表面与第四表面以外的其余表面进行选择性电镀或阳极处理。
在本发明的一实施例中，上述的散热片的第三表面与第四表面以外的其余表面上贴附有绝缘胶带。
在本发明的一实施例中，上述的散热片包括第一部分以及第二部分，第一部分的中央部位镂空，而第二部分嵌入第一部分的镂空部位，芯片座与第二部分接合。
在本发明的一实施例中，上述的第一部分的材料包括铝。
在本发明的一实施例中，上述的第二部分的材料为可导电且可上锡的材料。
在本发明的一实施例中，上述的第二部分的材料包括铜。
在本发明的一实施例中，上述的第二部分的表面上配置有抗氧化层。
在本发明的一实施例中，上述的抗氧化层的形成方法包括电解电镀或化学电镀。
在本发明的一实施例中，上述的抗氧化层的材料包括镍。
在本发明的一实施例中，上述的第一部分的表面经绝缘处理。
在本发明的一实施例中，上述的绝缘处理包括于第一部分的表面上贴附绝缘胶带。
在本发明的一实施例中，上述的绝缘处理包括对第一部分的表面进行选择性电镀或阳极处理。
基于上述，本发明的芯片封装与芯片封装制作工艺中的芯片、导线架以及散热片之间具有良好的电连接且散热片的底面暴露在外。因此，芯片封装具有良好的散热能力，且芯片可以通过散热片的底面对外进行接地、接电源以及接信号等功能，有助于提高电路设计的多样性。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附的附图作详细说明如下。
附图说明
图1为本发明的第一实施例的一种芯片封装制作工艺的流程示意图；
图2A至图2D为本发明的第一实施例的一种芯片封装制作工艺的流程剖面示意图；
图3为本发明的第二实施例的一种芯片封装的剖面示意图；
图4为本发明的第二实施例的另一种芯片封装的剖面示意图；
图5为本发明的第三实施例的一种芯片封装的剖面示意图；
图6为本发明的第三实施例的一种电子元件的上视示意图；
图7A至图7C为本发明的第四实施例的一种散热片的处理流程图；
图8为本发明的第四实施例的一种芯片封装的剖面示意图；
图9为本发明的第五实施例的一种芯片封装的剖面示意图。
主要元件符号说明
10、10a、10b、10c、10d、10e：芯片封装
100：导线架
110：芯片座
112、114、122、124、125：表面
116：引脚
118、132：导电层
120、120a、120b、120c：散热片
126：中间区
128：外围区
130：芯片
134：焊线
136：封装胶体
140：电子元件
142：接合区
144：贯孔
146：焊垫
150：锡胶
170、172：部分
170a：镂空部位
180：遮蔽层
182：绝缘层
184：导电层
186：抗氧化导电层
A：距离
S100～S106：步骤
具体实施方式
[第一实施例]
图1绘示为依照本发明的第一实施例的一种芯片封装制作工艺的流程示意图。图2A至图2D绘示为依照本发明的第一实施例的一种芯片封装制作工艺的流程剖面示意图。
请同时参照图1与图2A，首先，进行步骤S100，提供导线架100，导线架100包括芯片座110与多个引脚116，且芯片座110具有相对的第一表面112与第二表面114。在本实施例中，多个引脚116是环绕于芯片座110外侧。
请同时参照图1与图2B，然后，进行步骤S102，将导线架100经由芯片座110的第二表面114配置于散热片120的第三表面122上，并电连接芯片座110至散热片120。如图2B所示，散热片120具有相对的第三表面122与第四表面124。在本实施例中，散热片120的材料例如是铝或铝合金，芯片座110例如是通过导电胶带或接合胶材等导电层118与散热片120接合。当然，在另一实施例中，芯片座110也可以直接与散热片120接触而通过物理性力量相互接合(未绘示)。
请同时参照图1与图2C，接着，进行步骤S104，配置芯片130于芯片座110的第一表面112上，并分别电连接芯片130至芯片座110与引脚116。在本实施例中，芯片130例如是通过导电胶带或接合胶材等导电层132而固定于芯片座110上，且芯片130例如是以打线接合方式通过多条焊线134电连接至芯片座110与引脚116。
请同时参照图1与图2D，而后，进行步骤S106，形成封装胶体136，以包覆芯片130、芯片座110、散热片120以及每一引脚116的一部分，且封装胶体136暴露出散热片120的第四表面124。在完成步骤S106后，能形成如图2D所示的芯片封装10。
请继续参照图2D，在本实施例中，芯片封装10包括导线架100、散热片120、芯片130以及封装胶体136。导线架100包括芯片座110与多个引脚116，其中芯片座110具有相对的第一表面112与第二表面114。散热片120具有相对的第三表面122与第四表面124，其中导线架100经由芯片座110的第二表面112配置于散热片120的第三表面122上，且散热片120的第四表面124暴露在外。芯片130配置于芯片座110的第一表面112上，且分别电连接芯片座110与引脚116。封装胶体136包覆芯片130、芯片座110、散热片120以及每一引脚116的一部分。此外，以散热片120的结构来看，可以将散热片120与芯片座110接触的部分称为中间区，而其余围绕中间区的部分称为外围区，其中中间区例如是导电区、外围区例如是绝缘区。如此一来，芯片130、导线架100以及散热片120之间具有良好的电连接，其间电阻例如是小于10毫欧姆，且芯片封装10可通过散热片120的第四表面124进行散热而具有良好的散热能力。
在本实施例中，芯片130、导线架100以及散热片120之间具有良好的电连接且散热片120的第四表面124暴露在外。因此，芯片封装10具有良好的散热能力且芯片130可以通过散热片120的第四表面124进行接地、接电源或者是接信号。举例来说，芯片130可通过散热片120的第四表面124进行约80％～100％的接地输出，如此一来，原先用于接地、接电源以及接信号等功能的引脚116就能被用来提供其他额外的功能。此外，芯片可以通过散热片的底面电连接至其他电子元件且与电子元件之间具有良好的电连接。因此，芯片封装具有良好的散热能力且能提供额外的功能特性，又有利于芯片与其他电子元件整合，因而应用此芯片封装的产品具有较佳的竞争力。
[第二实施例]
图3绘示为依照本发明的第二实施例的一种芯片封装的剖面示意图。图4绘示为依照本发明的第二实施例的另一种芯片封装的剖面示意图。在本实施例中，芯片封装10a、10b的结构与制作工艺皆与第一实施例中所述的芯片封装10相似，以下仅针对其主要不同处说明。
请参照图3，在本实施例中，散热片120a例如是具有中间区126与围绕中间区126的外围区128，其中中间区126为导电区、外围区128为绝缘区，以及芯片座110配置于中间区126。在本实施例中，中间区126例如是具有深度D的下凹区，而外围区128例如是平板区。特别注意的是，在芯片封装10a中，芯片座110与引脚116的顶部之间具有高度差H，因此较佳是将中间区126的深度D设计成小于高度差H，以避免引脚116的顶部接触散热片120a的外围区128，在本实施例中，中间区126的深度D例如是大于0且小于0.29mm。再者，在本实施例中，芯片座110配置于下凹的中间区126中，可以避免散热片120a与芯片座110之间因为热膨胀或其他制作工艺因素而发生错位偏移，确保散热片120a与芯片座110紧密结合，并可降低散热片120a与芯片座110之间的接触电阻值。此外，在封装胶体136的成形步骤中，所注入的封装胶体可能会因为导线架100与散热片120a之间的间隙过大而发生侧倾，使得封装胶体136有注入不均的问题，然而，在本实施例中，将芯片座110配置于散热片120a的中间区126能大幅缩减导线架100与散热片120a之间的间隙，因而能避免上述问题的发生。再者，在本实施例中，是以散热片120a直接与芯片座110接触而通过物理性力量相互接合为例，但在另一实施例中，如图4所示，散热片120a也可以通过如第一实施例中所述的导电层118与芯片座110接合。
在本实施例中，散热片120a的中间区126能提升散热片120a与芯片座110之间的接合可靠度，且有利于封装胶体136的注入。如此一来，能确保芯片130、芯片座110以及散热片120a之间的电连接效果以及提高芯片封装10a、10b的散热能力，使应用此芯片封装10a、10b的产品能具有更佳的竞等力。
[第三实施例]
图5绘示为依照本发明的第三实施例的一种芯片封装的剖面示意图。图6绘示为依照本发明的第三实施例的一种电子元件的上视示意图。本实施例的芯片封装10c的制造流程与第二实施例所述的芯片封装10a的制作工艺相似，其主要不同处在于芯片封装10c中的散热片120a进一步与电子元件140接合，接下来仅针对其不同处进行说明。
请参照图5，在本实施例中，将散热片120a的第四表面124接合至电子元件140的接合区142，使芯片130经由芯片座110以及散热片120a而电连接至电子元件140。散热片120a例如是通过表面粘着技术(Surface MountTechnology，SMT)接合至电子元件140的接合区142，因此散热片120a的第四表面124与电子元件140的接合区142之间例如是配置有锡胶150。特别注意的是，在本实施例中，电子元件140例如是电路板或功能系统，因此将电子元件140与散热片120a的第四表面124之间的最短距离A控制在0.05～0.15mm之间，使电子元件140与散热片120a能够贴近且贴合。但在另一实施例中(未绘示)，当电子元件140为测试座或其他元件时，电子元件140例如是与散热片120a的第四表面124接触。
请参照图6，在本实施例中，电子元件140的接合区142具有至少一贯孔144，其在散热片120a接合至电子元件140之后对外暴露出散热片120a。贯孔144能够增加电子元件140对地的接合性以及提升散热片120a的散热途径与散热效益。此外，在进行重工时，能直接通过贯孔144对芯片封装10c进行拆卸，以避免损坏芯片封装10c的结构且提升重工效率。
请继续参照图6，在本实施例中，电子元件140的接合区142内更具有多个阵列排列的焊垫146，例如是3×3、4×4或其他阵列数目的焊垫。阵列排列的焊垫146使电子元件140用来与散热片120a接合的接点能平均分散，且有利于散热片120a与电子元件140之间的锡胶150分布，以提升散热片120a与电子元件140的接合可靠度且确保两者之间的电连接效果。此外，以重工观点来看，由于散热片120a与电子元件140之间是以面积较小的焊垫146接合，因此较易且能在较低的温度下分离散热片120a与电子元件140，进而提升重工效率且避免拆卸温度对芯片封装结构可能造成的损坏。当然，虽然在本实施例中是以具有图6所绘示的结构的电子元件140为例，但本发明未对电子元件加以限制，也就是散热片可以与任何电子元件电连接。
在本实施例中，芯片、导线架以及散热片之间具有良好的电连接与散热能力。因此，芯片能通过散热片的底部与电子元件达到良好的电连接。也就是说，芯片易于与电子元件整合而提供其他功能，使应用此芯片封装的产品具有较佳的竞争力。
为了进一步提升散热片与芯片座之间以及散热片与电子元件之间的电连接与散热能力，在接合芯片座与散热片之前可以对散热片的表面进行处理，此表面处理步骤将详述于第四实施例中。
[第四实施例]
图7A至图7C绘示为依照本发明的第四实施例的一种散热片的处理流程图。图8绘示为依照本发明的第四实施例的一种芯片封装的剖面示意图。
请参照图8，本实施例的芯片封装10d的制造流程与第三实施例所述的芯片封装10c的制造流程相似，其主要不同处在于在将导线架100配置于散热片120b的第三表面122上之前，对散热片120b进行下列步骤。
请参照图7A，首先，以遮蔽层180遮蔽散热片120b的中间区126与第四表面124，且暴露出散热片120b的其余表面125。此处的其余表面125也就是未被遮蔽层180遮蔽的表面，其包括外围区128。在本实施例中，散热片120b的材料例如是铝或铝合金，遮蔽层180例如是胶带。特别一提的是，虽然在本实施例中是以对中间区126为下凹区的散热片120b进行处理为例，但本实施例所述的处理流程也适用本发明的其他散热片，诸如第一实施例中所述的散热片120。
请参照图7B，接着，对散热片120b的其余表面125进行绝缘处理，以于其余表面125(包括外围区128)上形成绝缘层182。在本实施例中，例如是将材料为铝的散热片120b放置在电解液中进行阳极处理，因而所形成的绝缘层182例如是氧化铝。在另一实施例中，绝缘处理也可以是在其余表面125上贴附绝缘胶带或者是对其余表面125进行选择性电镀。
而后，移除遮蔽层180并对散热片120b进行清洗。在一实施例中，对散热片的处理可以仅执行图7A与图7B的步骤。在本实施中，则进一步对散热片进行图7C所述的处理流程。
请参照图7C，然后，通过电镀等方式在散热片120b的中间区126与第四表面124上依序形成导电层184与抗氧化导电层186。其中，导电层184具有可导电与可上锡的特性，因此导电层184有利于第四表面124在封装完成后与导线架100进行纯锡或锡铋电镀以及进行表面粘着技术(SMT)上锡等步骤，而抗氧化导电层186作为防止导电层184在后续封装过程中受到氧化的抗氧化层。在本实施例中，导电层184的材料例如是铜、抗氧化导电层186的材料例如是可以防止铜氧化的镍，其中抗氧化导电层186的形成方法例如是电解电镀或化学电镀。当然，虽然在本实施例中是以在散热片120b的第三表面122与第四表面124上依序形成导电层184与抗氧化导电层186为例，但在其他实施例中，也可以仅在第三表面122与第四表面124上形成导电层184或抗氧化导电层186。
请参照图8，在形成图7C所示的散热片120b后，再将散热片120b与导线架100以及电子元件140接合，以形成芯片封装10d。在此芯片封装10d中，导电层184能够确保散热片120b与芯片座110以及散热片120b与电子元件140之间的电连接效果，且导电层184有利于第四表面124在封装完成后与导线架100进行纯锡或锡铋电镀以及进行表面粘着技术(SMT)上锡等步骤，而抗氧化导电层186防止导电层184在后续封装过程中受到氧化。绝缘层182能够避免散热片120b与引脚116接触而产生漏电或电位短路等问题，因此散热片120b与芯片座110以及散热片120b与电子元件140之间能有良好的电连接，使芯片130能与电子元件140整合而提供其他功能，因而应用此芯片封装10d的产品具有较佳的竞争力。
[第五实施例]
图9绘示为依照本发明的第五实施例的一种芯片封装的剖面示意图。在本实施例中，芯片封装10e的构件与第三实施例中所述的芯片封装10c相似，其不同之处仅在于散热片120c的结构。
在本实施例中，散热片120c包括第一部分170以及第二部分172，其中第一部分170中央为镂空部位170a，而第二部分172嵌入第一部分170的镂空部位170a，使芯片座110以及电子元件140分别与第二部分172的表面122、124接合。其中，第一部分170的材料例如是铝。第二部分172的材料例如是可导电且可上锡的材料，例如是铜。在本实施例中，将第二部分172嵌入第一部分170后，例如是对第一部分170的暴露在外的表面进行绝缘处理，以形成绝缘层182。绝缘处理可以是在第一部分170的表面上贴附绝缘胶带或者是对第一部分170的表面进行选择性电镀或阳极处理。绝缘层182的材料例如是氧化铝。此外，在本实施例中，例如是对第二部分172的暴露在外的表面122、124进行电解电镀或化学电镀，以在表面122、124上形成抗氧化导电层186。抗氧化导电层186的材料例如是镍。
在本实施例中，第二部分172具有可导电与可上锡的特性，因此第二部分172有利于第四表面124在封装完成后与导线架100进行纯锡或锡铋电镀以及进行表面粘着技术(SMT)上锡等步骤。第二部分172的表面122、124上的抗氧化导电层186则可以防止第二部分172在后续封装过程中受到氧化。绝缘层182能避免散热片120c与引脚116接触而产生漏电或电位短路等问题。如此一来，散热片120c与芯片座110以及散热片120c与电子元件140之间能有良好的电连接，使芯片130能与电子元件140整合而提供其他功能，因而应用此芯片封装10e的产品具有较佳的竞争力。
特别一提的是，在第四实施例与第五实施例中，是以芯片封装10d、10e包括电子元件140为例，但芯片封装10d、10e也可以不包括电子元件140，也就是散热片120b、120c的第四表面124直接暴露在外。
综上所述，本发明的芯片封装与芯片封装制作工艺中的芯片、导线架以及散热片之间具有良好的电连接且散热片的底面暴露在外。因此，芯片封装具有良好的散热能力，且芯片可以通过散热片的底面对外进行接地、接电源以及接信号等功能。如此一来，原先用于接地、接电源以及接信号等功能的引脚能被用来提供其他额外的功能，有助于提高电路设计的多样性。此外，芯片可以通过散热片的底面电连接至其他电子元件且与电子元件之间具有良好的电连接。换言之，本发明提出的芯片封装具有良好的散热能力且能提供额外的功能特性，又有利于芯片与其他电子元件整合，因而应用此芯片封装的产品具有较佳的竞争力。
虽然结合以上实施例揭露了本发明，然而其并非用以限定本发明，任何所属技术领域中熟悉此技术者，在不脱离本发明的精神和范围内，可作些许的更动与润饰，故本发明的保护范围应以附上的权利要求所界定的为准。

Claims (64)

1.一种芯片封装制作工艺，包括：
提供一导线架，该导线架包括一芯片座与多个引脚，且该芯片座具有相对的一第一表面与一第二表面；
将该导线架经由该芯片座的该第二表面配置于一散热片的一第三表面上，并电连接该芯片座至该散热片；
配置一芯片在该芯片座的该第一表面上，并分别电连接该芯片至该芯片座与该些引脚；以及
形成一封装胶体，以包覆该芯片、该芯片座、该散热片以及每一引脚的一部分，且该封装胶体暴露出该散热片的一第四表面，其中该第四表面与该第三表面相对。
2.如权利要求1所述的芯片封装制作工艺，还包括接合该散热片的该第四表面至一电子元件的一接合区，并使该芯片经由该芯片座以及该散热片而电连接至该电子元件。
3.如权利要求2所述的芯片封装制作工艺，其中接合该散热片与该电子元件的方法包括表面粘着技术。
4.如权利要求2所述的芯片封装制作工艺，其中该电子元件的该接合区具有至少一贯孔，以在该散热片接合至该电子元件之后对外暴露出该散热片。
5.如权利要求2所述的芯片封装制作工艺，其中该电子元件包括电路板、测试座或功能系统。
6.如权利要求5所述的芯片封装制作工艺，其中该电路板具有多个阵列排列的焊垫位于该接合区内。
7.如权利要求2所述的芯片封装制作工艺，其中该电子元件与该散热片的该第四表面之间的最短距离介于0.05～0.15mm之间。
8.如权利要求2所述的芯片封装制作工艺，其中该电子元件与该散热片的该第四表面接触。
9.如权利要求1所述的芯片封装制作工艺，还包括形成一导电层于该芯片座与该散热片之间。
10.如权利要求9所述的芯片封装制作工艺，其中该导电层为接合胶材或导电胶带。
11.如权利要求1所述的芯片封装制作工艺，其中电连接该芯片至该芯片座与该些引脚的方法包括打线接合。
12.如权利要求1所述的芯片封装制作工艺，其中该散热片具有中间区与围绕该中间区的外围区，该中间区为导电区且该外围区为绝缘区，以及该芯片座配置于该中间区。
13.如权利要求12所述的芯片封装制作工艺，其中该中间区为一下凹区以及该外围区为一平板区，该下凹区具有一深度，该芯片座与该些引脚的顶部之间具有一高度差，且该深度小于该高度差。
14.如权利要求13所述的芯片封装制作工艺，其中该下凹区的该深度大于0且小于0.294mm。
15.如权利要求12所述的芯片封装制作工艺，还包括对该中间区进行电镀制作工艺，以在该中间区的表面上形成一导电层。
16.如权利要求15所述的芯片封装制作工艺，其中该导电层的材料包括铜。
17.如权利要求15所述的芯片封装制作工艺，还包括在该导电层上形成一抗氧化层。
18.如权利要求17所述的芯片封装制作工艺，其中该抗氧化层的形成方法包括电解电镀或化学电镀。
19.如权利要求17所述的芯片封装制作工艺，其中该抗氧化层的材料包括镍。
20.如权利要求12所述的芯片封装制作工艺，还包括对该外围区进行绝缘处理。
21.如权利要求20所述的芯片封装制作工艺，其中该绝缘处理包括在该外围区上贴附绝缘胶带。
22.如权利要求20所述的芯片封装制作工艺，其中该绝缘处理包括对该外围区进行选择性电镀或阳极处理。
23.如权利要求1所述的芯片封装制作工艺，还包括在接合该芯片座与该散热片之前，进行下列步骤：
以一遮蔽层遮蔽该散热片的该第三表面的一中间区以及该第四表面，且暴露该散热片的其余表面；
对部分遮蔽的该散热片进行一绝缘处理，以于该散热片的其余表面上形成一绝缘层；以及
移除该遮蔽层。
24.如权利要求23所述的芯片封装制作工艺，其中该遮蔽层为胶带。
25.如权利要求23所述的芯片封装制作工艺，其中该绝缘处理包括在该其余表面上贴附绝缘胶带。
26.如权利要求23所述的芯片封装制作工艺，其中该绝缘处理包括对该其余表面进行选择性电镀或阳极处理。
27.如权利要求23所述的芯片封装制作工艺，还包括在移除该遮蔽层后，对该中间区与该第四表面进行电镀制作工艺，以在该中间区与该第四表面上形成一导电层。
28.如权利要求27所述的芯片封装制作工艺，其中该导电层的材料包括铜。
29.如权利要求27所述的芯片封装制作工艺，还包括在该导电层上形成一抗氧化层。
30.如权利要求29所述的芯片封装制作工艺，其中该抗氧化层的形成方法包括电解电镀或化学电镀。
31.如权利要求29所述的芯片封装制作工艺，其中该抗氧化层的材料包括镍。
32.一种芯片封装，包括：
导线架，包括芯片座与多个引脚，其中该芯片座具有相对的第一表面与第二表面；
散热片，具有相对的第三表面与第四表面，其中该导线架经由该芯片座的该第二表面配置于该散热片的该第三表面上，且该散热片的该第四表面暴露在外；
芯片，配置于该芯片座的该第一表面上，且分别电连接该芯片座与该些引脚；以及
封装胶体，包覆该芯片、该芯片座、该散热片以及每一引脚的一部分。
33.如权利要求32所述的芯片封装，还包括电子元件，该电子元件的一接合区与该散热片的该第四表面接合，使该芯片经由该芯片座以及该散热片而电连接至该电子元件。
34.如权利要求33所述的芯片封装，其中该散热片与该电子元件通过表面粘着技术接合。
35.如权利要求33所述的芯片封装，其中该电子元件的该接合区具有至少一贯孔，以在该散热片接合至该电子元件之后对外暴露出该散热片。
36.如权利要求33所述的芯片封装，其中该电子元件包括电路板、测试座或功能系统。
37.如权利要求36所述的芯片封装，其中该电路板具有多个阵列排列的焊垫位于该接合区内。
38.如权利要求33所述的芯片封装，其中该电子元件与该散热片的第四表面之间的最短距离介于0.05～0.15mm之间。
39.如权利要求33所述的芯片封装，其中该电子元件与该散热片的该第四表面接触。
40.如权利要求32所述的芯片封装，其中该芯片座与该散热片之间还包括一导电层。
41.如权利要求40所述的芯片封装，其中该导电层为接合胶材或导电胶带。
42.如权利要求32所述的芯片封装，其中该散热片具有中间区与围绕该中间区的外围区，该中间区为导电区且该外围区为绝缘区，以及该芯片座配置于该中间区。
43.如权利要求42所述的芯片封装，其中该中间区为一下凹区以及该外围区为一平板区，该下凹区具有一深度，该芯片座与该些引脚的顶部之间具有一高度差，且该深度小于该高度差。
44.如权利要求43所述的芯片封装，其中该下凹区的该深度大于0且小于0.294mm。
45.如权利要求42所述的芯片封装，其中该散热片的该中间区与该第四表面上配置有一导电层。
46.如权利要求45所述的芯片封装，其中该导电层由电镀制作工艺所形成。
47.如权利要求45所述的芯片封装，其中该导电层的材料包括铜。
48.如权利要求45所述的芯片封装，其中该导电层上还配置有一抗氧化层。
49.如权利要求48所述的芯片封装，其中该抗氧化层由电解电镀或化学电镀所形成。
50.如权利要求48所述的芯片封装，其中该抗氧化层的材料包括镍。
51.如权利要求42所述的芯片封装，其中该外围区上贴附有绝缘胶带。
52.如权利要求42所述的芯片封装，其中已对该外围区进行选择性电镀或阳极处理。
53.如权利要求32所述的芯片封装，其中已对该散热片的该第三表面与该第四表面以外的其余表面进行选择性电镀或阳极处理。
54.如权利要求32所述的芯片封装，其中该散热片的该第三表面与该第四表面以外的其余表面上贴附有绝缘胶带。
55.如权利要求32所述的芯片封装，其中该散热片包括一第一部分以及一第二部分，该第一部分的中央部位镂空，而该第二部分嵌入该第一部分的镂空部位，该芯片座与该第二部分接合。
56.如权利要求55所述的芯片封装，其中该第一部分的材料包括铝。
57.如权利要求55所述的芯片封装，其中该第二部分的材料为可导电且可上锡的材料。
58.如权利要求55所述的芯片封装，其中该第二部分的材料包括铜。
59.如权利要求55所述的芯片封装，其中该第二部分的表面上配置有一抗氧化层。
60.如权利要求59所述的芯片封装，其中该抗氧化层的形成方法包括电解电镀或化学电镀。
61.如权利要求59所述的芯片封装，其中该抗氧化层的材料包括镍。
62.如权利要求55所述的芯片封装，其中该第一部分的表面经绝缘处理。
63.如权利要求62所述的芯片封装，其中该绝缘处理包括在该第一部分的表面上贴附绝缘胶带。
64.如权利要求62所述的芯片封装，其中该绝缘处理包括对该第一部分的表面进行选择性电镀或阳极处理。
CN201010229486.8A 2010-07-09 2010-07-09 芯片封装及其制作工艺 Expired - Fee Related CN102315135B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201010229486.8A CN102315135B (zh) 2010-07-09 2010-07-09 芯片封装及其制作工艺

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201010229486.8A CN102315135B (zh) 2010-07-09 2010-07-09 芯片封装及其制作工艺

Publications (2)

Publication Number Publication Date
CN102315135A true CN102315135A (zh) 2012-01-11
CN102315135B CN102315135B (zh) 2014-08-20

Family

ID=45428167

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201010229486.8A Expired - Fee Related CN102315135B (zh) 2010-07-09 2010-07-09 芯片封装及其制作工艺

Country Status (1)

Country Link
CN (1) CN102315135B (zh)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103400826A (zh) * 2013-06-21 2013-11-20 三星半导体(中国)研究开发有限公司 半导体封装及其制造方法
CN104654222A (zh) * 2015-01-30 2015-05-27 安徽绿龙光电科技有限公司 一种具有防水防尘功能的led灯板
CN104756249A (zh) * 2013-02-05 2015-07-01 松下知识产权经营株式会社 半导体装置及其制造方法
CN104882427A (zh) * 2014-02-27 2015-09-02 西安永电电气有限责任公司 一种塑封式ipm模块电气连接结构
CN106920781A (zh) * 2015-12-28 2017-07-04 意法半导体有限公司 半导体封装体和用于形成半导体封装体的方法
CN107210289A (zh) * 2015-02-04 2017-09-26 三菱电机株式会社 半导体器件

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5105259A (en) * 1990-09-28 1992-04-14 Motorola, Inc. Thermally enhanced semiconductor device utilizing a vacuum to ultimately enhance thermal dissipation
US5666003A (en) * 1994-10-24 1997-09-09 Rohm Co. Ltd. Packaged semiconductor device incorporating heat sink plate
US20080043444A1 (en) * 2004-04-27 2008-02-21 Kyocera Corporation Wiring Board for Light-Emitting Element
CN101211881A (zh) * 2006-12-28 2008-07-02 中芯国际集成电路制造(上海)有限公司 半导体芯片封装结构及封装方法
CN201204214Y (zh) * 2008-07-11 2009-03-04 东莞勤上光电股份有限公司 芯片型led
CN101894811A (zh) * 2009-05-22 2010-11-24 日月光半导体制造股份有限公司 具有散热块外露的四面扁平封装结构、电子组装体与制程

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5105259A (en) * 1990-09-28 1992-04-14 Motorola, Inc. Thermally enhanced semiconductor device utilizing a vacuum to ultimately enhance thermal dissipation
US5666003A (en) * 1994-10-24 1997-09-09 Rohm Co. Ltd. Packaged semiconductor device incorporating heat sink plate
US20080043444A1 (en) * 2004-04-27 2008-02-21 Kyocera Corporation Wiring Board for Light-Emitting Element
CN101211881A (zh) * 2006-12-28 2008-07-02 中芯国际集成电路制造(上海)有限公司 半导体芯片封装结构及封装方法
CN201204214Y (zh) * 2008-07-11 2009-03-04 东莞勤上光电股份有限公司 芯片型led
CN101894811A (zh) * 2009-05-22 2010-11-24 日月光半导体制造股份有限公司 具有散热块外露的四面扁平封装结构、电子组装体与制程

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104756249A (zh) * 2013-02-05 2015-07-01 松下知识产权经营株式会社 半导体装置及其制造方法
US9640460B2 (en) 2013-02-05 2017-05-02 Panasonic Intellectual Property Management Co., Ltd. Semiconductor device with a heat-dissipating plate
CN104756249B (zh) * 2013-02-05 2018-01-19 松下知识产权经营株式会社 半导体装置及其制造方法
CN103400826A (zh) * 2013-06-21 2013-11-20 三星半导体(中国)研究开发有限公司 半导体封装及其制造方法
CN104882427A (zh) * 2014-02-27 2015-09-02 西安永电电气有限责任公司 一种塑封式ipm模块电气连接结构
CN104882427B (zh) * 2014-02-27 2017-10-27 西安永电电气有限责任公司 一种塑封式ipm模块电气连接结构
CN104654222A (zh) * 2015-01-30 2015-05-27 安徽绿龙光电科技有限公司 一种具有防水防尘功能的led灯板
CN107210289A (zh) * 2015-02-04 2017-09-26 三菱电机株式会社 半导体器件
CN106920781A (zh) * 2015-12-28 2017-07-04 意法半导体有限公司 半导体封装体和用于形成半导体封装体的方法

Also Published As

Publication number Publication date
CN102315135B (zh) 2014-08-20

Similar Documents

Publication Publication Date Title
CN101252096B (zh) 芯片封装结构以及其制作方法
US8975120B2 (en) Method of manufacturing semiconductor device
CN102446779B (zh) 半导体器件的制造方法
US8451621B2 (en) Semiconductor component and method of manufacture
US7374969B2 (en) Semiconductor package with conductive molding compound and manufacturing method thereof
US20020064905A1 (en) Wire bonding method and semiconductor package manufactured using the same
CN102315135B (zh) 芯片封装及其制作工艺
US6242283B1 (en) Wafer level packaging process of semiconductor
US20170325333A1 (en) Circuit module such as a high-density lead frame array power module, and method of making same
CN101013688A (zh) 电子电路模块及其制造方法
US20120306064A1 (en) Chip package
CN102270619B (zh) 用于电子封装组件的焊盘配置
CN205282448U (zh) 表面安装类型半导体器件
US20100295160A1 (en) Quad flat package structure having exposed heat sink, electronic assembly and manufacturing methods thereof
CN101419957B (zh) 半导体器件及其制造方法
US7768104B2 (en) Apparatus and method for series connection of two die or chips in single electronics package
CN101131978A (zh) 集成电路封装构造及其使用的多层导线架
CN102646645B (zh) 封装结构及其制造方法
CN101866889B (zh) 无基板芯片封装及其制造方法
US7667303B2 (en) Multi-chip package
CN1604310A (zh) 半导体装置及其制造方法
CN108650788A (zh) 一种电路模组及终端设备
CN204927275U (zh) 一种低成本的硅基模块的封装结构
US7015585B2 (en) Packaged integrated circuit having wire bonds and method therefor
CN102412241B (zh) 半导体芯片封装件及其制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20140820

Termination date: 20170709