KR20150083781A - 소형화된 smd 다이오드 패키지 및 이를 생산하기 위한 공정 - Google Patents

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KR20150083781A
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electrode
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칭-혼 리엔
싱-시앙 후앙
싱-짜이 후앙
홍-종 수
이-웨이 첸
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에스에프아이 일렉트로닉스 테크날러지 인코어퍼레이티드
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    • H01L2224/29338—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29339—Silver [Ag] as principal constituent
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    • H01L2224/29338—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29344—Gold [Au] as principal constituent
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    • H01L2224/29338—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29347—Copper [Cu] as principal constituent
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    • H01L2224/29338—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29355—Nickel [Ni] as principal constituent
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    • H01L2224/29363—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/29364—Palladium [Pd] as principal constituent
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    • H01L2224/29299—Base material
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    • H01L2224/29363—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/29369—Platinum [Pt] as principal constituent
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    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32153—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate
    • H01L2224/32155—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being non-metallic, e.g. being an insulating substrate with or without metallisation
    • H01L2224/32168—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being non-metallic, e.g. being an insulating substrate with or without metallisation the layer connector connecting to a bonding area protruding from the surface of the item
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    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/32227—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the layer connector connecting to a bond pad of the item
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    • H01L2224/331—Disposition
    • H01L2224/3318—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/33181—On opposite sides of the body
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    • H01L2224/83191—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on the semiconductor or solid-state body
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83801—Soldering or alloying
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H01L2224/83851—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester being an anisotropic conductive adhesive
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    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
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    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/27—Manufacturing methods
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    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
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    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
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    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
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Abstract

소형화된 SMD 다이오드 패키지는 그의 하부면이 양 전극과 음 전극을 가지는 다이오드 칩을 사용하는 것, 패키징 중에 종래의 리드 프레임 대신에 회로 기판을 사용하는 것, 및 칩 본딩을 실행하기 위해 전하-결합 장치(CCD) 영상 정합 기술을 사용하는 것을 포함하며; 소형화된 SMD 다이오드 패키지를 생산하기 위한 공정에서 얻어지는 이점들은 생산 공정을 단순화하고 제조 비용을 감소시키는 것, 종래에 사용된 리드 프레임 대신에 회로 기판을 사용함으로 인해 소형화된 SMD 다이오드 패키지의 생산의 정확성과 정밀성을 개선하는 것, 및 생산된 소형화된 SMD 다이오드 패키지가 왜곡 또는 결함이 없이 우수한 다이오드 특성들을 가지도록 보장하는 것을 포함한다.

Description

소형화된 SMD 다이오드 패키지 및 이를 생산하기 위한 공정{MINIATURIZED SMD DIODE PACKAGE AND PROCESS FOR PRODUCING THE SAME}
본 발명은 표면 실장 장치(surface-mount device, SMD) 다이오드 패키지들에 관한 것이며, 더 구체적으로는, 종래의 리드 프레임 대신에 사용된 회로 기판을 가지는 소형화된 SMD 다이오드 패키지, 및 이를 생산하기 위한 공정에 관한 것이다.
IC 또는 반도체 패키지들(또는 IC 소자들로 불림)을 제조하기 위한 주어진 공정에서, 에폭시 수지의 패키지를 실행하고 IC 소자들로서 형성되기 전에 IC 또는 반도체 다이들(또는 IC 칩들로 불림)을 유지하고 추가로 IC 칩들과 전기적 연결을 하기 위해 리드 프레임들이 통상적으로 사용된다.
패키징된 후의 리드 프레임은 IC 소자들에 대한 내측 전극으로서 작용하고 동일한 IC 소자들에 대한 외측 전극들로서 작용되도록 외측에 노출된 핀들(또는 접촉 포인트들)을 추가로 가진다. 그러므로, IC 소자는 소위 리드 프레임으로부터 형성된 외측 전극들을 통해 인쇄 회로 기판(PCB)에 연결될 수 있으며, IC 칩들로부터 PCB로, 그리고 그 반대 방향으로 작동 가능한 기능들을 전달하기 위해 연결될 수 있다.
그러므로, 리드 프레임은 IC 칩들을 패키징하기 위한 필수 요소이다. 어떤 기능, 용도, 형상 및/또는 크기를 가지는 IC 칩들에 따라서, 이러한 IC 칩들의 패키징에 사용되도록 다양한 상이한 리드 프레임들이 설계된다.
소형화된 SMD 다이오드 패키지를 일 예로 들면, 소형화된 다이오드 패키지는 칩 스케일과 같은 패키지 크기를 가지므로, 소형화된 다이오드 칩들이 소위 리드 프레임 상에 정확하고 정밀하게 설치되게 하는 것이 어렵다. 불가피한 문제점은 소형화된 다이오드 패키지가 다이오드 칩들을 위한 리드 프레임들과 함께 부정확하게 패키징되면 왜곡이 되고 심지어는 고장이 나기도 한다는 것이다.
그러므로, 다이오드 칩들을 위한 내측 전극들로서 작용되고 또한 외측 전극들로서 작용되는 리드 프레임들을 사용하는 종래의 패키징 방법은 소형화된 SMD 다이오드 패키지를 생산하는데 사용되도록 적절하게 적용되지 않는다.
이를 고려하여, 본 발명은 소형화된 SMD 다이오드 패키지들을 위한 기존의 패키징 공정을 개선하고자 하는 것이다.
본 발명은 그의 하부면이 양 전극과 음 전극을 가지는 다이오드 칩을 사용하는 단계, 패키징 중에 종래의 리드 프레임 대신에 회로 기판을 사용하는 단계, 및 칩 본딩을 실행하기 위해 전하 결합 소자(Charge-Coupled Device, CCD) 영상 정합 기술(image registration technology)을 사용하는 단계를 포함하는 소형화된 SMD 다이오드 패키지들을 생산하기 위한 공정을 개시한다.
소형화된 SMD 다이오드 패키지들을 생산하기 위한 개시된 공정으로부터 얻어지는 이점들은 다음을 포함한다:
1. 생산 공정을 단순화하고 제조 비용을 감소시키는 것;
2. 종래에 사용된 리드 프레임 대신에 회로 기판을 사용함으로 인하여 소형화된 SMD 다이오드 패키지를 생산하는 정확성과 정밀성을 개선하는 것;
3. 생산된 소형화된 SMD 다이오드 패키지가 왜곡 또는 결함이 없이 우수한 다이오드 특성들을 가지도록 보장하는 것; 및
4. 아주 소형화된 SMD 전자 장치들을 더 적절하게 생산하는 것.
도 1은 본 발명의 SMD 다이오드 칩 패키지를 보여 주는 개략도이다.
도 2는 본 발명의 어레이-타입 SMD 다이오드 칩 패키지의 다른 실시예를 보여 주는 개략도이다.
도 3은 하나 이상의 다이오드 칩들과 전기적 연결을 하기 위해 종래에 사용된 리드 프레임 대신에 회로 기판을 사용하는 패키징 공정 중의 도 1 또는 도 2의 SMD 다이오드 칩 패키지를 도시한다.
도 4는 본 발명의 SMD 다이오드 칩 패키지의 제1 또는 제2 실시예를 생산하기 위한 흐름도이다.
도 5는 본 발명의 SMD 다이오드 칩 패키지의 제1 실시예를 생산하는 법을 보여주기 위한 설명도이다.
도 6은 본 발명의 SMD 다이오드 칩 패키지의 제2 실시예를 생산하는 법을 보여 주기 위한 설명도이다.
도 7은 본 발명의 SMD 다이오드 칩 패키지의 제3 또는 제4 실시예를 생산하기 위한 흐름도이다.
도 8은 본 발명의 SMD 다이오드 칩 패키지의 제3 실시예를 생산하는 법을 보여 주기 위한 설명도이다.
도 9는 본 발명의 SMD 다이오드 칩 패키지의 제4 실시예를 생산하는 법을 보여 주기 위한 설명도이다.
도 1 및 도 3을 참조하여, 본 발명의 SMD 다이오드 칩 패키지(10)는 칩 스케일과 같은 전체 패키지 크기로 소형화되고 각각 외측 전극(80a, 80b)들이 형성된 두 단부들을 가지는 다이오드 패키지로서 여기서 정의된다.
SMD 다이오드 칩 패키지(10)는 단일 다이오드 칩(30)과 함께 패키징되며, 종래에 사용된 리드 프레임 대신에 회로 기판을 사용하는 것, 소위 리드 프레임으로부터 연장된 외측 핀들을 포함하지 않는 것, 및 우수한 다이오드 특성들을 가지는 것을 포함하는 세 가지 기본 특징을 가진다.
본 발명의 SMD 다이오드 칩 패키지(10)는 다음에 기술된 바와 같은 네 개의 실시예들을 포함한다.
본 발명의 제1 실시예로서 형성된, 도 1, 3 및 5를 참조하면,
다이오드 패키지(10a)는 다이오드 칩(30a), 하부 회로 기판(50), 두 개의 회로 전극(56a, 56b), 봉지부(encapsulation)(75) 및 두 개의 외측 전극(80a, 80b)들로 구성되어 있다.
다이오드 칩(30a)은 전기적 연결의 기능을 가지기 위해 양 전극과 음 전극으로서 각각 작용하는 두 개의 하부 전극(31)들이 제공된 하부면을 가진다.
회로 전극(56a, 56b)들은 각각 하부 회로 기판(50) 상에 부착되며, 이들의 각각은 다이오드 칩(30a)의 상응하는 하부 전극(31)에 상응하고 각각 이들에 전기적으로 연결된다.
봉지부(75)는 하부 회로 기판(50)에 부착되고, 다이오드 칩(30a)과 회로 전극(56a, 56b)이 거기에 포함되도록 일체형 구조(integrated structure)로서 하부 회로 기판(50)과 통합되며, 회로 전극(56a, 56b)들은 각각 봉지부(75)의 일 단부로 연장되고 이에서 노출된 일 단부를 갖는다.
외측 전극(80a, 80b)들은 각각 봉지부(75)와 하부 회로 기판(50)에 의해 형성된 일체형 구조의 일 단부를 커버하고, 이들의 각각은 상응하는 회로 전극(56a, 56b)에 각각 전기적으로 연결된다.
본 발명의 제2 실시예로서 형성된, 도 6을 참조하면, 다이오드 패키지(10b)는 전술한 다이오드 패키지(10a) 상에 제시된 모든 기본 구조들을 포함하며, 추가로 봉지부(75)의 상부면에 부착된 상부 커버(53)를 가지며 봉지부(75) 및 하부 회로 기판(50)과 함께 일체형 구조를 형성한다.
따라서, 외측 전극(80a, 80b)들은 각각 상부 커버(53), 봉지부(75) 및
하부 회로 기판(50)으로 형성된 일체형 구조의 일 단부를 커버하고, 이들의 각각은 상응하는 회로 전극(56a, 56b)에 각각 전기적으로 연결된다.
본 발명의 제3 실시예로서 형성된, 도 1, 3 및 8을 참조하면, 다이오드 패키지(10c)는 세 개의 전극들을 가지는 다이오드 칩(30b), 하부 회로 기판(50), 두 개의 회로 전극(56a, 56b)들, 상부 회로 기판(60), 상부 회로 전극(66a), 봉지부(75) 및 두 개의 외측 전극(80a, 80b)들로 구성된다.
다이오드 칩(30b)은 전류 용량을 증가시키기 위해 양 전극과 음 전극으로 각각 작용하는 두 개의 하부 전극(31)들이 제공된 하부면을 가지며, 양 전극 또는 음 전극으로 작용하는 상부 전극(32)이 제공된 상부면을 가진다.
회로 전극(56a, 56b)들은 각각 하부 회로 기판(50) 상에 부착되며, 이들의 각각은 다이오드 칩(30b)의 상응하는 하부 전극(31)에 상응하고 이들에 각각 전기적으로 연결된다.
상부 회로 전극(66a)은 상부 회로 기판(60) 상에 부착되고, 다이오드 칩(30b)의 상부 전극(32)에 상응하고 이에 전기적으로 연결된다.
봉지부(75)는 하부 회로 기판(50)과 상부 회로 기판(60) 사이에 부착될 뿐만 아니라, 다이오드 칩(30b), 회로 전극(56a, 56b)들 및 상부 회로 전극(66a)이 모두 거기에 포함되도록 일체형 구조로서 이들과 통합되며, 회로 전극(56a, 56b)들 및 상부 회로 전극(66a)은 각각 봉지부(75)의 일 단부로 연장되고 이에서 노출되는 일 단부를 가진다.
외측 전극(80a, 80b)들은 각각 하부 회로 기판(50), 봉지부(75) 및 상부 회로 기판(60)으로 형성된 일체형 구조의 일 단부를 커버하며, 이들의 각각은 각각 상응하는 회로 전극(56a, 56b)에 전기적으로 연결되며 이들 중 하나는 상부 회로 전극(66a)에 추가로 전기적으로 연결된다.
본 발명의 제4 실시예로서 형성된, 도 1, 3 및 9를 참조하면, 다이오드 패키지(10d)는 네 개의 전극들을 가지는 다이오드 칩(30c), 하부 회로 기판(50), 두 개의 회로 전극(56a, 56b)들, 상부 회로 기판(60), 두 개의 상부 회로 전극(66a, 66b)들, 봉지부(75) 및 두 개의 외측 전극(80a, 80b)들로 구성된다.
다이오드 칩(30c)은 전류 용량을 증가시키기 위해 양 전극과 음 전극으로 작용하는 두 개의 하부 전극(31)들이 제공된 하부면을 가지며, 각각 양 전극과 음 전극으로 작용하는 두 개의 상부 전극(32)이 제공된 상부면을 가진다.
회로 전극(56a, 56b)들은 각각 하부 회로 기판(50) 상에 부착되며, 이들의 각각은 다이오드 칩(30c)의 상응하는 하부 전극(31)에 상응할 뿐만 아니라 각각 이들에 전기적으로 연결된다.
상부 회로 전극(66a, 66b)들은 각각 상부 회로 기판(60) 상에 부착되며, 이들의 각각은 다이오드 칩(30c)의 상응하는 상부 전극(32)에 상응할 뿐만 아니라 각각 이들에 전기적으로 연결된다.
이에 따라서, 외측 전극(80a, 80b)들은 각각 하부 회로 기판(50), 봉지부(75) 및 상부 회로 기판(60)으로 형성된 일체형 구조의 일 단부를 커버하며, 이들의 각각은 상응하는 회로 전극(56a, 56b)뿐만 아니라 상응하는 상부 회로 전극(66a, 66b)에 각각 전기적으로 연결된다.
도 2를 참조하면, 본 발명의 다른 대안의 실시예는 분리되고 어레이로 배열된 두 개 이상 다이오드 칩(30a, 30b 또는 30c)들과 함께 패키징되어 형성된 어레이-타입 SMD 다이오드 칩 패키지(20)(또한 다이오드 어레이 패키지(20)로 약칭됨)를 개시하기 위한 것이다. 다이오드 어레이 패키지(20)는 전술한 SMD 다이오드 칩 패키지(10)가 개시한 것과 같은 기반 구조를 가지며, 그의 기본 구조는 적어도 하부 회로 기판(50), 두 개 이상의 다이오드 칩(30a, 30b 또는 30c)들을 감싸기 위한 봉지부(75), 및 상응하는 다이오드 칩(30a, 30b 또는 30c)에 각각 전기적으로 연결된 둘 이상의 쌍의 외측 전극(80a, 80b)들을 포함한다.
예를 들면, 제1 다이오드 어레이 패키지(20)는 각각 두 개의 하부 전극(31)들을 가지는 두 개의 동일한 다이오드 칩(30a)들을 감싸기 위해 하나의 봉지부(75)를 가지며; 하부 회로 기판(50)은 부착된 두 쌍의 회로 전극(56a 및 56b)들을 가지며, 각 쌍은 각각의 상응하는 다이오드 칩(30a)의 상응하는 하부 전극(31)에 상응할 뿐만 아니라 이들에 각각 전기적으로 연결되며; 외측 전극(80a 및 80b)들의 각 쌍은 각각의 상응하는 다이오드 칩(30a)에 상응하며 별도로 봉지부(75)의 두 개의 대향하는 단부들에 배열될 뿐만 아니라 각각의 상응하는 쌍의 회로 전극(56a 및 56b)들에 각각 전기적으로 연결된다.
유사하게, 제2 다이오드 어레이 패키지(20)는 각자가 세 개의 전극들을 가지는 다이오드 칩(30b)(또는 네 개의 전극들을 가지는 다이오드 칩(30c)들)로부터 선택된 두 개의 동일한 다이오드 칩들을 감싸기 위해 하나의 봉지부(75)를 가진다. 다이오드 어레이 패키지(20)는 상부 회로 전극(66a)(또는 한 쌍의 상부 회로 전극(66a 및 66b)들)이 부착된 상부 회로 기판(60)을 추가로 가지며, 상부 회로 전극(66a)(또는 상부 회로 전극(66a 및 66b)들의 쌍)은 각각의 상응하는 다이오드 칩 (30b)(또는 30c)의 상응하는 상부 전극(32)에 상응할 뿐만 아니라 이에 각각 전기적으로 연결된다. 그리고, 각 쌍의 외측 전극(80a 및 80b)들은 각각의 상응하는 다이오드 칩(30b)(또는 30c)에 상응하며 봉지부(75)의 두 개의 대향하는 단부 상에 별도로 배열될 뿐만 아니라 각각의 상응하는 쌍의 회로 전극(56a 및 56b)들 및 상응하는 상부 회로 전극(66a)(또는 상부 회로 전극(66a 및 66b)들의 쌍)에 각각 전기적으로 연결된다.
도 1, 2 및 3을 참조하면, 본 발명의 소형화된 SMD 다이오드 칩 패키지(10) 또는 다이오드 어레이 패키지(20)를 생산하기 위한 공정은 SMD 다이오드 패키지들을 제조하기 위한 기존의 패키징 공정과 상이한 다음의 구체적인 특징들을 가진다:
1. 패키징 공정 중에, 하부 회로 기판(50)이 패키징을 위해 종래에 사용된 리드 프레임 대신에 사용되고;
2. 도 3을 참조하면, 하부 회로 기판(50)은 분리되고 어레이(아래에서 어레이된 막 회로(55)들로 불림)로 배열된 복수의 박막 또는 후막 회로(55)들이 부착되며; 하부 회로 기판(50) 상에 서로로부터 분리되고 서로에 대해 인접한 위치들에 배치된 두 개의 어레이된 막 회로(55)들은 아래에서 두 개의 이격되고 어레이된 막 회로(56)들로 불리고;
3. 무연 도전성 페이스트(40)들이 정확하게 인쇄되고 그의 미리 결정된 위치들에 디스펜싱되도록 하부 회로 기판(50)의 각각의 어레이된 막 회로(55)의 두 개의 단부들 상에 CCD 영상 정합을 사용하여 페이스트 디스펜싱 공정이 실행되며;
4. 도 3에 도시된 바와 같이 소형화된 다이오드 칩(30)이 각각 하부 회로 기판(50)의 두 개의 이격되고 어레이된 막 회로(56)들의 일 상응하는 단부와 정확하게 정렬된 하부면에 이미 형성된 그 자체의 양 및 음 전극들을 가질 수 있도록 CCD 영상 정합을 사용하여 칩 본딩 공정이 실행된다. 더 구체적으로는, 상응하는 위치들에 있는 코팅된 무연 도전성 페이스트(40)를 통해, 다이오드 칩(30)의 양 및 음 전극들은 두 개의 이격되고 어레이된 막 회로(56)들과 전기적 연결을 하기 때문에 단락의 위험이 없다.
도 4 및 도 5를 참조하면, 본 발명의 제1 실시예의 소형화된 SMD 다이오드 패키지(10a)를 생산하기 위한 공정은 다음의 단계들을 포함한다:
A1. 양 전극과 음 전극으로 작용하는 두 개의 하부 전극(31)들이 제공된 하부면을 가지는 다이오드 칩(30a)을 미리 제조하는 단계;
A2. 어레이된 막 회로(55)들을 가지는 하부 회로 기판(50)을 미리 제조하는 단계;
A3. 무연 도전성 페이스트(40)를 하부 회로 기판(50)의 각각의 어레이된 막 회로(55)들의 두 개의 단부들 상에 인쇄하거나 디스펜싱하기 위해 CCD 영상 정합을 통해 페이스트 디스펜싱을 실행하는 단계;
A4. 도 3에 도시된 바와 같이, 하부 회로 기판(50)의 두 개의 이격되고 어레이된 막 회로(56)들의 두 개의 대향하는 상응하는 단부들 모두를 미리 정의된 접속 단자들로서 취하고, 다이오드 칩(30a)의 두 개의 하부 전극(31)들이 무연 도전성 페이스트(40)를 통해 하부 회로 기판(50)의 미리 정의된 접속 단자들에 확실하게 전기적으로 연결되게 허용하도록 칩 본딩을 CCD 영상 정합을 통해 실행하는 단계;
A5. 모든 다이오드 칩(30a) 및 모든 어레이된 막 회로(55)를 감싸기 위해 절연 패키지(70)를 패키징하는 단계로서, 칩 본딩 후에 하부 회로 기판(50) 상에 패키지된 절연 재료를 사용함으로써 실행되는 상기 패키징하는 단계;
A6. CCD 영상 정합을 통해 하부 회로 기판(50)의 모든 어레이된 막 회로(55)에 걸쳐서 절단선(73)들을 정의하고, 하부 회로 기판(50) 상에 부착된 모든 어레이된 막 회로(55)가 두 개의 별도의 회로 전극들로 절단되게 허용하도록, 즉, 반-가공된 다이오드 패키지(15a)들가 다이오드 칩(30a), 하부 회로 기판(50), 어레이된 막 회로(55)의 절단으로 형성된 두 개의 회로 전극(56a, 56b)들 및 절연 패키지(70)의 절단으로 형성된 봉지부(75)로 구성되도록, 절단선(73)들을 따라 절연 패키지(70) 및 하부 회로 기판(50)을 절단하여 얻어진 반-가공된 다이오드 패키지(15a)들을 제조하는 단계;
A7. 반-가공된 다이오드 패키지(15a)들의 두 개의 단부들 상에 외측 전극(80a, 80b)들을 형성하기 위해 코팅, 은-침지 또는 막-제조 공정을 실행하고, 제1 실시예의 다이오드 패키지(10a)를 얻기 위해 상응하는 회로 전극(56a, 56b)들에 전기적으로 연결된 외측 전극(80a, 80b)들을 제조하는 단계.
도 4 및 도 6을 참조하면, 본 발명의 제2 실시예의 소형화된 SMD 다이오드 패키지(10b)를 생산하기 위한 공정은 다음의 단계들을 포함한다:
B1. 단계 A1과 동일;
B2. 단계 A2와 동일;
B3. 단계 A3과 동일;
B4. 단계 A4와 동일;
B5. 단계 A5와 동일;
B6. 절연 패키지(70)의 경화된 면에 접착층(45)을 코팅하고 그 위에 상부 커버(53)를 덮는 단계;
B7. 다이오드 칩(30a), 하부 회로 기판(50), 어레이된 막 회로(55)의 절단으로 형성된 두 개의 회로 전극(56a, 56b)들, 절연 패키지(70)의 절단으로 형성된 봉지부(75) 및 상부 커버(53)로 구성된 반-가공된 다이오드 패키지(15b)들을 얻기 위한 단계 A6과 유사;
B8. 반-가공된 다이오드 패키지(15b)들의 두 개의 단부들 상에 외측 전극(80a, 80b)들을 제조하고 제2 실시예의 다이오드 패키지(10b)를 얻기 위한 단계 A7과 유사.
도 7 내지 도 9를 참조하면, 본 발명의 제3 (또는 제4) 실시예의 소형화된 SMD 다이오드 패키지(10c)(또는 10d)를 제조하기 위한 공정은 다음의 단계들을 포함한다:
C1. 두 개의 하부 전극(31)들이 제공된 하부면을 가지고 상부 전극(32)(또는 두 개의 상부 전극(32)들)이 제공된 상부면을 가지는 다이오드 칩(30b)(또는 30c)을 미리 제조하는 단계;
C2. 그 위에 부착된 어레이된 막 회로(55)들을 가지는 하부 회로 기판(50) 및 그 위에 부착된 어레이된 막 회로(65)들을 가지는 상부 회로 기판(60)을 미리 제조하는 단계;
C3. 무연 도전성 페이스트(40)를 하부 회로 기판(50)의 각각의 어레이된 막 회로(55)들의 두 개의 단부들 상에 인쇄하거나 디스펜싱하기 위해 CCD 영상 정합을 통해 페이스트 디스펜싱을 실행하는 단계;
C4. 단계 C3의 무연 도전성 페이스트(40)를 통해 다이오드 칩(30b)(또는 30c)의 두 개의 하부 전극(31)들이 하부 회로 기판(50)의 미리 정의된 접속 단자들에 확실하게 전기적으로 연결되게 허용하도록 CCD 영상 정합을 통해 칩 본딩을 실행하는 단계;
C5. 다이오드 칩(30b)(또는 30c)의 모든 상부 전극(32) 상에 무연 도전성 페이스트(40)를 인쇄하거나 디스펜싱하기 위해 CCD 영상 정합을 통해 페이스트 디스펜싱을 실행하는 단계;
C6. 단계 C5의 무연 도전성 페이스트(40)를 통해 상부 회로 기판(60)의 미리 정의된 접속 단자들이 다이오드 칩(30b)(또는 30c)의 상부 전극(32)들 상에 정확하게 연결되게 허용하도록 CCD 영상 정합을 통해 상부 회로 기판(60)과의 커버링를 실행하는 단계;
C7. 모든 다이오드 칩(30b)(또는 30c) 및 모든 어레이된 막 회로(55 및 65)를 감싸기 위해 절연 패키지(70)를 패키징하는 단계로서, 칩 본딩 후에 하부 회로 기판(50)과 상부 회로 기판(60) 사이의 공간에 패키징된 절연 재료를 사용하여 실행되는 상기 패키징하는 단계;
C8. CCD 영상 정합을 통해 하부 회로 기판(50)의 모든 어레이된 막 회로(55)에 걸쳐서 절단선(73)들을 정의하고, 절단선(73)들을 따라서 상부 회로 기판(60), 절연 패키지(70) 및 하부 회로 기판(50)을 절단하여 얻어진 반-가공된 다이오드 패키지(15c)(또는 15d)들을 제조하는 단계;
C9. 반-가공된 다이오드 패키지(15c)(또는 15d)들의 두 개의 단부들 상에 외측 전극(80a, 80b)들을 형성하기 위해 코팅, 은-침지 또는 막-제조 공정을 실행하고, 본 발명의 제3 (또는 제4) 실시예의 다이오드 패키지(10c)(또는 10d)를 얻기 위해 상응하는 회로 전극(56a, 56b 및 66a)(또는 56a, 56b, 66a 및 66b)들에 전기적으로 연결된 외측 전극(80a, 80b)들을 제조하는 단계.
본 발명의 SMD 다이오드 칩 패키지(10) 또는 다이오드 어레이 패키지(20)를 제조하는데 사용하기 위한 다이오드 칩(30)은 바람직하게는 과도 전압 억제 다이오드(TVS 다이오드), 쇼트키 다이오드, 스위치 다이오드, 제너 다이오드 또는 정류기 다이오드로부터 선택되지만 이들에 한정되지 않는다.
이에 따라서, 본 발명의 SMD 다이오드 칩 패키지(10) 또는 다이오드 어레이 패키지(20)는 바람직하게는 TVS 다이오드 패키지, 쇼트키 다이오드 패키지, 스위치 다이오드 패키지, 제너 다이오드 패키지 또는 정류기 다이오드 패키지이지만, 이들에 한정되지 않는다.
도 3에 도시된 바와 같이, 하부 회로 기판(50)(또는 상부 회로 기판(60))의 어레이된 막 회로(55)(또는 65)는 본 발명의 SMD 다이오드 칩 패키지(10) 또는 다이오드 어레이 패키지(20)를 제조하는데 사용하기 위한 내측 전극들로서 작용한다.
본 발명의 SMD 다이오드 칩 패키지(10) 또는 다이오드 어레이 패키지(20)를 제조하는데 사용하기 위한 절연 패키지(70) 또는 봉지부(75)는 세라믹 재료 또는 플라스틱 재료로 형성되고, 바람직하게는 에폭시 수지로 형성된다.
본 발명의 SMD 다이오드 칩 패키지(10) 또는 다이오드 어레이 패키지(20)를 제조하는데 사용하기 위한 하부 회로 기판(50) 또는 상부 회로 기판(60)은 세라믹 플레이트, 플라스틱 플레이트, 복합 시트 또는 방열 플레이트로 형성되며, 세라믹 플레이트는 알루미나 플레이트 또는 질화알루미늄 플레이트로부터 선택되고; 플라스틱 플레이트는 PE 플레이트, PP 플레이트, PC 플레이트 또는 폴리아미드 플레이트로부터 선택되고; 복합 시트는 탄소 섬유 플레이트 또는 유리 섬유 플레이트로 형성된다.
본 발명의 SMD 다이오드 칩 패키지(10) 또는 다이오드 어레이 패키지(20)를 제조하는데 사용하기 위한 외측 전극(80a, 80b)들은 은(Ag), 주석(Sn), 구리(Cu), 금(Au), 니켈(Ni), 팔라듐(Pd) 및 백금(Pt)으로 이루어진 그룹으로부터 선택된 하나 이상의 무연 도전성 금속들 또는 이들의 합금들로 형성되지만, 이들에 한정되지 않는다.
본 발명의 SMD 다이오드 칩 패키지(10) 또는 다이오드 어레이 패키지(20)를 제조하는데 사용하기 위한 무연 도전성 페이스트(40)는 은(Ag), 주석(Sn), 구리(Cu), 금(Au), 니켈(Ni), 팔라듐(Pd) 및 백금(Pt)으로 이루어진 그룹으로부터 선택된 하나 이상의 무연 도전성 금속들을 포함하지만, 이들에 한정되지 않는다.
종래에 사용된 리드 프레임 대신에 회로 기판을 사용함으로 인해, 본 발명의 소형화된 SMD 다이오드 패키지를 생산하기 위한 공정은 소형화된 다이오드 칩들의 패키징 중에 설정 정확성을 개선하도록 돕고, 0.4-1.0mm의 길이(L), 0.2-0.5mm의 폭(W) 및 0.2-0.5mm의 두께(T)를 가지는 도 1에 도시된 다이오드 칩 패키지(10)를 생산하는데 더 적절하게 사용되며, 바람직하게는 표 1에 열거된 특정한 규격을 가진 이러한 다이오드 칩 패키지(10)들을 제조한다.
SMD 다이오드 칩 패키지
(크기 코드)		 외측 전극들의 수 길이
(L)		 폭
(W)		 두께
(T)
칩 스케일
(01005)		 2 0.4±0.1mm 0.2±0.1mm 최대 0.2mm
칩 스케일
(0201)		 2 0.6±0.1mm 0.3±0.1mm 최대 0.3mm
칩 스케일
(0402)		 2 1.0±0.1mm 0.5±0.1mm 최대 0.5mm
개시된 제조 방법은 또한 1.0-2.4mm의 길이(L), 0.5-1.0mm의 폭(W) 및 0.4-0.8mm의 두께(T)를 가지는 도 2에 도시된 다이오드 어레이 패키지(20)에 적합하다. 바람직하게는, 이는 표 2에 열거된 규격을 가진 다이오드 어레이 패키지(20)를 제조하는데 사용된다.
본 발명의 소형화된 SMD 다이오드 패키지를 제조하기 위한 공정은 또한 1.0-2.4mm의 길이(L), 0.5-1.0mm의 폭(W) 및 0.4-0.8mm의 두께(T)를 가지는 도 2에 도시된 다이오드 어레이 패키지(20)를 생산하는데 적절하게 사용되며, 바람직하게는 표 2에 열거된 특정한 규격을 가지는 이러한 다이오드 칩 패키지(10)들을 생산한다.
SMD 다이오드 칩 패키지
(크기 코드)		 외측 전극들의 수 길이
(L)		 폭
(W)		 두께
(T)
어레이-타입 칩 스케일
(0204)		 ≤ 4 1.0±0.1mm 0.5±0.1mm 최대 0.4mm
어레이-타입 칩 스케일
(0306)		 ≤ 6 1.6±0.1mm 0.8±0.1mm 최대 0.7mm
어레이-타입 칩 스케일
(0405)		 ≤ 6 1.3±0.1mm 1.0±0.1mm 최대 0.8mm
어레이-타입 칩 스케일
(0508)		 ≤ 8 2.0±0.2mm 1.3±0.2mm 최대 0.8mm
어레이-타입 칩 스케일
(0410)		 ≤ 10 2.4±0.2mm 1.0±0.2mm 최대 0.8mm
게다가, 본 발명의 소형화된 SMD 다이오드 패키지를 생산하기 위한 공정은 연-함유 주석 페이스트를 사용하지 않기 때문에 환경 보호를 위한 요건들을 따른다.
10: SMD 다이오드 칩 패키지 10a, 10b, 10c: 다이오드 패키지
20: 다이오드 어레이 패키지 30: 다이오드 칩
30a: 다이오드 칩 31: 하부 전극
32: 상부 전극 40: 무연 도전성 페이스트
45: 접착층 50: 하부 회로 기판
53: 상부 커버 56a, 56b: 두 개의 회로 전극
60: 상부 회로 기판 66a: 상부 회로 전극
70: 절연 패키지 75: 봉지부(encapsulation)
80a, 80b: 두 개의 외측 전극

Claims (8)

  1. TVS 다이오드, 쇼트키 다이오드, 스위치 다이오드, 제너 다이오드 또는 정류기 다이오드로 형성되고 양 전극과 음 전극이 제공된 하부면을 가지는, 제1 다이오드 칩;
    세라믹 플레이트, 플라스틱 플레이트, 복합 시트 또는 방열 플레이트로 형성된, 하부 회로 기판;
    각각 상기 하부 회로 기판에 부착되고 상기 제1 다이오드 칩의 상기 하부면 상에 있는 상기 양 전극 및 상기 음 전극에 각각 전기적으로 연결된, 두 개의 회로 전극들;
    상기 제1 다이오드 칩 및 상기 두 개의 회로 전극들을 감싸기 위해, 그리고 상기 두 개의 회로 전극들이 각각 상기 봉지부의 일 단부로 연장되고 이에서 노출된 일 단부를 가지게 허용하도록, 상기 하부 회로 기판과 통합하기 위해 세라믹 재료 또는 플라스틱 재료로 형성된, 봉지부; 및
    은(Ag), 주석(Sn), 구리(Cu), 금(Au), 니켈(Ni), 팔라듐(Pd) 또는 백금(Pt)으로 형성된, 두 개의 외측 전극들로서, 이들의 각각이 상기 봉지부 및 상기 하부 회로 기판에 의해 형성된 일체형 구조의 일 단부를 커버하며, 이들의 각각이 상기 봉지부의 일 단부에서 노출된 상기 상응하는 회로 전극에 각각 전기적으로 연결되는, 상기 두 개의 외측 전극들을 포함하는 것을 특징으로 하는 소형화된 SMD 다이오드 패키지.
  2. 제1항에 있어서,
    상기 봉지부의 상부면에 부착된 상부 커버를 추가로 포함하며, 각각의 상기 외측 전극이 상기 상부 커버, 상기 봉지부 및 상기 하부 회로 기판에 의해 형성된 상기 일체형 구조의 일 단부를 커버하고 각각이 상기 봉지부의 일 단부에서 노출된 상기 상응하는 회로 전극에 각각 전기적으로 연결되는 것을 특징으로 하는 SMD 다이오드 패키지.
  3. 제1항에 있어서,
    상기 제1 다이오드 칩 대신에 사용되고, 그의 상기 제1 다이오드의 전체 기능들을 가지는 것에 추가하여, 상부 전극이 제공된 상부면을 추가로 가지는, 제2 다이오드 칩; 및
    세라믹 플레이트, 플라스틱 플레이트, 복합 시트 또는 방열 플레이트로 형성되고, 그 위에 부착되고 상기 제2 다이오드 칩의 상기 상부 전극에 전기적으로 연결된 상부 회로 전극을 가지는 상부 회로 기판을 추가로 포함하며;
    상기 봉지부는 추가로 거기에 있는 상기 상부 회로 전극을 감싸고 상기 상부 회로 전극이 상기 봉지부의 일 단부로 연장되고 이에서 노출된 일 단부를 가지게 허용하도록 상기 상부 회로 기판 및 상기 하부 회로 기판과 통합되며; 각각의 상기 외측 전극은 상기 봉지부의 일 단부에서 노출된 상기 상응하는 회로 전극에 전기적으로 연결하기 위해 상기 상부 회로 기판, 상기 봉지부 및 상기 하부 회로 기판에 의해 형성된 상기 일체형 구조의 일 단부를 커버하며, 상기 두 개의 외측 전극들 중 하나는 추가로 상기 상부 회로 전극에 전기적으로 연결되는 것을 특징으로 하는 SMD 다이오드 패키지.
  4. 제1항에 있어서,
    상기 제1 다이오드 칩 대신에 사용되고, 그의 상기 제1 다이오드의 전체 기능들을 가지는 것에 추가하여, 양 전극과 음 전극이 제공된 상부면을 추가로 가지는, 제3 다이오드 칩; 및
    세라믹 플레이트, 플라스틱 플레이트, 복합 시트 또는 방열 플레이트로 형성되고, 그 위에 부착되고 상기 제3 다이오드 칩의 상부면에 있는 상기 양 전극 및 음 전극과 각각 전기적으로 연결되는 두 개의 별도의 상부 회로 전극들을 가지는, 상부 회로 기판을 추가로 포함하며;
    상기 봉지부는 추가로 거기에 있는 상기 두 개의 상부 회로 전극들을 감싸고 각각의 상기 상부 회로 전극이 상기 봉지부의 일 단부로 연장되고 이에서 노출된 일 단부를 가지게 허용하도록 상기 상부 회로 기판 및 상기 하부 회로 기판과 통합되고; 각각의 상기 외측 전극은 상기 봉지부의 일 단부에 노출된 상응하는 회로 전극과 상부 회로 전극 모두에 각각 전기적으로 연결되도록 상기 상부 회로 기판, 상기 봉지부 및 상기 하부 회로 기판에 의해 형성된 상기 일체형 구조의 일 단부를 커버하는 것을 특징으로 하는 SMD 다이오드 패키지.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 SMD 다이오드 패키지는 0.4-1.0mm의 길이(L), 0.2-0.5mm의 폭(W) 및
    0.2-0.5mm의 두께(T)의 소형화된 크기를 가지는 것을 특징으로 하는 SMD 다이오드 패키지.
  6. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 SMD 다이오드 패키지는 1.0-2.4mm의 길이(L), 0.5-1.0mm의 폭(W) 및 0.4-0.8mm의 두께(T)의 소형화된 크기를 가지며, 분리되고 어레이로 배열되는 두 개 이상의 상기 제1 다이오드 칩들, 상기 제2 다이오드 칩들 또는 상기 제3 다이오드 칩들을 포함하는 것을 특징으로 하는 SMD 다이오드 패키지.
  7. 1) TVS 다이오드, 쇼트키 다이오드, 스위치 다이오드, 제너 다이오드 또는 정류기 다이오드로 형성되고 양 전극과 음 전극이 제공된 하부면을 가지는 다이오드 칩을 미리 제조하는 단계;
    2) 세라믹 플레이트, 플라스틱 플레이트, 복합 시트 또는 방열 플레이트로 형성되고 그 위에 부착된 복수의 어레이된 막 회로들을 가지는 하부 회로 기판을 미리 제조하는 단계;
    3) 상기 하부 회로 기판의 각각의 어레이된 막 회로들의 두 개의 단부들 상에 무연 도전성 페이스트를 인쇄하거나 디스펜싱하기 위해 CCD 영상 정합을 통해 페이스트 디스펜싱을 실행하는 단계;
    4) 상기 다이오드 칩의 상기 양 전극 및 상기 음 전극이 상기 무연 도전성 페이스트를 통해 상기 하부 회로 기판 상에서 서로로부터 분리되고 서로에 대해 인접한 위치들에 위치된 두 개의 어레이된 막 회로들에 확실하게 전기적으로 연결되게 허용하도록 CCD 영상 정합을 통해 칩 본딩을 실행하는 단계;
    5) 상기 하부 회로 기판 상에 있는 모든 본딩된 다이오드 칩 및 모든 어레이된 막 회로를 감싸기 위해 세라믹 재료 또는 플라스틱 재료로 형성된 절연 패키지를 패키징하는 단계;
    6) 상기 절연 패키지의 경화된 면 상에 접착층을 선택적으로 코팅하고 그의 상부에 상부 커버를 배치하는 단계;
    7) 각각이 그의 상기 반-가공된 다이오드 패키지의 하나의 대향하는 단부에 각각 노출된 일 단부를 가지는 두 개의 반전된 회로 전극들을 각각이 가지는 반-가공된 다이오드 패키지들을 얻기 위해 CCD 영상 정합을 통해 절단을 실행하는 단계;
    8) 상기 반-가공된 다이오드 패키지의 두 개의 단부에서 커버되고 코팅, 은-침지 또는 막-제조 공정을 통해 단계 7)의 상기 반-가공된 다이오드 패키지의 상기 상응하는 노출된 회로 전극들에 전기적으로 연결된 외측 전극들을 제조하는 단계로서, 그에 의해 상기 소형화된 SMD 다이오드 패키지가 얻어지는 상기 제조하는 단계를 포함하는 것을 특징으로 하는 소형화된 SMD 다이오드 패키지를 생산하기 위한 공정.
  8. 1) TVS 다이오드, 쇼트키 다이오드, 스위치 다이오드, 제너 다이오드 또는 정류기 다이오드로 형성되고 제1 양 전극과 제1 음 전극이 제공된 하부면을 가질 뿐만 아니라 제2 양 전극 및/또는 제2 음 전극이 제공된 상부면을 가지는 다이오드 칩을 미리 제조하는 단계;
    2) 세라믹 플레이트, 플라스틱 플레이트, 복합 시트 또는 방열 플레이트로 형성되고 그 위에 부착된 복수의 어레이된 막 회로들을 가지는 하부 회로 기판 및 상부 회로 기판을 미리 제조하는 단계;
    3) 무연 도전성 페이스트를 상기 하부 회로 기판의 각각의 어레이된 막 회로들의 두 개의 단부들 상에 인쇄하거나 디스펜싱하도록 CCD 영상 정합을 통해 페이스트 디스펜싱을 실행하는 단계;
    4) 상기 다이오드 칩의 상기 제1 양 전극 및 상기 제1 음 전극이 상기 무연 도전성 페이스트를 통해 상기 하부 회로 기판 상에서 서로로부터 분리되고 서로에 대해 인접한 위치들에 배치된 두 개의 어레이된 막 회로들에 확실하게 전기적으로 연결되게 허용하도록 CCD 영상 정합을 통해 칩 본딩을 실행하는 단계;
    5) 무연 도전성 페이스트를 그의 상기 다이오드 칩의 상기 제2 양 전극 및/또는 상기 제2 음 전극 상에 인쇄하거나 디스펜싱하기 위해 CCD 영상 정합을 통해 페이스트 디스펜싱을 실행하는 단계;
    6) 상기 다이오드 칩의 상기 제2 양 전극 및/또는 상기 제2 음 전극이 상기 무연 도전성 페이스트를 통해 그의 상기 상부 회로 기판의 각각의 상응하는 어레이된 막 회로에 확실하게 전기적으로 연결되게 허용하도록 CCD 영상 정합을 통해 상기 다이오드 칩의 상부면 상에 커버된 상기 상부 회로 기판을 위치시키는 단계;
    7) 상기 하부 회로 기판과 상기 상부 회로 기판 상의 모든 본딩된 다이오드 칩과 모든 어레이된 막 회로를 감싸기 위해 세라믹 재료 또는 플라스틱 재료로 형성되고 상기 하부 회로 기판과 상기 상부 회로 기판 사이의 공간에
    충전된 절연 패키지를 패키징하는 단계;
    8) 각각이 그의 상기 반-가공된 다이오드 패키지의 일 대향하는 단부에서 각각 노출된 일 단부를 가지는 세 개 또는 네 개의 반전된 회로 전극들을 각각이 가지는 반-가공된 다이오드 패키지들을 얻기 위해 CCD 영상 정합를 통해 절단을 실행하는 단계; 및
    9) 상기 반-가공된 다이오드 패키지의 두 개의 단부에서 커버되고 코팅, 은-침지 또는 막-제조 공정을 통해 단계 8)의 상기 반-가공된 다이오드 패키지의 상기 상응하는 노출된 회로 전극들에 전기적으로 연결된 외측 전극들을 제조하는 단계로서, 그에 의해 상기 소형화된 SMD 다이오드 패키지가 얻어지는 상기 단계를 포함하는 것을 특징으로 하는 소형화된 SMD 다이오드 패키지를 생산하기 위한 공정.
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