JP2003007740A - 回路装置の製造方法 - Google Patents

回路装置の製造方法

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JP2003007740A JP2001187443A JP2001187443A JP2003007740A JP 2003007740 A JP2003007740 A JP 2003007740A JP 2001187443 A JP2001187443 A JP 2001187443A JP 2001187443 A JP2001187443 A JP 2001187443A JP 2003007740 A JP2003007740 A JP 2003007740A
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高久 牧野
Eiju Maehara
栄寿 前原
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Sanyo Electric Co Ltd
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Abstract

(57)【要約】 【課題】 セラミック基板、フレキシブルシート等を支
持基板として回路素子が実装された回路装置がある。し
かし、回路装置の小型薄型化した場合に量産性の高い製
造方法が確立されていない問題があった。 【解決手段】 導電箔６０に表面からハーフスクライブ
を行うことにより、分離溝６１を形成する。ダイボン
ド、ワイヤボンド、エポキシコーティングの工程の後、
分離溝６１の残りの厚み部分の導電箔６０を、裏面から
ハーフスクライブを行うことにより除去する。このこと
により、導電パターンの電気的分離をスクライブ設備に
より行うことができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、回路装置の製造方
法に関し、特に支持基板を不要にした薄型の回路装置の
製造方法に関するものである。
【０００２】
【従来の技術】従来、電子機器にセットされる回路装置
は、携帯電話、携帯用のコンピューター等に採用される
ため、小型化、薄型化、軽量化が求められている。
【０００３】例えば、回路装置として半導体装置を例に
して述べると、一般的な半導体装置として、従来通常の
トランスファーモールドで封止されたパッケージ型半導
体装置がある。この半導体装置は、図１１のように、プ
リント基板ＰＳに実装される。
【０００４】またこのパッケージ型半導体装置は、半導
体チップ２の周囲を樹脂層３で被覆し、この樹脂層３の
側部から外部接続用のリード端子４が導出されたもので
ある。
【０００５】しかしこのパッケージ型半導体装置１は、
リード端子４が樹脂層３から外に出ており、全体のサイ
ズが大きく、小型化、薄型化および軽量化を満足するも
のではなかった。
【０００６】そのため、各社が競って小型化、薄型化お
よび軽量化を実現すべく、色々な構造を開発し、最近で
はＣＳＰ（チップサイズパッケージ）と呼ばれる、チッ
プのサイズと同等のウェハスケールＣＳＰ、またはチッ
プサイズよりも若干大きいサイズのＣＳＰが開発されて
いる。
【０００７】図１２は、支持基板としてガラスエポキシ
基板５を採用した、チップサイズよりも若干大きいＣＳ
Ｐ６を示すものである。ここではガラスエポキシ基板５
にトランジスタチップＴが実装されたものとして説明し
ていく。
【０００８】このガラスエポキシ基板５の表面には、第
１の電極７、第２の電極８およびダイパッド９が形成さ
れ、裏面には第１の裏面電極１０と第２の裏面電極１１
が形成されている。そしてスルーホールＴＨを介して、
前記第１の電極７と第１の裏面電極１０が、第２の電極
８と第２の裏面電極１１が電気的に接続されている。ま
たダイパッド９には前記ベアのトランジスタチップＴが
固着され、トランジスタのエミッタ電極と第１の電極７
が金属細線１２を介して接続され、トランジスタのベー
ス電極と第２の電極８が金属細線１２を介して接続され
ている。更にトランジスタチップＴを覆うようにガラス
エポキシ基板５に樹脂層１３が設けられている。
【０００９】前記ＣＳＰ６は、ガラスエポキシ基板５を
採用するが、ウェハスケールＣＳＰと違い、チップＴか
ら外部接続用の裏面電極１０、１１までの延在構造が簡
単であり、安価に製造できるメリットを有する。
【００１０】また前記ＣＳＰ６は、図１１のように、プ
リント基板ＰＳに実装される。プリント基板ＰＳには、
電気回路を構成する電極、配線が設けられ、前記ＣＳＰ
６、パッケージ型半導体装置１、チップ抵抗ＣＲまたは
チップコンデンサＣＣ等が電気的に接続されて固着され
る。
【００１１】そしてこのプリント基板で構成された回路
は、色々なセットの中に取り付けられる。
【００１２】つぎに、このＣＳＰの製造方法を図１３お
よび図１４を参照しながら説明する。
【００１３】まず基材（支持基板）としてガラスエポキ
シ基板５を用意し、この両面に絶縁性接着剤を介してＣ
ｕ箔２０、２１を圧着する。（以上図１３（Ａ）を参
照） 続いて、第１の電極７，第２の電極８、ダイパッド９、
第１の裏面電極１０および第２の裏面電極１１対応する
Ｃｕ箔２０、２１に耐エッチング性のレジスト２２を被
覆し、Ｃｕ箔２０、２１をパターニングする。尚、パタ
ーニングは、表と裏で別々にしても良い（以上図１３
（Ｂ）を参照） 続いて、ドリルやレーザを利用してスルーホールＴＨの
ための孔を前記ガラスエポキシ基板に形成し、この孔に
メッキを施し、スルーホールＴＨを形成する。このスル
ーホールＴＨにより第１の電極７と第１の裏面電極１
０、第２の電極８と第２の裏面電極１０が電気的に接続
される。（以上図１３（Ｃ）を参照） 更に、図面では省略をしたが、ボンデイングポストと成
る第１の電極７，第２の電極８にＡｕメッキを施すと共
に、ダイボンディングポストとなるダイパッド９にＡｕ
メッキを施し、トランジスタチップＴをダイボンディン
グする。
【００１４】最後に、トランジスタチップＴのエミッタ
電極と第１の電極７、トランジスタチップＴのベース電
極と第２の電極８を金属細線１２を介して接続し、樹脂
層１３で被覆している。（以上図１３（Ｄ）を参照） 以上の製造方法により、支持基板５を採用したＣＳＰ型
の電気素子が完成する。この製造方法は、支持基板とし
てフレキシブルシートを採用しても同様である。
【００１５】一方、セラミック基板を採用した製造方法
を図１４のフローに示す。支持基板であるセラミック基
板を用意した後、スルーホールを形成し、その後、導電
ペーストを使い、表と裏の電極を印刷し、焼結してい
る。その後、前記製造方法の樹脂層を被覆するまでは図
１３の製造方法と同じであるが、セラミック基板は、非
常にもろく、フレキシブルシートやガラスエポキシ基板
と異なり、直ぐに欠けてしまうため金型を用いたモール
ドができない問題がある。そのため、封止樹脂をポッテ
ィングし、硬化した後、封止樹脂を平らにする研磨を施
し、最後にダイシング装置を使って個別分離している。
【００１６】
【発明が解決しようとする課題】図１２に於いて、トラ
ンジスタチップＴ、接続手段７〜１２および樹脂層１３
は、外部との電気的接続、トランジスタの保護をする上
で、必要な構成要素であるが、これだけの構成要素で小
型化、薄型化、軽量化を実現する回路素子を提供するの
は難しかった。
【００１７】また、支持基板となるガラスエポキシ基板
５は、前述したように本来不要なものである。しかし製
造方法上、電極を貼り合わせるため、支持基板として採
用しており、このガラスエポキシ基板５を無くすことが
できなかった。
【００１８】そのため、このガラスエポキシ基板５を採
用することによって、コストが上昇し、更にはガラスエ
ポキシ基板５が厚いために、回路素子として厚くなり、
小型化、薄型化、軽量化に限界があった。
【００１９】更に、ガラスエポキシ基板やセラミック基
板では必ず両面の電極を接続するスルーホール形成工程
が不可欠であり、製造工程も長くなる問題もあった。
【００２０】
【課題を解決するための手段】本発明は、前述した多く
の課題に鑑みて成され、導電箔を用意する工程と、スク
ライブにより前記導電箔に形成予定の複数個の各搭載部
およびリードに前記導電箔よりも浅い分離溝を形成する
工程と、前記導電箔に形成予定の複数個の前記各搭載部
に回路素子を固着する工程と、前記各搭載部の前記回路
素子の電極と形成予定の前記リードとを電気的に接続す
る工程と、前記各搭載部の前記回路素子を一括して被覆
するように絶縁性樹脂で封止する工程と、スクライブに
より前記分離溝の残りの厚み部分を除去し、前記各搭載
部およびリードの前記導電箔を電気的に分離する工程
と、前記導電箔と前記絶縁性樹脂をスクライブすること
により、個別の前記搭載部およびリードに分離する工程
とを具備することを特徴とする。
【００２１】本発明では、導電パターンを形成する導電
箔がスタートの材料であり、絶縁性樹脂がコーティング
されるまでは導電箔が支持機能を有し、コーティング後
は絶縁性樹脂が支持機能を有することで支持基板を不要
にでき、従来の課題を解決することができる。
【００２２】また本発明では、スクライブにより分離溝
を形成と個々の搭載部の分離を行うので、エッチング設
備の無い工場でも斯かる回路装置を生産でき、従来の課
題を解決することができる。
【００２３】更にまた、本発明では、エポキシ樹脂を塗
布するにより樹脂封止を行うので、トランスファーモー
ルドやインジェクションモールドに用いる金型が不要に
なり、従来の問題を解決することができる。
【００２４】
【発明の実施の形態】まず本発明の回路装置の製造方法
について図１を参照しながら説明する。
【００２５】本発明は、前述した多くの課題に鑑みて成
され、導電箔を用意する工程と、表面からのスクライブ
により前記導電箔の各搭載部およびリードに前記導電箔
よりも浅い分離溝を形成する工程と、前記導電箔に形成
予定の複数個の搭載部に回路素子を固着する工程と、前
記各搭載部の前記回路素子の電極と前記導電箔とを電気
的に接続する工程と、前記各搭載部の前記回路素子を一
括して被覆するように絶縁性樹脂で封止する工程と、裏
面からのスクライブにより前記分離溝の残りの厚み部分
を除去し、前記各搭載部の前記導電箔を電気的に分離す
る工程と、前記導電箔と前記絶縁性樹脂をスクライブす
ることにより個別の搭載部およびリードに分離する工程
とから構成されている。
【００２６】図１のフローに示す如く、Ｃｕ箔、表面ハ
ーフスクライブの２つのフローで導電パターンの形成が
行われる。ダイボンドおよびワイヤーボンディングの２
つのフローで各搭載部への回路素子の固着と回路素子の
電極と導電パターンの電気的接続が行われる。エポキシ
コーティングのフローではエポキシ樹脂による共通コー
ティングが行われる。裏面ハーフスクライブのフローで
は分離溝の残りの厚み部分の導電箔の除去がスクライブ
により行われる。外形スクライブのフローではスクライ
ブで個別の回路装置への分離が行われる。
【００２７】以下に、本発明の各工程を図２〜図１０を
参照して説明する。
【００２８】本発明の第１の工程は、図２に示すよう
に、導電箔６０を用意することにある。
【００２９】本工程では、まず図２（Ａ）の如く、シー
ト状の導電箔６０を用意する。この導電箔６０は、ロウ
材の付着性、ボンディング性、メッキ性が考慮されてそ
の材料が選択され、材料としては、Ｃｕを主材料とした
導電箔、Ａｌを主材料とした導電箔またはＦｅ−Ｎｉ等
の合金から成る導電箔等が採用される。
【００３０】また、導電箔６０の厚さは、スクライブに
より導電箔６０の厚みよりも浅い分離溝６１が形成でき
るような厚させあれば良い。
【００３１】尚、シート状の導電箔６０は、所定の幅で
用意され、これが後述する各工程に搬送されても良い
し、所定の大きさにカットされた短冊状の導電箔６０が
用意され、後述する各工程に搬送されても良い。
【００３２】具体的には、図２（Ｂ）に示す如く、短冊
状の導電箔６０に多数の搭載部およびリードが形成され
るブロック６２が４〜５個離間して並べられる。各ブロ
ック６２間にはスリット６３が設けられ、エポキシコー
ティングの工程等での加熱処理で発生する導電箔６０の
応力を吸収する。また導電箔６０の上下周端にはインデ
ックス孔６４が一定の間隔で設けられ、各工程での位置
決めに用いられる。
【００３３】以下の説明では、１つの回路装置を形成す
る搭載部およびリードを回路装置部を呼ぶ。
【００３４】本発明の第２の工程は、図３に示す如く、
スクライブにより分離溝を形成することにより導電パタ
ーンを形成することにある。
【００３５】本工程では、図３（Ａ）に示す如く、回路
装置部６５を多数個形成する導電パターン５１を形成す
るために、導電箔６０に導電箔６０の厚みよりも浅い分
離溝６１をスクライブにより形成して導電パターン５１
を形成する。
【００３６】図３（Ｂ）に具体的な導電パターン５１を
示す。本図は図２（Ｂ）で示したブロック６２の１個を
拡大したもの対応する。黒く塗られた部分の１個が回路
素子部を構成する導電パターン５１である。１つのブロ
ック６２にはマトリックス状に多数の回路素子部６５が
配列される。
【００３７】図３（Ｂ）を参照して、ブロック６２内の
複数の回路装置部６５はマトリックス状に配置されてい
る。従って、スクライブライン６７に沿って、水平方向
および垂直方法にスクライブを行うことにより複数の回
路装置部６５の分離溝を効率よく形成することができ
る。
【００３８】導電箔６０に分離溝を形成する手法とし
て、ホトレジストを用いたエッチングによる方法もあ
る。しかし、エッチングを行う為には、マスク設備およ
びエッチングの設備が必要となり、それは非常に高価な
ものである。それに対して、スクライブ設備は後の工程
で個々の回路装置部６５を分割するのに必要な設備であ
り、本発明においては分離溝の形成と各回路装置部の分
割を、スクライブ設備だけで行うことができる。このこ
とは本発明の特徴である。
【００３９】本発明の第３の工程は、図４に示す如く、
所望の導電パターン５１の各搭載部に回路素子５７を固
着し、各搭載部の回路素子５７の電極と所望の導電パタ
ーン５１とを電気的に接続する接続手段を形成すること
にある。
【００４０】回路素子５２としては、トランジスタ、ダ
イオード、ＩＣチップ等の半導体素子、チップコンデン
サ、チップ抵抗等の受動素子である。また、ＣＳＰ、Ｂ
ＧＡ等のフェイスダウンの半導体素子も実装できる。
【００４１】ここでは、ベアのトランジスタチップ５７
Ａが導電パターン５１Ｂおよび５１Ｃ上ダイボンディン
グされ、エミッタ電極と導電パターン５１Ａ、ベース電
極と導電パターン５１Ｄが、熱圧着によるボールボンデ
ィングあるいは超音波によるウェッヂボンディング等で
固着された金属細線５５を介して接続される。また５７
Ｂ及び５７Ｃは、チップコンデンサまたは受動素子であ
り、半田等のロウ材または導電ペースト５５Ｂで固着さ
れており、金属細線５５を介して接続されている。
【００４２】本工程では、各ブロック６２に多数の導電
パターン５１が集積されているので、回路素子５７Ｂの
固着およびワイヤーボンディングが極めて効率的に行え
る利点がある。
【００４３】本発明の第４の工程は、図５に示す如く、
各回路装置部６５の回路素子５７を一括して被覆し、分
離溝６１に充填されるように絶縁性樹脂５０で共通に塗
布することにある。
【００４４】本工程では、図５（Ａ）に示すように、絶
縁性樹脂５０は回路素子５７および複数の導電パターン
５１を完全に被覆し、導電パターン５１間の分離溝６１
には絶縁性樹脂５０が充填されて導電パターン５１の側
面と嵌合して強固に結合する。そして絶縁性樹脂５０に
より導電パターン５１が支持される構造となる。
【００４５】また本工程では、樹脂材料としては、エポ
キシ樹脂等の熱硬化性樹脂を用る。
【００４６】更に、本工程でエポキシ樹脂の塗布を行う
際に、図５（Ｂ）に示すように各ブロック毎に１つの絶
縁性樹脂５０で共通に塗布を行う。このために従来のト
ランスファーモールド等の様に各搭載部を個別にモール
ドする方法に比べて、大幅な樹脂量の削減が図れる。更
に、金型を使用しない樹脂封止が行える。
【００４７】なお、導電箔６０表面に被覆された絶縁性
樹脂５０の厚さは、回路素子５２のボンディングワイヤ
ー５５Ａの最頂部から約１００μｍ程度が被覆されるよ
うに調整されている。この厚みは、強度を考慮して厚く
することも、薄くすることも可能である。
【００４８】本工程の特徴は、絶縁性樹脂５０を被覆す
るまでは、導電パターン５１となる導電箔６０が支持基
板となることである。従来では、図１２の様に、本来必
要としない支持基板５を採用して導電路７〜１１を形成
しているが、本発明では、支持基板となる導電箔６０
は、電極材料として必要な材料である。そのため、構成
材料を極力省いて作業できるメリットを有し、コストの
低下も実現できる。
【００４９】また分離溝６１は、導電箔の厚みよりも浅
く形成されているため、導電箔６０が導電パターン５１
として個々に分離されていない。従ってシート状の導電
箔６０として一体で取り扱え、絶縁性樹脂５０をモール
ドする際、金型への搬送、金型への実装の作業が非常に
楽になる特徴を有する。
【００５０】本発明の第５の工程は、図６に示す如く、
裏面からのスクライブにより分離溝６１の残りの厚み部
分の導電箔６０を除去することにある。
【００５１】本工程は、裏面からハーフスクライブを行
うことで、分離溝６１の残りの厚み部分を除去し、導電
パターン５１を分離するものである。具体的には、導電
箔の裏面から分離溝６１の残りの導電箔６０の厚み部分
が除去されるような深さでスクライブを行う。本工程で
も、表面ハーフスクライブの工程と同じように、１回の
スクライブで、複数個の回路装置部６５の分離溝の残り
の厚み部分が除去されるので、効率的に作業が行える。
【００５２】更に、導電パターン５１の裏面処理を行
い、図７に示す最終構造を得る。すなわち、必要によっ
て露出した導電パターン５１に半田等の導電材を被着
し、回路装置として完成する。
【００５３】本発明の第６の工程は、図８に示す如く、
絶縁性樹脂５０を各搭載部６５毎にスクライブにより分
離することにある。
【００５４】本工程では、ブロック６２をスクライブ装
置の載置台に真空で吸着させ、各搭載部６５間のダイシ
ングライン７０に沿って分離溝６１の絶縁性樹脂５０を
ダイシングし、個別の回路装置５３に分離する。
【００５５】本工程で、ブレード６９は絶縁性樹脂５０
と導電箔６０を切断する切削深さで行い、ダイシング装
置からブロック６２を取り出した後にローラでチョコレ
ートブレークするとよい。周知ではあるが、ダイシング
は縦方向にすべてのダイシングライン７０をダイシング
をした後、載置台を９０度回転させて横方向のダイシン
グライン７０に従ってダイシングを行う。
【００５６】また、これまでの説明では分離溝６１の形
成を表面からの表面ハーフスクライブと、裏面からの裏
面ハーフスクライブの２回の工程にわけて行った。しか
し、図９のフローチャートに示す如く、表面からのハー
フスクライブを行わず、裏面からのハーフスクライブの
みにより導電箔の分離溝を形成する方法もある。
【００５７】具体的にいうと、図４（Ｂ）に示す如く、
これまでの説明に係るような複数の回路素子５７を有す
るような回路装置では、分離溝６１の上に回路素子５７
Ａが設置されていた。従って、裏面からのハーフスクラ
イブのみにより分離溝６１を形成した場合、どうしても
回路素子５７Ａを傷つけてしまう。このことにより、分
離溝の形成を、表面からのハーフスクライブの工程と、
裏面からのハーフスクライブの工程の２つの工程により
行った。
【００５８】しかし、１つの回路素子からなる半導体装
置の場合は、図１０（Ａ）（Ｂ）に示す如く、回路素子
の下に分離溝６１が存在しない。従って、裏面からのハ
ーフスクライブのみで分離溝を形成した場合でも、回路
素子５７を傷つけてしまうことが無い。このことによ
り、１つの回路素子５７からなる回路装置の場合は、表
面からのハーフスクライブの工程を省くことができる。
従って、更に工程を簡略化した回路装置の製造が行え
る。
【００５９】
【発明の効果】本発明では、導電パターンの材料となる
導電箔自体を支持基板として機能させ、分離溝の形成時
あるいは回路素子の実装、絶縁性樹脂の被着時までは導
電箔で全体を支持し、また導電箔を各導電パターンとし
て分離する時は、絶縁性樹脂を支持基板にして機能させ
ている。従って、回路素子、導電箔、絶縁性樹脂の必要
最小限で製造できる。従来例で説明した如く、本来回路
装置を構成する上で支持基板が要らなくなり、コスト的
にも安価にできる。また支持基板が不要であること、更
には絶縁性樹脂と導電箔の厚みの調整が可能であること
により、非常に薄い回路装置が形成できるメリットもあ
る。
【００６０】また、スルーホールの形成工程、導体の印
刷工程（セラミック基板の場合）等を省略できるので、
従来より製造工程を大幅に短縮でき、全行程を内作でき
る利点を有する。またフレーム金型も一切不要であり、
極めて短納期となる製造方法である。
【００６１】また本発明では、スクライブで分離溝の形
成を行うことにより工程の簡略化を実現した。つまり、
スクライブ設備で個々の回路素子部の分割を行うと共
に、各回路素子の導電パターンの電気的分離も行う。こ
のことにより、マスク設備およびエッチング設備が不要
になり、これらの設備の無い工場でも斯かる回路装置が
作成可能である。
【００６２】更にまた、本発明ではエポキシ樹脂を塗布
することにより樹脂封止を行うので、トランスファーモ
ールドやインジェクションモールドで必要とされるモー
ルド金型が不要とかり設備および工程の簡略化ができ
る。
【図面の簡単な説明】
【図１】本発明の製造フローを説明する図である。
【図２】本発明の回路装置の製造方法を説明する図であ
る。
【図３】本発明の回路装置の製造方法を説明する図であ
る。
【図４】本発明の回路装置の製造方法を説明する図であ
る。
【図５】本発明の回路装置の製造方法を説明する図であ
る。
【図６】本発明の回路装置の製造方法を説明する図であ
る。
【図７】本発明の回路装置の製造方法を説明する図であ
る。
【図８】本発明の回路装置の製造方法を説明する図であ
る。
【図９】本発明の回路装置の製造方法を説明する図であ
る。
【図１０】本発明の回路装置の製造方法を説明する図で
ある。
【図１１】従来の回路装置の実装構造を説明する図であ
る。
【図１２】従来の回路装置を説明する図である。
【図１３】従来の回路装置の製造方法を説明する図であ
る。
【図１４】従来の回路装置の製造方法を説明する図であ
る。

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 導電箔を用意する工程と、 スクライブにより前記導電箔に形成予定の複数個の各搭
    載部およびリードに前記導電箔よりも浅い分離溝を形成
    する工程と、 前記導電箔に形成予定の複数個の前記各搭載部に回路素
    子を固着する工程と、 前記各搭載部の前記回路素子の電極と形成予定の前記リ
    ードとを電気的に接続する工程と、 前記各搭載部の前記回路素子を一括して被覆するように
    絶縁性樹脂で封止する工程と、 スクライブにより前記分離溝の残りの厚み部分を除去
    し、前記各搭載部およびリードの前記導電箔を電気的に
    分離する工程と、 前記導電箔と前記絶縁性樹脂をスクライブすることによ
    り、個別の前記搭載部およびリードに分離する工程とを
    具備することを特徴とする回路装置の製造方法。
  2. 【請求項２】 導電箔を用意する工程と、 前記導電箔に形成予定の複数個の各搭載部に回路素子を
    固着する工程と、 前記各搭載部の前記回路素子の電極と形成予定のリード
    とを電気的に接続する工程と、 前記各搭載部の前記回路素子を一括して被覆するように
    絶縁性樹脂で封止する工程と、 スクライブにより前記各搭載部および前記リードの前記
    導電箔を電気的に分離する工程と、 前記導電箔と前記絶縁性樹脂をスクライブすることによ
    り個別の前記搭載部およびリードに分離する工程とを具
    備することを特徴とする回路装置の製造方法。
  3. 【請求項３】 前記導電箔は銅、アルミニウム、鉄−ニ
    ッケルのいずれかを主材料として構成されることを特徴
    とする請求項１または請求項２に記載された回路装置の
    製造方法。
  4. 【請求項４】 前記回路素子は半導体ベアチップ、チッ
    プ回路部品のいずれかであることを特徴とする請求項１
    または請求項２に記載された回路装置の製造方法。
  5. 【請求項５】 前記絶縁性樹脂はエポキシ樹脂であり、
    前記エポキシ樹脂を塗布することにより封止を行うこと
    を特徴とする請求項１または請求項２に記載された回路
    装置の製造方法。
  6. 【請求項６】 前記導電箔には搭載部およびリードを多
    数個形成する導電パターンをマトリックス状に配列した
    ブロックを複数個並べたことを特徴とする請求項１また
    は請求項２に記載された回路装置の製造方法。
  7. 【請求項７】 前記ブロック毎に前記エポキシ樹脂を塗
    布することを特徴とする請求項６に記載された回路装置
    の製造方法。
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