KR101236030B1 - 트랜치-게이트 전계효과 트랜지스터 및 그 형성 방법 - Google Patents

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폴 써럽
딘 이 프로브스트
로버트 헤릭
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함자 일마즈
크리스토퍼 로렌스 렉서
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    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]

Abstract

모놀리식 집적 트랜치 전계효과 트랜지스터 및 쇼트키 다이오드는, 반도체 영역 내로 연장되는 게이트 트랜치를 포함한다. 실질적으로 삼각형의 형상을 갖는 소스 영역은, 상기 게이트 트랜치의 양측에 위치한다. 접속 개구부는, 인접한 게이트 트랜치들 사이에서 상기 반도체 영역 내로 연장된다. 도체층은, 상기 접속 개구부를 채워서, (a) 각 소스 영역의 경사진 측벽의 적어도 일부를 따라 상기 소스 영역 및, (b) 상기 접속 개구부의 바닥부를 따라 상기 반도체 영역과 전기적으로 접속하고, 상기 도체층은 상기 반도체 영역과 쇼트키 접속을 형성한다.
전계효과 트랜지스터, 쇼트키 다이오드, 트랜치 게이트, 전력 모스펫, 모놀리식 집적 디바이스.

Description

트랜치-게이트 전계효과 트랜지스터 및 그 형성 방법{TRENCHED-GATE FIELD EFFECT TRANSISTORS AND METHODS OF FORMING THE SAME}
본 출원은 2005년 4월 6일에 출원된 미국 가출원 제60/669,063호에 대해 우선권을 주장하며, 이는 여하한 목적으로 참조에 의해 그 전체가 본 명세서에 편입된다. 이하의 특허 출원은 여하한 목적으로 참조에 의해 그 전체가 본 명세서에 편입된다: 2004년 7월 15일에 출원된 미국 가출원 제60/588,845호, 2004년 12월 29일에 출원된 미국 출원 제11/026,276호, 및 2001년 4월 27일에 출원된 미국 출원 제09/844,347호(공개 번호 US2002/0008284).
본 발명은 일반적으로, 전력 반도체 기술에 관한 것이며, 보다 구체적으로 축적 방식(accumulation mode)과 증가 방식(enhancement-mode)의 트랜치 게이트 전계효과 트랜지스터(field effect transistors; FETs) 및 그 제조 방법에 관한 것이다.
전력 반도체 응용제품에서의 주요한 구성 요소는 솔리드 상태(solid state) 스위치이다. 자동차용 응용제품에서의 점화 제어에서부터 전지로 동작하는 소비자 전자 제품(battery-operated consumer electronic devices), 산업용 응용제품에서의 전력 컨버터에 이르기까지, 특정 응용제품의 요구를 최적으로 충족시키는 전력 스위치에 대한 요구가 존재한다. 예를 들면, 전력 금속 산화막 반도체 전계효과 트랜지스터(power MOSFET), 절연 게이트 양극성 트랜지스터(insulated-gate bipolar transistor; IGBT), 및 다양한 타입의 사이리스터(thyristor)를 포함하는 솔리드 상태 스위치는, 이러한 요구에 부응하기 위해 계속 발전해 왔다. 전력 모스펫(power MOSFET)의 경우, 많은 다른 기술들 가운데, 예를 들면 측면 채널을 갖는 이중 확산 구조물(DMOS)(예를 들면, 브랜차드(Blanchard) 등의 미국 특허 제4,682,405호), 트랜치 게이트 구조물(예를 들면, 모(Mo) 등의 미국 특허 제6,429,481호), 및 트랜지스터 드리프트 영역(drift region)에서의 전하 평형화(charge balancing)를 위한 다양한 기술들(예를 들면, 템플(Temple)의 미국 특허 제4,941,026호, 첸(Chen)의 미국 특허 제5,216,275호, 및 닐슨(Neilson)의 미국 특허 제6,081,009호)이 서로 다른, 그리고 종종 경쟁적인 성능 요건을 다루기 위해 발전해 왔다.
전력 스위치에 대한 한정 성능 특성들(defining performance characteristics) 중 몇몇은 상기 스위치의 온-저항(on-resistance), 파괴 전압(breakdown voltage) 및 스위칭 속도이다. 특정 응용제품의 요건에 따라, 이러한 성능 규범은 각각 서로 다르게 강조된다. 예를 들면, 약 300-400 볼트보다 높은 전력 응용제품에 대해, IGBT는 전력 모스펫에 비해 본질적으로 낮은 온-저항을 나타내지만, 더 느린 턴오프(turn-off) 특성으로 인해 스위칭 속도는 더 낮다. 따 라서, 낮은 온-저항을 요구하고 낮은 스위칭 주파수를 갖는 400 볼트보다 높은 응용제품들에 대해서는 IGBT가 선호되는 스위치인 반면, 전력 모스펫은 상대적으로 높은 주파수의 응용제품에 대해 종종 선택되는 장치이다. 만약 주어진 응용제품의 주파수 요건에 따라 사용되는 스위치의 타입이 정해진다면, 전압 요건은 특정 스위치의 구조상의 구성을 결정한다. 예를 들면, 전력 모스펫의 경우, 드레인-소스간 온-저항 RDSon과 파괴 전압과의 사이의 비례성 때문에, 낮은 RDSon을 유지하면서 트랜지스터의 전압 성능을 개선하는 점에 있어서 문제가 야기된다. 트랜지스터 드리프트 영역에서의 다양한 전하 평형화 구조물이 이러한 문제를 다루기 위해 서로 다른 성공도를 나타내며 발전되어 왔다.
전계효과 트랜지스터의 두 가지의 변형이 축적 방식 FET와 증가 방식 FET이다. 기존의 축적 방식 FET에서는, 반전 채널(inversion channel)이 형성되지 않으므로, 채널 저항이 제거됨으로써 트랜지스터 전력 처리 능력과 그 효율을 개선한다. 나아가, pn 본체 다이오드(pn body diode)를 갖지 않으므로, 동기 정류 회로(synchronous rectification circuits)에서의 pn 다이오드에 기인한 손실이 감소된다. 기존의 축적 트랜지스터의 단점은, 충분한 높은 반전 바이어스 전압을 지원하기 위해 드리프트 영역이 저농도로 도핑될(lightly doped) 필요가 있다는 점이다. 그러나, 저농도로 도핑된 드리프트 영역은 더 높은 온-저항과 더 낮은 효율을 야기한다. 유사하게, 증가 방식 FET에서는, 트랜지스터 파괴 전압을 향상시키는 것이 종종 더 높은 온-저항을 야기하거나, 또는 그 역의 현상을 야기한다.
또한 장치 성능 파라미터는 제작 프로세스에 의해 영향을 받는다. 다양한 개선된 처리 기술들을 발전시킴으로써, 이러한 문제들 중 몇몇을 다루기 위한 시도들이 행해졌다. 전력 스위치가 휴대용 소비자 전자 제품에 있든지 통신 시스템에서의 라우터 및 허브에 있든지 간에, 상기 전력 스위치에 대한 응용제품의 다양성은 전자 산업 분야의 확장과 함께 계속하여 성장하고 있다. 따라서 전력 스위치는 여전히 높은 발전 잠재력을 갖는 반도체 장치이다.
본 발명은 전력 장치뿐만 아니라 그 제조 방법을 위한 다양한 실시예들을 제공한다. 넓게는, 본 발명의 일 국면에 따르면, 쇼트키 다이오드(Schottky diode)가 축적 방식 FET 또는 증가 방식 FET와 함께 단일 셀(cell)에 최적으로 집적된다. 본 발명의 다른 국면들에 따르면, 자기 정렬되는(self-aligned) 특성뿐만 아니라 다른 이점들 및 특성들을 갖는 다양한 전력 트랜지스터 구조물을 제조하는 방법이 제공된다.
본 발명의 일 실시예에 따라, 모놀리식 집적(monolithically integrated) 전계효과 트랜지스터 및 쇼트키 다이오드는, n+ 에피택시 반도체층을 통해 n- 에피택시 반도체 영역 내로 연장되는 게이트 트랜치를 포함한다. 실질적으로 삼각형의 형태를 갖는 소스 영역은 상기 게이트 트랜치의 양측에 위치한다. 접속 개구부(開口部)가 인접한 게이트 트랜치들 사이에서 상기 n- 에피택시 반도체 영역 내로 연장된다. 도전 층이, (a) 각 소스 영역의 경사진 측벽의 적어도 일부를 따라 상기 소스 영역과 전기적으로 접속하고, 또한 (b) 상기 접속 개구부의 바닥부를 따라 상기 반도체 영역과 전기적으로 접속하기 위해, 상기 접속 개구부를 채우고, 상기 도전 층은 상기 n- 에피택시 반도체 영역과 쇼트키 접속을 형성한다.
본 발명의 다른 실시예에 따르면, 모놀리식 집적 트랜치 FET 및 쇼트키 다이오드가 기판 위에서 연장되는 에피택시층 내로 연장되고 상기 에피택시층 내에서 종단되는 게이트 트랜치를 포함한다. 각 게이트 트랜치는 최상측에 유전체 물질을 갖는 리세스 게이트를 그 내부에 포함한다. 상기 에피택시층은 상기 기판과 동일한 도전성 타입을 갖고, 상기 기판보다 낮은 도핑 농도를 갖는다. 소스 영역은 상기 게이트 트랜치의 양측에 위치하고, 각 소스 영역은 상기 유전체 물질의 최상면 아래에 최상면을 갖는다. 접속 개구부가 인접한 게이트 트랜치들 사이에서 상기 에피택시층 내로 연장된다. 도체층이 상기 소스 영역 및 상기 에피택시층과 전기적으로 접속하기 위해, 그리고 상기 반도체 영역과 쇼트키 접속을 형성하기 위해 상기 접속 개구부를 채운다. 상기 에피택시층 및 상기 소스 영역은 실리콘 카바이드, 갈륨 질화물 및 갈륨 비화물 중 하나를 포함한다.
본 발명의 또 다른 실시예에 따르면, 모놀리식 집적 트랜치 FET 및 쇼트키 다이오드는 제1 도전성 타입의 반도체 영역 내로 연장되는 게이트 트랜치를 포함하며, 각 게이트 트랜치는 최상측에 유전체 물질을 갖는 리세스 게이트를 그 내부에 포함한다. 상기 제1 도전성 타입의 소스 영역이 상기 게이트 트랜치의 양측에 위치한다. 각 소스 영역은, 대응되는 리세스 게이트 최상측의 상기 유전체 물질의 상면에 비해 우묵하게 된 상면을 포함한다. 대응하는 소스 영역과 상기 반도체 영역 사이에서 각각의 게이트 트랜치 측벽을 따라, 제2 도전성 타입의 본체 영역이 연장된다. 인접하는 게이트 트랜치들 사이에서 상기 반도체 영역 내로 접속 개구부가 연장된다. 도체층이 상기 접속 개구부를 채우고, 상기 소스 영역, 상기 본체 영역 및 상기 반도체 영역과 전기적으로 접속하며, 상기 도체층은 상기 반도체 영역과 쇼트키 접속을 형성한다.
본 발명의 다른 실시예에 따르면, 모놀리식 집적 트랜치 FET 및 쇼트키 다이오드는 반도체 영역 내로 연장되는 게이트 트랜치를 포함하고, 각 게이트 트랜치는, 최상측에 유전체 물질을 갖는 게이트를 그 내부에 포함한다. 모든 두 개의 인접한 게이트 트랜치들 사이에 위치한 인접한 반도체 소스 스페이서들의 각 쌍이 그 사이에 접속 개구부를 형성하도록, 반도체 소스 스페이서가 상기 게이트 트랜치의 양측에 위치한다. 도체층이 상기 접속 개구부를 채우고 상기 반도체 소스 스페이서 및 상기 반도체 영역과 접속하며, 상기 반도체 영역과 쇼트키 접속을 형성한다.
본 발명의 다른 실시예에 따르면, 모놀리식 집적 트랜치 FET 및 쇼트키 다이오드는 제1 도전성 타입의 반도체 영역 내로 연장되는 게이트 트랜치를 포함한다. 상기 게이트 트랜치의 양측에 상기 제1 도전성 타입의 소스 영역이 위치한다. 실드 전극은 각각의 게이트 트랜치의 바닥부를 따라 위치하고, 실드 유전체층에 의해 상기 반도체 영역으로부터 절연된다. 게이트가 각각의 트랜치 내의 상기 실드 전극 위에 위치하고, 상기 게이트 및 상기 실드 전극은 그 사이에 유전체층을 포함한다. 유전체 캡이 상기 게이트 위에 위치한다. 도체층이 상기 반도체 영역과 쇼트키 접속을 형성하도록, 상기 소스 영역 및 상기 반도체 영역과 접속한다.
이하에서, 본 발명의 이러한 그리고 다른 국면들이 첨부된 도면들과 관련하여 보다 상세히 기재된다.
도 1은 본 발명의 바람직한 실시예에 따른, 집적된 쇼트키를 갖는 트랜치- 게이트 축적 FET의 단순화된 단면도이다.
도 2A-2I는 본 발명의 바람직한 실시예에 따른, 도 1에서의 집적된 FET-쇼트키 다이오드 구조물을 형성하기 위한 다양한 처리 단계들을 도시하는 단순화된 단면도이다.
도 3A-3E는 본 발명의 다른 바람직한 실시예에 따른, 도 2G-2I에 의해 도시된, 상기 처리 시퀀스의 후반부에서의 단계들을 대체하는 처리 단계들을 도시하는 단순화된 단면도이다.
도 3EE는, 도 3A-3E의 처리 시퀀스에서의 유전체 스페이서들이 최상측 도전 층을 형성하기에 앞서 제거되는 다른 실시예의 단순화된 단면도이다.
도 4는, 실드 전극이 게이트 아래에 형성되는, 도 3EE에서의 구조물의 변형례의 단순화된 단면도이다.
도 5는, 접속 개구부가 게이트 트랜치와 실질적으로 동일한 깊이까지 연장되는, 도 3E에서의 구조물의 변형례의 단순화된 단면도이다.
도 6은, 도 5의 축적 FET-쇼트키 다이오드 구조물의 증가 방식 변형례의 단순화된 단면도이다.
도 7A는, 하나가 다른 하나보다 더 깊은 쇼트키 접속 리세스(recess)를 갖는 두 개의 SiC 기반의 축적 FET들에 대해, 전기력선(electric field line)이 보여지 는 시뮬레이션 결과를 도시한다.
도 7B는, 보다 깊은, 그리고 보다 얕은 쇼트키 접속 리세스의 두 가지 경우에 대한, 드레인 전류 대 드레인 전압의 시뮬레이션된 그래프이다.
도 8은 본 발명의 바람직한 실시예에 따른, 폴리실리콘 소스 스페이서를 갖는 트랜치-게이트 축적 FET의 단순화된 단면도이다.
도 9A-9H, 9I-1 및 9J-1은 본 발명의 바람직한 실시예에 따른, 도 8에서의 FET-쇼트키 다이오드 구조물을 형성하기 위한 다양한 처리 단계들을 도시하는 단순화된 단면이다.
도 9I-2 및 9J-2는, 도 8에서의 FET-쇼트키 다이오드 구조물의 변형례를 이끌어내는, 도 9I-1 및 9J-1에 대응하는 단계들을 대체하는 처리 단계들을 도시하는 단순화된 단면도이다.
도 10 및 11은 실드 전극이 게이트 아래에 형성되는, 도 9J-1 및 9J-2에서의 FET-쇼트키 구조물의 변형례를 각각 도시하는 단순화된 단면도이다.
도 12는, 본 발명의 다른 실시예에 따른, 게이트 아래에 실드 전극을 갖는 트랜치-게이트 축적 FET-쇼트키 구조물의 단순화된 단면도이다.
도 13은, 인접한 트랜치들 사이의 쇼트키 영역이 MPS 구조물을 형성하기 위해 변경되는, 도 11의 실시예의 변형례를 도시하는 단순화된 단면도이다.
도 14는, 도 1에서의 FET-쇼트키 구조물에 대한, 드레인 전류 대 드레인 전압 특성(좌측 그래프) 및 게이트 전압 대 게이트 전하(우측 그래프)의, 시뮬레이션된 그래프를 나타낸다.
도 15A-15H는 본 발명의 다른 실시예에 따른, 자기 정렬되는 특성을 갖는 트랜치-게이트 FET를 형성하기 위한 다양한 처리 단계들을 도시하는 단순화된 단면도이다.
도 16은 본 발명의 다른 실시예에 따른, 평탄하지 않은 최상면을 갖는(최상측 금속 형성 이전) p-채널 트랜치-게이트 FET의 등축도를 도시한다.
도 17A, 17B-1 및 17B-2는 도 16에서의 FET를 형성하기 위한 두 가지의 간략화된 처리 시퀀스에 대한 단면도이다.
도 18은 본 발명의 실시예에 따른, 자기 정렬된 소스 및 초고농도의 본체 영역을 형성하기 위한 기술을 도시하는 단면도이다.
도 18A-18I는 본 발명의 바람직한 실시예에 따른, 도 18에서 도시된 트랜치-게이트 FET를 형성하기 위한 다른 처리 단계들에서의 단면도이다.
도 19A-19H는, 본 발명의 다른 바람직한 실시예에 따른, 표면 폴리실리콘이 형성되지 않고, 도 18A-18I의 처리에 비해 마스크의 수가 감소되는 처리 시퀀스의 다양한 처리 단계들에서의 단면도이다.
도 20A-20G는, 본 발명의 또 다른 바람직한 실시예에 따른 도 18A-18I에 비해 마스크의 수가 감소되는 다른 처리 시퀀스를 도시하는 단면도이다.
도 21A-21H는, 본 발명의 바람직한 실시예에 따른, 쇼트키 다이오드가 FET와 함께 집적되는 것을 제외하고는, 도 18A-18I로부터 산출되는 것과 유사한 트랜치-게이트 FET를 형성하기 위한 처리 시퀀스를 도시하는 단면도이다.
도 22A-22F는 본 발명의 다른 실시예에 따른, 감소된 마스크 수를 갖는 트랜 치-게이트 FET를 형성하기 위한 또 다른 처리 시퀀스를 도시하는 단면도이다.
도 23A-23I는 본 발명의 또 다른 실시예에 따른, 자기 정렬되는 특성을 갖는 트랜치-게이트 FET를 형성하기 위한 다른 처리 단계에서의 단면도이다.
도 24A-24I는 본 발명의 또 다른 실시예에 따른, 자기 정렬되는 특성을 갖는 트랜치-게이트 FET를 형성하기 위한 다른 처리 단계에서의 단면도를 도시한다.
전력 스위치는 전력 모스펫(MOSFET), IGBT, 다양한 타입의 사이리스터 등의 중에서 어느 하나에 의해 구현될 수 있다. 본 명세서에서 나타난 많은 새로운 기술들은 기술(記述)의 목적으로 전력 모스펫을 기초로 기재되어 있다. 그러나, 본 명세서에 기재된 본 발명의 다양한 실시예들은 전력 모스펫에 한정되지 않고, 예를 들면, IGBT와 다른 타입의 양극성(bipolar) 스위치를 포함하는 많은 다른 타입의 전력 스위치 기술들에 적용될 수 있다는 점이 이해되어야 한다. 나아가, 기술(記述)의 목적으로, 본 발명의 다양한 실시예들이 특정 p와 n 타입 영역을 포함하는 것으로 나타내어졌다. 본 발명이 속하는 기술 분야에서 통상의 지식을 지닌 자는 본 명세서의 기술적 사상이 다양한 영역들의 도전성(conductivity)이 역전되는 장치들에도 동일하게 적용될 수 있다는 것을 이해할 것이다.
도 1은 본 발명의 바람직한 실시예에 따른, 쇼트키 다이오드와 함께 단일 셀(cell)에 최적으로 집적된 트랜치-게이트 축적 전계효과 트랜지스터(FET)의 단순화된 단면도를 도시한다. 저농도로 도핑된(lightly doped) n-타입 에피택시 층(epitaxial layer) 104가 고농도로 도핑된(highly doped) n-타입 기판 102 위에서 연장되고 상기 기판 102와 접속된다. 게이트 트랜치 106이 에피택시층 104 내로 연장되고 상기 에피택시층 104 내에서 종단된다. 각각의 게이트 트랜치 106은 그 측벽과 바닥을 따라 유전체층 108로 덮이고, 리세스 게이트(recessed gate) 110과, 상기 리세스 게이트 110의 최상측의 절연 물질 112를 포함한다. n-타입 도전성을 갖는 삼각형의 소스 영역 114가 트랜치 106의 양측에 위치한다. 소스 영역 114는 폴리실리콘 게이트 110과 수직 방향을 따라 중첩된다. 이러한 중첩의 부재가 트랜지스터 온-저항 Rdson에 극소의 영향만을 줄 수 있는 고전압 FET와 같은 응용제품에서는, 상기 중첩이 필요하지 않다. 게이트-소스간 상기 중첩의 부재는 저전압 트랜지스터에서의 Rdson에 보다 큰 영향을 주고, 그러한 트랜지스터에서는 상기 중첩의 존재가 그 자체로 이점이 될 것이다.
소스 영역 114와 함께 에피택시층 104의 리세스부(recessed portion)는 둥글려진 바닥을 갖는 V-자형 접속 개구부 118을 형성한다. 쇼트키 배리어 금속(Schottky barrier metal) 120이, 소스 영역 114의 경사진 측벽을 따라 소스 영역 114와의 접속을 형성하고 상기 리세스부 내에서 에피택시층 104와 접속하기 위해, 구조물 위에서 연장되고 접속 개구부 118을 채운다. 소스 영역 114는 고농도로 도핑되고 에피택시층 104는 저농도로 도핑되므로, 최상측 도체층 120은 소스 영역 114와 오옴 접속(ohmic contact)을 형성하고, 에피택시층 104와 쇼트키 접속을 형성한다. 일 실시예에서, 쇼트키 배리어 금속 120은 티타늄을 포함한다. 예를 들면 알루미늄(또는 티타늄)을 포함하는 후면 도체층 122가 기판 102와 접속한다.
증가 방식(enhancement-mode) 트랜지스터와는 달리, 도 1에서의 구조물 100의 축적 방식(accumulation-mode) 트랜지스터는 차단 웰(blocking well)(본 예에서는 p-타입임)이나, 그 내부에 도전 채널이 형성되는 본체 영역을 포함하지 않는다. 그 대신, 축적 층이 트랜치 측벽을 따라 에피택시층 104 내에 형성될 때, 도전 채널이 형성된다. 구조물 100의 트랜지스터는 대체로, 채널 영역의 도핑 농도 및 게이트 110의 도핑 타입에 따라서 온(on) 또는 오프(off)이다. 상기 채널 영역이 완전히 고갈되고 저농도로 반전될 때, 상기 트랜지스터는 오프가 된다. 또한, 반전 채널이 형성되지 않기 때문에, 채널 저항이 제거되어 트랜지스터 전력 처리 성능과 그 효율을 향상시킨다. 나아가, pn 본체 다이오드를 갖지 않으므로, 동기 정류 회로(synchronous rectification circuits)에서의 pn 다이오드에 기인한 손실이 감소된다.
도 1의 실시예에서, 구조물 100의 FET는 소스 도체를 형성하는 최상측 도체층 120과 드레인 도체를 형성하는 바닥측 도체층 120을 갖는 수직 트랜치-게이트 축적 모스펫(MOSFET)이다. 다른 실시예에서, 기판 102는 p-타입이고, 이로써 축적 IGBT를 형성한다.
도 2A-2I는 본 발명의 바람직한 실시예에 따라, 도 1의 집적된 FET-쇼트키 다이오드 구조물 100을 형성하기 위한 다양한 처리 단계들을 도시하는 단순화된 단면도이다. 도 2A에서, 하측 에피택시층 204와 상측 에피택시층 205는 기존의 방법을 이용하여 n-타입의 기판 202 위에 차례로 형성된다. 또는, 에피택시층 204, 205를 포함하는 초기 웨이퍼 물질(starting wafer material)이 사용될 수 있다. 상측 n-타입 에피택시층 205는 하측 n-타입 에피택시층 204보다 더 높은 도핑 농도를 갖는다. 도 2B에서, 이미 알려진 기술들을 이용하여, 상측 에피택시층 205를 통해 연장되고 하측 에피택시층 204 내에서 종단되는 트랜치 206을 형성하기 위해, 실리콘을 정의하고 식각하도록 마스크(도시되지 않음)가 이용된다. 기존의 건식 또는 습식 식각이 상기 트랜치를 형성함에 있어서 사용될 수 있다. 도 2C에서, 예를 들면 산화물을 포함하는 유전체층 208이 상기 구조물 위에 성장(growth)되거나 증착(deposit)되어, 그로써 트랜치 206의 측벽 및 바닥이 유전체층 208로 덮인다.
도 2D에서, 폴리실리콘의 층 209이 기존의 기술을 이용하여 트랜치 206을 채우기 위해 증착된다. 폴리실리콘층 209는 필요한 게이트 도핑 타입 및 농도를 얻기 위해, 인-시튜(in-situ) 도핑될 수 있다. 도 2E에서, 폴리실리콘층 209는 기존의 기술을 이용하여, 게이트 210을 형성하기 위해 에치-백(etch-back)되고 트랜치 206 내로 우묵하게 된다. 리세스 게이트(recessed gate) 210은 상측 에피택시층 205와 수직 방향을 따라 중첩된다. 상기한 바와 같이, 리세스 게이트 210은 목표 응용제품과 소기의 목적에 따라서 상측 에피택시층 205와 중첩될 필요가 없다(즉, 처리 시퀀스와 최종 구조물이 이러한 중첩에 의해 제한될 필요가 없음). 다른 실시예에서, 게이트 210은 폴리실리콘 카바이드(polysilicon carbide) 또는 금속을 포함한다.
도 2F에서, 예를 들면 산화물로부터의 유전체층 211이, 상기 구조물 위에 형성되고, 기존의 기술을 이용하여 평탄화된다. 도 2G에서, 유전체층 211의 부분들 212가 리세스 게이트들 210 위해 잔존하는 한편, 상측 에피택시층 205의 표면 영역 을 노출시키기 위해, (활성 영역 내의) 상기 평탄화된 유전체층 211의 블랭킷 식각(blanket etch)이 적어도 본 장치의 활성 구역내에서 수행된다. 도 2H에서, 둥글려진 바닥을 갖는 V-자형 접속 개구부 218을 형성하기 위해, 각이 있는 블랭킷 실리콘 식각(blanket angled silicon etch)(예를 들면, 상기 활성 영역에서의 건식 식각)이 기존의 기술을 이용하여 적어도 상기 활성 구역에서 수행된다. 접속 개구부 218은 상측 에피택시층 205를 완전히 통과하여 연장되어, 모든 두 개의 인접한 트랜치들의 사이에 두 개의 소스 영역 214를 형성한다. 접속 개구부 218은 하측 에피택시층 204의 상반부로 연장되고 상기 상반부 내에서 종단된다.
도 2I에서, 최상측 도체층 220이 기존의 기술을 이용하여 형성된다. 최상측 도체층 220은 쇼트키 배리어 금속을 포함한다. 도시된 바와 같이, 최상측 도체층 220은 소스 영역 214의 경사진 측벽을 따라 소스 영역 214와 접속을 형성하고, 접속 개구부 218의 바닥을 따라 하측 에피택시층 204와 접속을 형성하도록, 접속 개구부 218을 채운다. 소스 영역 214는 고농도로 도핑되고 하측 에피택시층 204는 저농도로 도핑되므로, 최상측 도체층 220은 소스 영역 214와 오옴 접속을 형성하고, 하측 에피택시층 204와 쇼트키 접속을 형성한다. 상기로부터 알 수 있듯이, 소스 영역 214와 쇼트키 접속은 트랜치 206에 자기 정렬된다.
도 3A-3E는, 본 발명의 다른 바람직한 실시예에 따른, 도 2G-2I에 의해 도시된 처리 시퀀스의 후반부에서의 단계들을 대체하는 처리 단계들을 도시하는 단순화된 단면도이다. 따라서, 본 실시예에서, 도 2A 내지 도 2G에 의해 도시된 것과 동일한 처리 단계들이 도 3B에 의해 도시된 단계에 선행하여 수행된다(도 3A에 의해 도시된 단계는 도 2G에 의해 도시된 단계와 동일함). 도 3B에서, 이후의 유전체 스페이서 316의 형성에 적합하도록 유전체층 312의 상부 측벽을 충분히 노출시키기 위해, 상측 에피택시층 305가 에치-백 된다. 일 실시예에서, 제2 에피택시층 305는 0.05-0.5㎛ 범위의 양만큼 에치-백 된다. 도 3C에서, 스페이서 316이 기존의 기술을 이용하여 유전체층 312의 상기 노출된 상부 측벽에 인접하여 형성된다. 스페이서 316은 유전체층 312와는 다른 유전체 물질로 이루어진다. 예를 들면, 유전체 물질 312가 산화물로 이루어지면, 스페이서 316은 질화물로 이루어질 수 있다.
도 3D에서, 상측 에피택시층 305의 상기 노출된 표면 구역이 에피택시층 305를 통해 완전히 우묵하게 되고, 이로써 하측 에피택시층 304 내로 연장되는 접속 개구부 318을 형성한다. 상측 에피택시층 305를 완전히 통과하여 우묵하게 만드는 것으로써, 상측 에피택시층 305의 스페이서 316의 바로 아래에 있는 부분들 314만이 잔존한다. 부분들 314가 트랜지스터 소스 영역을 형성한다. 상기로부터 알 수 있듯이, 이에 따라 접속 개구부 318과 소스 영역 314가 트랜치 306에 자기 정렬된다. 도 3E에서, 최상측 도체층 320과 바닥측 도체층 322가 기존의 기술을 이용하여 형성된다. 도체층 320은 쇼트키 배리어 금속을 포함한다. 도시된 바와 같이, 최상측 도체 320은 소스 영역 314의 측벽을 따라 소스 영역 314와 접속을 형성하고, 하측 에피택시층 304의 리세스부(recessed portion)와 접속을 형성하도록, 접속 개구부 318을 채운다. 소스 영역 314는 고농도로 도핑되고 하측 에피택시층 304는 저농도로 도핑되므로, 최상측 도체층 320는 소스 영역 314와 오옴 접속을 형성하고, 하측 에피택시층 304과 쇼트키 접속을 형성한다.
도 3EE에 도시된 다른 실시예에서, 상기 최상측 도체층을 형성하기에 앞서, 유전체층 스페이서 316이 제거되어 소스 영역 314의 최상면을 노출시킨다. 따라서, 최상측 도체층 321이 소스 영역 314의 최상면과 측벽을 따라 접속을 형성한다. 이로써, 소스 접속 저항이 감소된다. 상기 기술된 다양한 실시예들의 다른 변형례에서, 게이트를 형성하기 전에 각 트랜치의 바닥을 따라 두꺼운 바닥측 유전체를 형성하기 위해, 이미 알려진 기술들이 사용된다. 상기 두꺼운 바닥측 유전체는 밀러 용량(miller capacitance)을 감소시킨다.
본 명세서에 기술된 다양한 실시예들로부터 알 수 있듯이, 셀들의 열(列) 내에 여러 차례 반복되는 단일 셀에, 쇼트키 다이오드가 FET와 함께 최적으로 집적된다. 또한, 쇼트키 접속 및 소스 영역이 트랜치에 자기 정렬된다. 나아가, 상기 쇼트키 접속은 보다 낮은 온-저항 Rdson과 이에 따른 보다 낮은 온-상태(on-state) 손실을 이끌어내고, 또한 트랜지스터 역 복구 특성(transistor reverse recovery characteristics)를 향상시킨다. 또한, 양호한 차단 성능이 좁은 셀 피치를 요구하지 않고도 획득될 수 있다.
도 2A-2I 및 도 3A-3E에 의해 도시된 바람직한 처리 시퀀스에서는 확산(diffusion)이나 주입(implantation) 처리가 사용되지 않는다. 이러한 처리 시퀀스가 기존의 결정질 실리콘 물질(crystalline silicon material)에 사용될 수 있는 동시에, 상기 처리들은 확산, 주입, 및 도펀트 활성화 처리가 수행되고 처리되기 어려운 실리콘 카바이드(silicon carbide; SiC), 갈륨 질화물(gallium nitride; GaN) 및 갈륨 비화물(gallium arsenide; GaAs)와 같은 다른 타입의 물질들에의 이 용에 특히 적합하다. 그러한 실시예들에서, 트랜지스터의 다른 영역들은 물론, 기판, 하측 및 상측 에피택시층은 SiC, GaN 및 GaAs 중 하나를 포함할 수 있다. 나아가, 기존의 실리콘 카바이드 기반의 증가 방식 FET에서는, 온-저항에 대한 반전 채널의 기여도가 특히 높다. 이와 반대로, 도 2I 및 3E의 축적 트랜지스터의 실리콘 카바이드 실시예에 있어서 온-저항에 대한 축적된 채널의 기여도는 충분히 낮다.
도 4는 본 발명의 다른 실시예의 단면도를 도시한다. 도 4에서, 실드 전극(shield electrode) 424가 게이트 410 아래에 형성된다. 실드 전극 424는 실드 유전체 425에 의해 하측 에피택시층 404로부터 절연되고, 내부-전극 유전체 427에 의해 실드 전극 위에 놓이는 게이트 410으로부터 절연된다. 실드 전극 424는, 밀러 용량을 무시해도 좋을 양까지 감소시키고 이로써 트랜지스터 스위칭 손실을 현저히 감소시키는데 도움을 준다. 도 4에는 도시되지 않았지만, 실드 전극 424는 설계와 성능 요건이 요구하는 바에 따라 소스 영역 414, 또는 접지 전위, 또는 다른 전위에 전기적으로 연결된다. 만약 필요하다면, 동일한 또는 서로 다른 전위에 바이어스된 하나 이상의 실드 전극이 각 게이트 410 아래에 형성될 수 있다. 상기 실드 전극을 형성하기 위한 하나 또는 그 이상의 방법이, 공동으로 양도된 상기의 참조 출원 제11/026,276호에 개시되어 있다. 또한, 출원 제11/026,276호에 개시된 다른 전하 평형 구조물이 본 장치의 성능 특성을 보다 향상시키기 위해, 본 명세서에 개시된 다양한 실시예들과 결합될 수 있다.
소정의 기존 실리콘 카바이드 기반의 트랜치-게이트 트랜지스터의 한계는 낮 은 게이트 산화물 파괴 전압이다. 본 발명에 따르면, 쇼트키 접속 리세스를 더 깊이, 예를 들면 게이트 트랜치의 깊이의 절반보다 깊은 깊이까지 연장함으로써, 이러한 문제점이 처리된다. 도 5는 쇼트키 접속 리세스가 게이트 트랜치 506과 실질적으로 같은 깊이까지 연장되는 바람직한 실시예를 도시한다. 깊은 쇼트키 접속은 실드 게이트 산화물 508을 높은 전기장으로부터 보호하고, 이로써 게이트 산화물 파괴를 개선한다. 이는 두 개의 SiC 기반의 축적 FET들 - 그 중 하나는 더 깊은 쇼트키 접속 리세스를 포함함 - 에 대한 시뮬레이션 결과를 도시하는 도 7A로부터 알 수 있다. 전기력선은 더 얕은 쇼트키 접속 리세스(우측 도면)를 갖는 트랜지스터에서 트랜치의 바닥을 따라 나타나고, 더 깊은 쇼트키 접속 리세스 케이스를 갖는 트랜지스터(좌측 도면)에서는 제거되었다. 우측 도면에서의 게이트 트랜치 아래의 전기력선은 바닥에서 최상측으로 증가하는 전기장을 나타낸다. 즉, 가장 아래의 전기력선은 가장 높은 전기장에 대응하고, 가장 위의 전기력선은 가장 낮은 전기장에 대응한다.
깊은 쇼트키 접속 리세스의 추가적인 이점은 차단(blocking) 상태에서의 트랜지스터 누설(leakage)의 감소이다. 이는, 드레인 전류 대 드레인 전압이, 보다 깊은 쇼트키 접속 리세스 대 보다 얕은 쇼트키 접속 리세스에 대해 좌표가 그려진 도 7B에서의 시뮬레이션 결과로부터 보다 명확하게 나타난다. 도면으로부터 알 수 있듯이, 드레인 전압이 0V에서 200V로 증가됨에 따라, 더 얕은 쇼트키 접속 리세스의 경우에는 드레인 전류가 계속하여 상승하는 반면, 더 깊은 쇼트키 접속 리세스에 대해서는 상기 드레인 전류가 변동되지 않고 유지된다. 따라서, 쇼트키 접속을 에피택시층 504 내로 더 깊이 우묵하게 만드는 것에 의해, 더 높은 게이트 산화물 파괴뿐만 아니라 트랜지스터 누설에서의 실질적으로 감소가 이루어질 수 있다.
깊은 리세스(recessed) 쇼트키 접속 구조물(예를 들면, 도 5에서의 구조물)은 실리콘 카바이드 기반의 트랜지스터에 특히 적합한데, 왜냐하면 게이트 트랜치가 에피택시층 내로 실리콘 기반의 트랜지스터만큼 깊이 연장될 필요는 없기 때문이다. 이는, 정의 및 식각하기가 더 쉬운, 보다 얕은 쇼트키 접속 리세스를 허용한다. 그러나, 게이트 산화물 파괴와 트랜지스터 누설에서의 유사한 개선이 SiC, GaN 및 GaAs와 같은 다른 타입의 물질들을 이용하는 유사한 구조물에 대해서도 획득될 수 있다.
도 6은 도 5의 구조물에서의 축적 FET의 증가 방식 FET 변형례를 도시한다. 도 6에서, p-타입 본체 영역 613이, 대응하는 소스 영역 614 바로 아래의 각 트랜치 측벽을 따라 연장된다. 도시된 바와 같이, 최상측 도체층 620과 N-에피택시층 604 간의 쇼트키 접속의 형성을 허용하기 위해, 깊은 접속 개구부 618이 본체 영역 613의 바닥면 아래로 연장된다. 기존의 모스펫에서와 같이, 도 6에서의 모스펫이 온-상태에 있을 때, 전류는 본체 영역 613 내의 각 트랜치 측벽을 따라 연장되는 채널을 통해 흐른다. 도 6의 실시예의 변형례에서는, 스페이서 616이 제거되어 최상측 도체층 620이 소스 영역 614와 그 최상면을 따라 접속한다.
도 8은 본 발명의 바람직한 다른 실시예에 따라, 쇼트키 다이오드와 함께 단일 셀에 최적으로 집적된, 스페이서 소스 영역을 갖는 축적 방식 FET의 단면도를 도시한다. n-타입 에피택시층 1104가 n-타입 기판 1102 위에서 연장되고, 상기 기 판과 접속된다. 게이트 트랜치 1106이 에피택시층 1104 내로 연장되고, 상기 에피택시층 내에서 종단된다. 각 게이트 트랜치 1106은 측벽과 바닥을 따라 유전체층 1108로 채워지고, 게이트 1110 및, 상기 게이트 1110의 최상측의 절연 물질 1112를 포함한다. n-타입 물질, 예를 들면 n-타입 폴리실리콘의 스페이서 소스 영역 1114는 에피택시층 1104 위에 존재하고, 트랜치 1106의 양측에 위치한다.
스페이서 소스 영역 1114는 접속 개구부 1118을 형성하고, 상기 접속 개구부 1118을 통해, 최상측 도체층 1120이 에피택시층 1104 및 소스 영역 1114 양쪽 모두와 전기적으로 접속한다. 최상측 도체층 1120은 쇼트키 배리어 금속을 포함한다. 에피택시층 1104는 저농도로 도핑되므로, 최상측 도체층 1120은 에피택시층 1104와 쇼트키 접속을 형성한다.
상기 실시예들에서와 같이, 구조물 1100의 축적 방식 트랜지스터는 (본 예에서는 p-타입의) 차단 웰(blocking well)이나 그 내부에 도전 채널이 형성되는 본체 영역을 포함하지 않는다. 그 대신, 축적 층이 트랜치 측벽을 따라 에피택시층 1104 내에 형성될 때, 도전 채널이 형성된다. 구조물 1100의 FET는 대체로 채널 영역의 도핑 농도 및 게이트 1110의 도핑 타입에 따라서, 온 또는 오프이다. 상기 채널 영역이 완전히 고갈되고 저농도로 반전될 때, 상기 FET는 오프가 된다. 또한, 반전 채널이 형성되지 않기 때문에, 채널 저항이 제거되어 트랜지스터 전력 처리 성능과 그 효율이 개선된다. 나아가, pn 본체 다이오드를 갖지 않으므로, 동기 정류 회로에서의 pn 다이오드에 기인한 손실이 감소된다.
도 8의 실시예에서, 구조물 1100의 FET는 소스 도체를 형성하는 최상측 도체 층 1120과 드레인 도체를 형성하는 바닥측 도체층(도시되지 않음)을 갖는 수직 트랜치-게이트 축적 모스펫이다. 다른 실시예에서, 기판 1102는 축적 IGBT를 형성하기 위해 p-타입이 될 수 있다.
도 9A 내지 9H, 9I-1 및 9J-1은, 본 발명의 실시예에 따른 도 8에서의 집적된 FET/쇼트키 다이오드 구조물 1100을 형성하기 위한 다른 처리 단계들에서의 단면도를 도시한다. 도 9A에서, n-타입 에피택시층 1204가 기존의 방법을 이용하여 n-타입 기판 1202 위에 형성된다. 또는, 에피택시층 1204를 포함하는 초기 웨이퍼(starting wafer)가 사용될 수 있다. 도 9B에서, 마스크(도시되지 않음)가 기존의 기술을 이용하여 트랜치 1206을 형성하기 위해 실리콘을 정의하고 식각하도록 이용된다. 기존의 건식 또는 습식 식각이 상기 트랜치를 형성함에 있어서 사용될 수 있다. 트랜치 1206은 에피택시층 1204를 통해 연장되고 상기 에피택시층 내부에서 종단된다. 도 9C에서, 예를 들면 산화물을 포함하는 유전체층 1208이 상기 구조물 위에 성장되거나 증착되어, 트랜치 1206의 측벽 및 바닥이 유전체층 1208로 채워진다.
도 9D에서, 폴리실리콘의 층 1209이 기존의 기술을 이용하여 트랜치 1206을 채우기 위해 증착된다. 폴리실리콘층 1209는 필요한 게이트 도핑 타입과 농도를 얻기 위해 인-시튜(in-situ) 도핑될 수 있다. 도 9E에서, 폴리실리콘층 1209는 리세스 게이트 1210을 형성하기 위해 기존의 기술을 이용하여 에치-백 되고 트랜치 1206 내로 우묵하게 된다.
도 9F에서, 예를 들면 산화물을 포함하는 유전체층 1211이, 상기 구조물 위에 형성되고 기존의 기술을 이용하여 평탄화된다. 도 9G에서, 유전체층 1211의 부분들 1212가 게이트들 1210 위에 잔존하는 한편, 에피택시층 1204의 표면 구역을 노출시키기 위해, (적어도 활성 영역에서) 상기 평탄화된 유전체층 1211의 블랭킷 식각(blanket etch)이 수행된다. 도 9H에서, 에피택시층 1204는 에치-백 되어 이후의 소스 스페이서 1214의 형성에 적합하도록 유전체 물질 1212의 측벽을 충분히 노출시킨다. 도 9I-1에서, 유전체 물질 1212의 노출된 측벽에 인접한 고농도로 도핑된 소스 스페이서들 1214를 형성하기 위해, 도체층, 예를 들면 폴리실리콘이 증착되고 에치-백 된다. 소스 스페이서 1214를 형성하기 위해 폴리실리콘이 사용될 때, 상기 폴리실리콘은 고농도로 도핑된 소스 스페이서를 획득하기 위해 인-시튜 도핑될 수 있다. 도 9J-1에서, 최상측 도체층 1220이 기존의 기술을 이용하여 형성된다. 도체층 1220은 쇼트키 배리어 금속을 포함한다. 일 실시예에서, 도체층 1220은 티타늄을 포함한다. 도시된 바와 같이, 소스 스페이서 1214가 접속 개구부 1218을 형성하고, 상기 접속 개구부를 통해 최상측 도체층 1220이 에피택시층 1204와 접속한다. 도체층 1220은 또한 소스 스페이서 1214와 접속한다. 소스 스페이서 1214는 고농도로 도핑되고 에피택시층 1204는 저농도로 도핑되므로, 최상측 도체층 1220은 소스 스페이서 1214와 오옴 접속을 형성하고, 에피택시층 1204와 쇼트키 접속을 형성한다.
도 9I-2 및 도 9J-2는 도 9I-1 및 도 9J-1에 의해 도시된 단계들을 대체하는 처리 단계들을 도시하는 단면도이며, 이는 도 8의 구조물의 변형례를 산출한다. 에피택시층 1204의 표면이 노출된 때 폴리실리콘 식각이 중지되는 도 9I-1에서의 단계와는 반대로, 도 9I-2에서 도시된 단계에서는, 상기 폴리실리콘 식각이 소스 스페이서들 사이의 상기 노출된 에피택시층 영역들을 계속하여 우묵하게 만든다. 도면으로부터 알 수 있듯이, 추가적인 식각으로 인해, 도 9I-2에서의 소스 스페이서 1215가 도 9I-1에서의 소스 스페이서 1214보다 더 작다. 도 9J-2에서, 최상측 도체층 1221이 기존의 방법을 이용하여 상기 구조물 위에 형성된다. 최상측 도체층 1221은 소스 스페이서 1215와 오옴 접속을 형성하고, 영역 1219 내에서 에피택시층 1204와 쇼트키 접속을 형성한다.
도면으로부터 알 수 있듯이, 상기 쇼트키 접속과 소스 스페이서는 트랜치 1406에 자기 정렬된다. 나아가, 상기 쇼트키 접속은 보다 낮은 온-저항 Rdson과 이에 따른 더 낮은 온-상태(on-state) 손실을 이끌어내고, 또한 트랜지스터 역 복구 특성을 개선한다. 또한, 양호한 차단 성능이 좁은 셀 피치를 필요로 하지 않고서 획득될 수 있다. 또한, 도 7의 도표와 관련하여 기재된 바와 같이, 도 9I-2, 9J-2의 실시예의 상기 리세스 쇼트키 접속(recessed Schottky contact)의 다른 이점은 차단 상태에서의 트랜지스터 누설을 감소시킨다는 점이다. 또한, 상기 폴리실리콘 소스 스페이서는 기존의 확산된 소스 스페이서보다 더 작은 구역을 소모한다. 이는 더 큰 쇼트키 접속 영역을 산출할 수 있다는 점에서 유리하다.
도 10은 실드 전극 1324가 게이트 1310 아래에 형성되는 도 8의 실시예의 변형례의 단면도를 도시한다. 실드 전극 1324는, 밀러 용량을 무시해도 좋은 양까지 감소시키고 이로써 트랜지스터 스위칭 손실을 현저히 감소시키는데 도움을 준다. 실드 전극 1324는 설계와 성능 요건이 요구하는 바에 따라 소스 스페이서와 동일한 전위, 또는 접지 전위, 또는 다른 전위에 전기적으로 바이어스 될 수 있다. 만약 필요하다면, 동일한 또는 서로 다른 전위에 바이어스된 하나 이상의 실드 전극이 각 게이트 1310 아래에 형성될 수 있다. 상기 실드 전극을 형성하기 위한 하나 또는 그 이상의 방법이, 공동으로 양도된 상기의 참조 출원 제11/026,276호에 개시되어 있다.
도 11 및 도 12의 두 가지 예에 의해 도시된 바와 같이, 리세스 쇼트키 접속을 이용하는 경우 및 실드 전극을 이용하는 경우에 있어서의 이점은, 그것들을 단일 구조물 내에 결합함으로써 실현될 수 있다. 도 11은 폴리실리콘 소스 스페이서 1415를 갖는 축적 방식 FET에서의, 상기 리세스 쇼트키 접속 및 상기 실드 전극의 이용에 대하여 도시한다. 도 12는 기존의 확산 방법을 이용하여 형성된 소스 영역 1517을 갖는 축적 방식 FET에서의, 상기 리세스 쇼트키 및 실드 전극의 이용에 대하여 도시한다. 도 13은 쇼트키 영역이 p-타입 영역 1623과 병합되도록 변경된, 도 11의 실시예의 변형례를 도시한다. p-타입 영역 1623은, 최상측 도체층 1620을 형성하기 전에 상기 쇼트키 영역에 p-타입 도펀트를 주입함으로써 형성될 수 있다. 따라서 이미 잘 알려진, 융합된 P-i-N 쇼트키(Merged P-i-N Schottky; MPS) 구조물이 인접한 트랜치들 사이의 영역에 형성된다. 사실상, 차단 접합(blocking junction)이 축적 트랜지스터에 도입된다. 본 발명이 속하는 기술 분야에서 널리 이해되는 바와 같이, 상기 MPS 구조물은 차단 상태에 있을 때, 트랜지스터 누설을 감소시킨다.
도 14는 도 1의 구조물을 이용하는 시뮬레이션 결과를 도시한다. MEDICI 디 바이스 시뮬레이터가 사용되었다. 도 14는 드레인 전류 대 드레인 전압이 좌표로 그려진 좌측 도표, 및 게이트 전압 대 게이트 전하가 좌표로 그려진 우측 도표를 포함한다. 좌측의 그래프가 나타내는 바와 같이, 1×10-14 A/㎛의 낮은 누설 전류와 35V보다 큰 BVDSS가 얻어지고, 우측의 그래프가 나타내는 바와 같이, 실드 전극이 밀러 용량의 제거에 도움이 된다.
도 9A-9H, 9I-1, 9J-1, 9I-2 및 9J-2에 의해 도시된 바람직한 처리 시퀀스와 도 10 및 11에서의 바람직한 트랜지스터 구조물에서는, 확산이나 주입 처리가 사용되지 않는다. 이러한 처리 시퀀스와 구조물이 기존의 결정질 실리콘 물질에 사용될 수 있는 동시에, 상기 처리들은 확산, 주입, 및 도펀트 활성화 처리가 수행되고 처리되기 어려운 실리콘 카바이드(SiC), 갈륨 질화물(GaN) 및 갈륨 비화물(GaAs)과 같은 다른 타입의 물질들에의 이용에 특히 적합하다. 그러한 실시예들에서, 트랜지스터의 다른 영역들은 물론, 기판, 상기 기판 위의 에피택시층, 소스 영역은 SiC, GaN 및 GaAs 중 하나로 이루어질 수 있다. 나아가, 기존의 실리콘 카바이드 기반의 증가 방식 FET에서는, 온-저항에 대한 반전 채널의 기여도가 특히 높다. 반대로, 도 9J-1, 9J-2, 10 및 11의 축적 트랜지스터의 실리콘 카바이드 실시예에 있어서 온-저항에 대한 축적된 채널의 기여도는 충분히 낮다.
상기 실시예들은 대부분 축적 방식 FET를 이용하여 기재되었지만, 상기 특징들 및 이점들의 많은 부분이 증가 방식 FET에서 실현될 수 있다. 예를 들면, 도 2A-2I 및 3A-3E에서의 처리 시퀀스는 상측 에피택시층 205를 형성하기에 앞서 하측 에피택시층 204에 p-타입 웰(well) 영역을 형성함으로써 변경될 수 있다. 도 9A-9H, 9I-1 및 9J-1과, 도 9A-9H, 9I-2 및 9J-2에서의 처리 시퀀스는 또한, 소스 스페이서 1214 및 1215를 형성하기에 앞서 에피택시층 1204에 p-타입 웰 영역을 형성함으로써 변경될 수 있다. 쇼트키 다이오드와 함께 집적된 증가 모드 FET를 획득하기 위해서, 상기 기재된 구조물 및 처리 시퀀스 실시예를 수정하는 많은 다른 방법들이, 개시된 본 내용으로부터, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명할 것이다.
도 15A-15H는 본 발명의 다른 실시예에 따른, 트랜치-게이트 FET를 형성하기 위한 다른 처리 단계들에서의 단순화된 단면도이다. 도 15A에서, 저농도로 도핑된 p-타입 본체 영역 1704가 기존의 주입 및 드라이브 기술을 이용하여 n-타입 영역 1702에 형성된다. 일 실시예에서, n-타입 영역 1702는, 저농도로 도핑된 n-타입 에피택시층이 그 위에 형성된 고농도로 도핑된 기판 영역을 포함한다. 상기 실시예에서, 본체 영역 1704가 상기 n-타입 에피택시층에 형성된다.
도 15B에서, 하측 유전체층 1706, 중간 유전체층 1708 및 상측 유전체층 1710을 포함하는 유전체 스택(stack)이 본체 영역 1704 위에 형성된다. 상기 중간 유전체층은 상기 상측 유전체 물질과 다른 유전체 물질로 이루어질 것이 요구된다. 일 실시예에서, 상기 유전체 스택은 산화물-질화물-산화물을 포함한다. 도면으로부터 알 수 있듯이, 상기 중간 유전체층 1708의 두께는, 이후의 처리 단계에서 게이트 위에 형성되는 유전체 캡(cap) 1720(도 15D)의 두께에 영향을 주므로, 신중하게 선택되어야 한다. 상기 하측 유전체층은, 이후의 처리 단계에서 하측 유전체층 1706의 제거 동안 유전체층 1720의 두께에 있어서의 감소를 최소화하기 위해, 상대적으로 얇다. 도시된 바와 같이, 개구부 1712 - 이후에 상기 개구부를 통해 게이트 트랜치가 형성됨 - 를 정의하기 위해 상기 유전체 스택이 패턴화되고 식각된다.
도 15C에서, 본체 영역 1704를 통해 연장되고 n-타입 영역 1702 내에서 종단되는 트랜치 1703을 형성하기 위해, 기존의 실리콘 식각이 수행된다. 트랜치 측벽 및 바닥을 덮는 게이트 유전체층 1714가 형성된 다음, 기존의 기술을 이용하여 폴리실리콘층 1716이 증착된다. 도 15D에서, 폴리실리콘층 1716은 게이트 1718을 형성하기 위해 트랜치 내로 우묵하게 된다. 유전체층이 상기 구조물 위에 형성되고, 유전체 캡 1720이 게이트 1718 바로 위에 잔존하도록 에치-백 된다. 질화물층 1708은 유전체층의 식각 동안, 식각 정지부 또는 식각 정지 감지층으로서 기능한다. 도 15E에서, 질화물층 1708이 이미 알려진 기술을 이용하여, 유전체 캡 1720의 측벽을 노출시키기 위해 선택적으로 벗겨내어 진다. 이로써 바닥측 산화물층 1706이 본체 영역 1704 위에 잔존하고, 유전체 캡 1720이 또한 게이트 1718 위에 손상되지 않고 잔존한다.
도 15F에서, 본체 영역 1704 내의 고농도로 도핑된 n-타입 영역들 1722를 트랜치 1703의 양측에 형성하기 위해, 블랭킷 소스 주입이 본 장치의 활성 영역에서 수행된다. 유전체 스페이서 1724(예를 들면, 산화물을 포함함)가 기존의 기술을 이용하여 유전체 캡 1720의 노출된 측벽을 따라 형성된다. 주입된 도펀트의 활성화 및 드라이브-인(drive-in)이 처리 시퀀스의 본 단계 또는 이후의 단계에서 수행될 수 있다. 도 15G에서, 도시된 바와 같이 n-타입 영역 1722의 노출된 표면을, n-타입 영역 1722를 완전히 통과하여 본체 영역 1704 내로 우묵하게 만들기 위해, 실리콘 식각이 수행된다. 스페이서 1724 바로 아래에 잔존하는 n-타입 영역들 1722의 일부분들 1726이 본 장치의 소스 영역을 형성한다. 초고농도의(heavy) 본체 영역 1728이 상기 리세스부에 형성된다. 일 실시예에서, 초고농도의 본체 영역 1728은 기존의 실리콘 에피택시 성장(epitaxial growth)을 이용하여, 식각된 실리콘을 p+ 타입 실리콘으로 채움으로써 형성된다. 초고농도의 본체 영역 1728 및 소스 영역 1726은 트랜치 1703에 자기 정렬된다.
도 15H에서, 유전체 캡 1720 및 스페이서 1724가 소스 영역 1726의 표면 구역을 노출시키기 위해, 부분적으로 에치-백 된다. 식각 후, 반구형의(domed) 유전체 1703이 게이트 1718 위에 잔존한다. 최상측 도체층 1732가 형성되어 소스 영역 1726 및 초고농도의 본체 영역 1728과 접속한다. 반구형의 유전체 1730은 최상측 도체층 1732로부터 게이트 1718을 전기적으로 절연시킨다. 일 실시예에서, n-타입 영역 1702는 저농도로 도핑된 에피택시층이고, 상기 에피택시층은, 상기 에피택시층 아래에서 연장되는 고농도로 도핑된 n-타입 기판(도시되지 않음)을 포함한다. 본 실시예에서, 후면 도체층(도시되지 않음)이 형성되어 상기 기판과 접속하고, 상기 후면 도체층은 디바이스 드레인 터미널을 형성한다. 자기 정렬된 소스 및 초고농도의 본체 영역을 갖는 트랜치-게이트 FET가 형성된다.
다른 실시예에서, 두꺼운 유전체층(예를 들면, 산화물을 포함함)이 게이트 1718을 형성하기 전에 트랜치 1703의 바닥부를 따라 형성된다. 상기 두꺼운 바닥측 유전체는 게이트 유전체 1714보다 더 두꺼운 두께를 갖고, 상기 게이트-드레인 용량을 감소시켜 디바이스 스위칭 속도를 향상시킨다. 또 다른 실시예에서, 실드 전극이 도 4 및 10-13에서 도시된 게이트들과 유사한 게이트 1718 아래에 형성된다.
도 15A-15H에 의해 도시된 처리 시퀀스의 또 다른 변형례에서는, 도 15F에 대응하는 단계 이후에, n-타입 영역 1722를 통과하고 본체 영역 1704 내로 연장되는 초고농도의 본체 영역을 형성하기 위해, 노출된 실리콘 표면이 우묵하게 되는 대신, 초고농도 본체 주입 및 드라이브-인 처리가 행해진다. 상기 드라이브-인 처리 동안 측면 확산(side diffusion)으로 인해 초고농도의 본체 영역 1728이 유전체 스페이서 1724 아래에서 연장된다는 점을 제외하고는, 도 15G와 유사한 단면도가 얻어진다. n-타입 영역 1722가 상기 초고농도의 본체 영역의 측면 확산 동안 전부 소실되지 않는다는 점을 보증하기 위해, 유전체 스페이서 1724는 충분히 넓을 필요가 있다. 이는 더 두꺼운 중간 유전체층 1708을 선택함으로써 성취될 수 있다.
도 15A-15H에서 도시된 바와 같은 자기 정렬된 소스 및 초고농도의 본체 영역을 획득하기 위해 유전체 스택을 이용하는 기술이, 본 명세서에서 개시된 많은 처리 실시예들 내에 유사하게 도입될 수 있다. 예를 들면, 도 3A-3E에 의해 도시된 처리 실시예에서, 도 3A-3B에 대응하는 처리 단계들이 이하에 기재되는 바와 같이, 자기 정렬된 소스 영역 및 쇼트키 접속을 획득하기 위해, 도 15B-15E에 의해 도시된 처리 단계들과 교체될 수 있다.
도 3A에서 트랜치 306을 형성하기 위해 사용된 마스크는, 개구부를 형성 - 상기 개구부를 통해 트랜치가 형성됨 - 하기 위해 패턴화되고 식각되는 세 개의 유전체층들의 유전체 스택(도 15B 및 15C에서 도시된 것과 유사함)과 교체될 될 수 있다. 도 3B에서는, ONO 합성체층에서의 개구부가 유전체 캡(도 15D에서의 유전체 캡 1720과 유사함)으로 채워진 채로, 상기 ONO 합성체층의 최상측 산화물 및 중간의 질화물층이 상기 유전체 캡(도 15E에서 도시된 것과 유사함)의 측벽을 노출시키기 위해 제거된다. 도 3C-3E에 의해 도시된 처리 시퀀스의 나머지는 변경되지 않고 유지된다. 유전체 312의 측벽을 노출시키기 위해 도 3B에서 수행된 n+ 에피층 305를 우묵하게 만드는 것은 더이상 필요하지 않고, 더 얇은 에피택시층 305가 사용될 수 있다.
유전체층 스택 기술은 또한, 도 9A-9J에 의해 도시된 처리 실시예들에서, 도 9B-9에 대응하는 처리 단계들을 도 15B-15E에 의해 도시된 처리 단계들과 상기한 방식과 유사하게 교체함으로써 구현될 수 있다.
도 16은 본 발명의 다른 실시예에 따른, (최상측 금속 형성 이전의) 평탄하지 않은 최상면을 갖는 p-채널 트랜치-게이트 FET의 단순화된 등축도를 도시한다. 본 발명이 p-채널 FET에 한정되지는 않는다. 본 발명이 속하는 기술 분야에서 통상의 지식을 지닌 자는 n-채널 FET 또는 다른 타입의 전력 트랜지스터에서 본 발명을 어떻게 구현하는지를 본 명세서의 개시에 의해 이해할 것이다. 도 16에서, 최상측 금속층 1832가 그 아래에 놓이는 영역들을 드러내기 위해 벗겨내어 진다. 유사하게, 유전체 캡 1820이 도시(圖示)의 목적으로 우측의 두 개의 게이트 1818의 위에서 부분적으로 제거된다. 도시된 바와 같이, 저농도로 도핑된 n-타입 본체 영역 1804가 저농도로 도핑된 p-타입 영역 1802 위에서 연장된다. 일 실시예에서, p-타입 영역 1802는 고농도로 도핑된 p-타입 기판(도시되지 않음) 위에 형성된 에 피택시층이고, 본체 영역 1804는 본 발명이 속하는 기술 분야에 이미 알려진 바대로, 적합한 도펀트를 주입 및 드라이브-인(drive-in)함으로써 에피택시층 1802 내에 형성된다.
게이트 트랜치 1806이 본체 영역 1804를 통해 연장되고, p-타입 영역 1802 내에서 종단된다. 각 게이트 트랜치 1806은 게이트 유전체 1805로 덮이고, 폴리실리콘으로 채워지는데, 이는 인접한 실리콘 메사(mesa) 영역의 최상면에 비해 우묵하게 된다. 유전체 캡 1820이 각 게이트 1818 위에서 세로로 연장된다. 초고농도로 도핑된 p-타입 소스 영역 1826이 인접한 트랜치들 사이의 본체 영역 1804 내에 형성된다. 도시된 바와 같이, 유전체 캡 1820의 최상면이 소스 영역 1826의 최상면보다 더 높은 평면에 존재하여, 평탄하지 않은 최상면을 야기한다. 일 실시예에서, 이러한 비평탄성은 유전체 캡들 1820 사이에서 실리콘 메사를 우묵하게 만드는 것에 의해 획득된다. 초고농도의 본체 영역 1828이 인접한 트랜치들 사이의 줄 형태(stripe-shaped)의 본체 영역 1804를 따라 단속(斷續)적으로 형성된다. 최상측 금속층 1832가 소스 영역 1826 및 초고농도 본체 영역 1828 양쪽 모두에의 전기적 접속을 형성하기 위해, 상기 구조물 위에 형성된다. 이러한 FET 구조물은, 상기 소스 줄(stripe)을 따라 단속적으로 상기 초고농도의 본체 영역이 형성됨으로써 셀 피치가 감소되고, 이로써 고밀도 FET가 성취된다는 점에서, 유리하다.
도 17A, 17B-1 및 17B-2는 도 16에서의 FET를 형성하는 두 가지 방식을 기재하기 위해 이용될 것이다. 상기 도면들은 도 16에서의 등축도의 전방의 단면에 대응하므로, 상기 도면들은 초고농도의 본체 영역을 도시하지 않는다. 도 17A에서, n-타입 본체 영역 1904가 기존의 주입 및 드라이브-인 기술을 이용하여 p-타입 에피택시층 1902에 형성된다. 트랜치 1906, 상기 트랜치 1906을 덮는 게이트 절연체 1907, 및 리세스 폴리실리콘 게이트 1918이 이미 알려진 기술을 이용하여 형성된다. 유전체층이 상기 구조물 위에 형성되어 평탄화되고, 최종적으로 실리콘 표면이 노출될 때까지 균일하게 에치-백 된다. 따라서 각 게이트 바로 위의 공간이 유전체 캡 1920로 채워진다. 일 실시예에서, 인접한 유전체 영역들 1920 사이의 상기 노출된 실리콘 메사 표면이 유전체 영역 1920의 최상면과 바닥면의 중간 높이까지 우묵하게 된 후, p-타입 소스 영역을 형성하기 위해 소스 주입이 행해진다. 다른 실시예에서, 상기 소스 형성은 상기 실리콘을 우묵하게 만들기 이전에 행해진다. 초고농도의 본체 영역(도시되지 않음)은 상기 소스 영역을 형성하기 전 또는 후에 형성될 수 있다.
도 17B-1은 유전체 영역 1920의 상부 측벽이 노출되도록(즉, 소스 영역 1926이 평평한 최상면을 포함함) 실리콘을 우묵하게 하는 변형례를 도시한다. 도 17B-2는 인접한 트랜치들 사이의 소스 영역의 최상면이 보울 형태(bowl-shaped)가 되어 유전체 영역 1920의 측벽이 노출되지 않도록, 실리콘을 우묵하게 하는 또 다른 변형례를 도시한다. 일 실시예에서, 이는 이방성의(anisotropic) 실리콘 식각을 수행함으로써 성취될 수 있다. 도 17B-2의 변형례의 이점은, 더 넓은 소스 표면 구역이 최상측 도체층 1935와의 접속을 위해 제공되고, 그로써 소스 접속 저항이 감소된다는 점이다. 또한, 더 좁은 셀 피치와 이에 따른 고밀도 FET가 상기 소스 줄(stripe)들을 따라 단속적으로 상기 초고농도의 본체 영역을 형성함으로써 획득 될 수 있다.
도 18은, 자기 정렬된 초고농도의 본체 및 소스 영역을 갖는 매우 밀집된 트랜치-게이트 FET를 획득하기 위한 기술을 도시하는 단순화된 단면이다. 도 18에서, 그 내부에 게이트 2012를 갖는 게이트 트랜치가 p-웰(well) 영역 2004를 통해 연장되고 n-타입 드리프트(drift) 영역 2000 내에서 종단된다. 일 실시예에서, n-타입 드리프트 영역 2000은 고농도로 도핑된 n-타입 기판(도시되지 않음) 위에 형성된 에피택시층이다. 각 게이트 트랜치는 게이트 2012 위에 유전체 캡 2014를 포함한다. 도시된 바와 같이, 두 개의 트랜치 사이의 메사 영역은, 실리콘 리세스(silicon recess)가 유전체 캡 2014의 거의 최상측으로부터 메사 리세스의 바닥으로 연장되는 경사진 외벽을 포함하도록, 우묵하게 된다.
상기 메사 리세스의 바닥면에 수직 방향으로 연장되는 실선 화살표 2019에 의해 지시되는 바와 같이, 0도의 각(zero degree angle)에서 도펀트(예를 들면, BF2)의 블랭킷 주입(blanket implant)을 수행함으로써, 고농도로 도핑된 p-타입의 초고농도 본체 영역 2016이 형성된다. 상기 초고농도 본체 주입의 각이 0도라면, 주입 도펀트 타입, 및 주입 에너지와 같은 주입 변수에 대한 신중한 선택과 더불어, 각 트랜치 측벽과 그에 바로 인접한 상기 메사 리세스의 외벽의 서로 마주보는 경사가, 상기 주입된 도펀트가 웰 영역 2004 내의 트랜치 측벽들을 따라 연장되는 채널 영역에 도달하지 않을 것을 보증한다.
두 개의 각이 있는(angled) 파선 화살표 2018에 의해 지시되는 바와 같이, n-타입 도펀트의 두 가지 경로의 각이 있는 블랭킷 주입이 각 메사 리세스의 경사진 벽을 따라 소스 영역 2020을 형성하기 위해 수행된다. 도시된 바와 같이, 상측 트랜치 코너는 소스 주입이 초고농도의 본체 영역의 중앙부에 들어가는 것을 방지한다. 도면으로부터 알 수 있듯이, 초고농도의 본체 주입이나 두 가지 경로의 각이 있는 소스 주입 동안, 마스크가 사용되지 않는다. 실제로, 메사 리세스는 자기 정렬된 초고농도의 본체 및 소스 영역의 형성을 가능하게 하는 천연의 마스크를 생성한다.
자기 정렬된 초고농도의 본체 및 소스 영역은 셀 피치가 현저하게 감소될 수 있도록 하여, 트랜지스터 온-저항을 감소시키도록 하는 고밀집 셀 구조물을 산출한다. 나아가, 자기 정렬된 초고농도의 본체 영역은 UIL(unclamped inductive switching) 강인성(ruggedness)을 향상시키도록 한다. 또한, 자기 정렬 방식으로 상기 소스 및 초고농도의 본체 영역을 형성하는 것은, 마스크의 수를 감소시켜 제조 비용을 감소시키면서, 처리 시퀀스를 단순화하고 제조 수율을 향상시킨다. 또한, 상기 소스 및 초고농도의 본체 영역의 특정 프로파일은 이하의 점에서 이점을 지닌다: (i) 메사 리세스(mesa recess)의 경사진 외벽이 넓은 소스 표면 구역을 제공하여 소스 접속 저항이 감소되도록 하고, (ii) 초고농도의 본체 영역이 소스 영역 아래에서 중첩되어 트랜지스터 UIL 강인성이 향상되도록 함. 나아가, 상기로부터 알 수 있듯이, 도 18에서 도시된 기술은 많은 두꺼운 바닥측 유전체 처리들과 호환성이 있으며, LOCOS 처리에 매우 적합하다.
도 18A-18I, 19A-19H, 20A-20G, 21A-21H, 및 22A-22F는 도 18에서 도시된 기 술들이 자기 정렬된 특성을 갖는 다양한 FET 구조물을 형성하기 위해 이용되는, 다양한 처리 시퀀스를 도시한다. 도 18에서 도시되고 구현된 기술들과 함께, 본 명세서에서 개시된 기술들의 많은 다른 처리 시퀀스나 변형례가, 본 발명이 속하는 기술 분야에서 통상의 지식을 지닌 자에 의해 시사될 수 있을 것이다.
도 18A-18I는 본 발명의 다른 실시예에 따른, 자기 정렬된 소스 및 초고농도의 본체 영역을 갖는 트랜치-게이트 FET를 형성하기 위한 다른 처리 단계들에서의 단면도를 도시한다. 도 18A에서, 기존의 실리콘 식각 및 LOCOS 처리가 종단 영역에서 절연체가 채워진 트랜치 2001을 형성하기 위해 이용된다. 패드(pad) 산화물층(도시되지 않음) 및 질화물층(도시되지 않음)이 우선 n-타입 실리콘 영역 2000 위에 형성된다. 실리콘이 제거되어야 하는, 종단 영역 내의 실리콘 영역 2000의 일부를 정의하기 위해 제1 마스크가 이용된다. 질화물층, 패드 산화물 및 그 아래에 놓이는 실리콘 영역이 상기 종단 영역에 트랜치 2001을 형성하기 위해 제1 마스크를 통해 제거된다. 절연 물질 2002로 트랜치 2001을 채우기 위해 국부적 산화(local oxidation)가 수행된다. 도시되지는 않았지만, 초기 물질은 고농도로 도핑된 n-타입 기판 - 상기 기판 위에 n-타입 영역 200이, 예를 들면, 에피택시 방식으로(epitaxially) 형성됨 - 을 포함할 수 있다.
도 18B에서, 블랭킷 웰 주입(blanket well implant) 및 드라이브 인이 p-타입 웰 영역 2004를 실리콘 영역 2000에 형성하기 위해 수행된다. 주입된 불순물이 상기 처리의 이후 단계에서 선택적으로 드라이브-인 될 수 있다. 도 18C에서, 웰 영역 2004를 통해 연장되고 실리콘 영역 2000 내에서 종단되는 트랜치 2006을 정의 하고 식각하기 위해, 제2 마스킹 단계가 수행된다. 두꺼운 바닥측 산화물 2008을 형성하기 위해, 트랜치 2006의 바닥부가, 예를 들면, 고밀도 플라스마(high density plasma; HDP) 산화물의 증착 및 상기 증착된 HDP 산화물의 식각에 의해, 절연 물질로 채워진다.
도 18D에서, 게이트 절연층 2010이 트랜치 측벽을 포함하는 모든 표면 구역들을 따라 형성된다. 폴리실리콘이 증착되고 도핑(예를 들면, 인-시튜)된다. 활성 구역 내의 리세스 게이트 2012A, 종단 트랜치 게이트 2012B, 및 표면 게이트 2012C를 형성하기 위해, 제3 마스크가 상기 폴리실리콘을 정의하고 식각하도록 사용된다. 도 18E에서, 유전체층이 상기 구조물 위에 형성된다. 상기 유전체층이 에치-백 되어야 하는, 활성 영역의 일부 및 상기 종단 영역 내의 개구부 2015를 정의하기 위해, 제4 마스크가 사용된다. 상기 유전체층은 상기 마스크 개구부를 통해 실리콘에 도달할 때까지 식각된다. 따라서, 상기 활성 영역에서 각 게이트 2012A 바로 위의 공간이 유전체 물질 2014A로 채워진 채 남아있는 반면, 상기 개구부 2015는 상기 종단 영역 내에 형성된다. 도면으로부터 알 수 있듯이, 활성 영역 내의 웰 영역 2004B의 표면 및 상기 종단 영역 내의 웰 영역 2004A의 표면이 노출된다.
도 18F에서, 실리콘 식각 단계가 활성 및 종단 영역 내의 상기 노출된 실리콘 표면 구역을 우묵하게 만들기 위해 수행된다. 실질적으로 보올-형태인 실리콘 표면이, 상기 활성 영역 내의 인접한 트랜치들 사이의 웰 영역 2004B과, 상기 종단 영역 내의 웰 영역 2004A에 형성된다. 다음으로, 0도의 초고농도 본체 주입(예를 들면, BF2)이 상기 활성 영역의 웰 영역 2004B에 p-타입의 초고농도 본체 영역 2016B를 형성하기 위해, 그리고 상기 종단 영역의 웰 영역 2004A에 초고농도 본체 영역 2016A를 형성하기 위해 수행된다. 소스 영역 2020이 화살표 2018에 의해 도시되는 바와 같은 두 경로의 각이 있는 소스 주입을 이용하여 수행된다. 상기 두 가지 경로의 각이 있는 주입에 있어서는, 상측 트랜치 모퉁이(corner)가 상기 초고농도의 본체 영역의 중앙부 2016B가 상기 주입을 받는 것을 방지하는 각도에서, n-타입의 불순물이 주입된다. 따라서, 상기 초고농도 본체 영역의 중앙부 2016B가 도시된 바와 같이 손상되지 않은 채로 있으면서, 소스 영역 2020이 트랜치에 바로 인접하여 형성된다. 개구부 2015(도 18E)의 가로-세로 비율(aspect ratio)과 상기 두 경로의 소스 주입의 각도 때문에, 종단 웰 영역 2004A는 상기 소스 주입을 받지 않는다.
도 18G에서, 주입 활성화 단계가 상기 주입된 도펀트를 드라이브-인하기 위해 수행된다. 게이트 접속 개구부 2019를 형성하기 위해, 제5 마스크가 절연층 2014C를 정의하고 식각하도록 사용된다. 도 18H에서, 도체층(예를 들면, 금속을 포함함)이 상기 구조물 위에 형성된다. 소스 도체 2021A를 게이트 도체 2021B로부터 절연시키기 위해, 제6 마스크가 상기 도체층을 정의하고 식각하도록 사용된다. 도 18I에서, 패시베이션층(passivation layer)이 증착된다. 제7 마스크가 상기 패시베이션층의 일부분들을 식각하여, 와이어 결합(wirebond) 접속이 이루어질 소스 및 게이트 구역을 정의하기 위해 사용된다. 패시베이션층이 필요하지 않은 실시예 들에서는, 대응하는 마스크 및 처리 단계가 생략된다.
상기로부터 알 수 있듯이, 초고농도의 본체 영역 2016B 및 소스 영역 2020을 형성하는데 있어서 마스크가 사용되지 않는다. 또한, 상기 초고농도의 본체 및 소스 영역 양쪽 모두가 트랜치 에지(edge)와 자기 정렬된다. 나아가, 초고농도의 본체 영역 2016B는 소스 영역 2020 아래에서 중첩되지만, 채널 영역 내로 연장되지는 않는다. 따라서 뛰어난 스냅백(snapback)과 UIL 강인성을 갖는 좁은 셀 피치가 성취된다. 작은 셀 피치는 보다 낮은 Rdson을 성취하도록 한다. 또한, 소스 영역 2020이 웰 영역 2004B의 외측의 만곡한 표면을 따라 형성되므로, 더 넓은 소스 접속 구역이 획득되고, 이로써 더 낮은 소스 접속 저항이 성취된다. 또한, 간단한 처리 시퀀스는 감소된 수의 마스킹 단계를 이용하고, 많은 두꺼운 바닥측 산화물(TBO) 처리 모듈과 호환성이 있으며, 상기 TBO를 형성하는 LOCOS 방법에 매우 적합하다.
도 18A-18I에서의 단면들은 단지 바람직한 처리 순서와 바람직한 종단 구조물을 도시한다. 이러한 처리 시퀀스는, 마스크의 수를 보다 감소시키고, 이하에서 기술될 도 19A-19H, 20A-20G, 21A-21H 및 22A-22F에서의 처리 시퀀스에 의해 도시되는 것들을 포함하는 서로 다른 종단 구조물들을 구현하기 위해, 다양한 방식으로 최적화될 수 있다.
도 19A-19H는, 표면 폴리실리콘 대신 트랜치된 폴리실리콘이 형성되어 도 18A-18I의 처리에 비해 마스크의 수를 하나 감소시킬 수 있는 처리 시퀀스의 단면도이다. 도 19A-19C에 대응하는 처리 단계는 도 18A-18C에 대응하는 단계들과 유 사하므로, 설명을 생략한다. 도 19D에서, 게이트 절연체 2110이 형성되고, 폴리실리콘이 증착 및 도핑된다. 리세스 게이트 2112가 트랜치 내에 잔존하도록, 상기 증착된 폴리실리콘의 블랭킷 식각이 수행된다. 여기서, 이전의 실시예의 도 18D에서의 게이트 마스크는 생략된다. 도 19E에서, 도 18E와 유사한 시퀀스의 처리 단계들이 수행되어, 개구부 2115가 종단 p-웰 2014A 위의 유전체층에 형성되는 한편, 각 게이트 2112의 바로 위의 공간이 유전체 물질 2114A로 채워진다. 도 19F에서, 도 18F와 유사한 시퀀스의 처리 단계들이, 자기 정렬된 초고농도의 본체 영역 2116A 및 2116B와 자기 정렬된 소스 영역 2120을 형성하기 위해 수행된다.
도 19G에서, 가장 좌측의 게이트 트랜치 위의 유전체층에 게이트 접속 개구부 2113을 정의하고 식각하기 위해 게이트 접속 마스크(제4 마스크)가 사용된 후, 주입된 도펀트의 활성화가 행해진다. 게이트 접속 개구부 2113은, 도 19G에서 도시되지 않은 제3의 차원을 따라 서로 연결되는 트랜치된 폴리실리콘 게이트들에게 전기적 진입로를 제공한다. 다른 실시예에서는, 종단 p-웰 2104A가 부유(floating)함으로써 종단 소스 도체 2121A를 필요로 하지 않게 될 수 있다.
도 19H에서, 도체층(예를 들면, 금속을 포함함)이 증착된 후, 소스 도체 부분 2121A를 게이트 도체 부분 2121B로부터 정의하고 절연하기 위해, (제5) 마스킹 단계가 행해진다. 상기로부터 알 수 있듯이, 단지 다섯 번의 마스크만이 도 19A-19H에 의해 도시된 처리에서 사용된다. 상기 게이트 및 소스 도체층 바로 아래의 얇은 층은 임의의 배리어 금속이다.
도 20A-20G는 도 18A-18I에 의해 도시된 처리에 비해 더 적은 마스크를 사용 하는 다른 처리 시퀀스의 단면도이다. 도 20A-20D에 대응하는 처리 단계들은 도 18A-18D에 대응하는 단계들과 유사하므로, 설명을 생략한다. 도 20E에 대응하는 처리 시퀀스는, 표면 폴리실리콘 2212C 위의 종단 유전체층 내에 추가적인 개구부 2217을 형성하기 위해 제4 마스크가 이용된다는 점을 제외하고는, 도 18E에 대응하는 시퀀스와 유사하다. 도 20F에 대응하는 처리 시퀀스는 도 18F에 대응하는 시퀀스와 유사하다. 그러나, 표면 폴리실리콘 2212C 위의 (도 20E에서의) 개구부 2217로 인해, 노출된 메사 표면을 우묵하게 만들기 위한 실리콘 식각이, 개구부 2218이 생성되는 표면 실리콘 2212C의 노출된 부분도 또한 식각한다. 따라서 표면 폴리실리콘의 측벽이, 접속 개구부 2218을 통해 노출되게 된다. 활성 구역에서의 메사 리세스의 깊이 및 표면 폴리실리콘 2212C의 두께에 따라, 상기 메사 리세스 식각은 표면 실리콘 2212C를 완전히 통과해 식각하거나, 폴리실리콘의 얇은 층을 개구부 2218의 바닥을 따라 남겨둘 수 있다. 일 실시예에서, 개구부 2218이 형성되어, 상기 개구부의 가로-세로 비율에 따라 두 가지의 각이 있는 소스 주입 2218이 표면 폴리실리콘 부분 2213A 및 2213B의 측벽에 도달할 수 있게 된다. 이는 이후에 형성되는 게이트 도체층 2221B(도 20G)와 표면 폴리실리콘 부분들 2213A 및 2213B와의 사이의 접속 저항을 최소화하는 이점을 지닌다.
도 20G에 대응하는 처리 시퀀스는, 도 20G의 처리 시퀀스가 주입된 영역의 활성화를 포함한다는 점을 제외하곤, 도 18H에 대응하는 시퀀스와 유사하다. 또한, 게이트 도체 2012B가 폴리실리콘 2012C의 최상면과 접속하는 도 18H와는 달리, 도 20G에서의 게이트 도체 2221B는 개구부 2218을 통해 표면 실리콘의 측벽과 접속 한다. 만약, 도 20F에서의 실리콘을 우묵하게 만드는 단계 이후 표면 폴리실리콘 2212C가 충분히 식각되지 않는다면(즉, 그 일부가 개구부 2218의 바닥을 따라 잔존함), 게이트 도체 2012B는 또한 개구부 2218 내의 잔존하는 폴리실리콘의 표면 구역과 접속할 수 있다.
도 20G에서, 소스 및 게이트 도체층 바로 아래의 얇은 층은 임의의 배리어 금속이다. 본 실시예는, 도 19A-19H의 실시예와 유사하게 최상측 도체를 형성하는 단계를 통해 단지 다섯 번의 마스크만이 사용되며, 또한 주위의 게이트 도체층 2121B(도 19H)를 둘러싸는 소스 도체층 2121A(도 19H)에 대한 필요를 제거함으로써, 표면 구역이 보존된다는 점에서 유리하다.
도 21A-21H는, 쇼트키 다이오드가 FET와 함께 집적된다는 점을 제외하고는, 도 18A-18I에 의해 도시된 처리로부터 산출되는 것과 유사한 트랜치-게이트 FET를 형성하기 위한 다른 처리 단계에서의 단면도이다. 도 21A에 대응하는 처리 시퀀스는 도 18A에 대응하는 시퀀스와 유사하므로, 설명을 생략한다. 도 21B에서, p-웰 차단 마스크(제2 마스크)를 이용하여, n-타입 실리콘 영역 2300 내에 웰 영역 2304를 형성하기 위해, p-타입 불순물이 주입 및 드라이브-인 된다. 상기 주입된 불순물은 본 처리 시퀀스의 이후 단계에서 선택적으로 드라이브-인 될 수 있다. 상기 p-웰 차단 마스크는, 이하 설명되는 바와 같이, 쇼트키 영역을 형성하는 실리콘 영역 2300의 일부 2303 내로 상기 p-타입 불순물이 주입되는 것을 방지한다.
도 21C 및 21D에서는, 도 18C 및 18D에 대한 단계들과 유사한 처리 단계들의 세트가 수행되므로 기재를 생략한다. 도 21E에서는, 도 18E에 대한 단계들과 유사 한 처리 단계들이 수행되지만, 쇼트키 영역이 이후의 소스 및 초고농도의 본체 주입 단계(도 21F) 동안 도펀트를 받는 것을 방지하기 위해, (제5) 접속 마스크 및 유전체 평탄화 단계가 수행되어 절연층의 일부 2314D가 쇼트키 영역 2303 위에 잔존한다. 도 21F에 대응하는 처리 시퀀스는 도 18F에 대응하는 시퀀스와 유사하므로 기재를 생략한다.
도 21G에서, 주입 활성화 단계가 상기 주입된 도펀트를 드라이브-인하기 위해 수행된다. 제6 마스크가 상기 쇼트키 영역 2303 위로부터 절연 영역 2314D를 정의 및 식각하기 위해, 그리고 표면 게이트 2312C 위에 게이트 접속 개구부 2319를 형성하기 위해 이용된다. 도 21H에 대응하는 처리 시퀀스는, 상기 소스 도체 2321A가 소스 및 초고농도의 본체 영역과 접속하는 것 외에도, 예를 들면, 티타늄 실리카이드(titanium silicide)를 배리어 금속으로서 이용하여 실리콘 영역 2300과 쇼트키 접속을 형성하기 위해 쇼트키 영역 2303과 접속한다는 점을 제외하고는, 도 18H에 대응하는 시퀀스와 동일하다. 이로써 집적된 쇼트키 다이오드를 갖는 트랜치-게이트 FET가 형성된다.
도 21A-21H는 도 18A-18I에 의해 도시된 처리 시퀀스를 이용하여 어떻게 쇼트키 다이오드가 집적되는지에 대해 도시하지만, 도 19A-19H, 20A-20G, 21A-21H, 22A-22F, 23A-23I 및 24A-24I의 각각에 의해 도시된 처리 시퀀스들도 쇼트키 다이오드를 집적하는데 이용되도록 유사하게 수정될 수 있다.
도 22A-22F는, 마스크 - 상기 마스크를 통해 최상측 소스 및 게이트 도체가 형성됨 - 의 수가 넷으로 감소되는 일 실시예에 따라, 트랜치-게이트 FET를 형성하 기 위한 다른 처리 시퀀스의 단면도이다. 도 22A에서, 패드 산화물층(도시되지 않음)이 n-타입 실리콘 영역 2400 위에 형성된다. p-타입 도전성의 도펀트가 n-타입 실리콘 영역 2400에 p-웰 영역 2404를 형성하기 위해 주입 및 드라이브-인 된다. 상기 주입된 불순물은 본 처리 시퀀스의 이후의 단계에서 선택적으로 드라이브될 수도 있다. 제1 마스크가 활성 영역 내의 트랜치 2406 및 종단 영역 내의 넓은 트랜치 2401 모두를 정의하고 식각하기 위해 이용된다. LOCOS TBO(thick bottom oxide) 처리가, 인접한 트랜치들 사이의 실리콘 메사의 최상면의 위 뿐만 아니라, 활성 트랜치 2406 및 넓은 종단 트랜치 2401 양쪽 모두의 바닥부를 따라 절연 물질 2402의 층을 형성하기 위해 이용된다.
도 22C에 대응하는 처리 단계들은 도 20D에 대응하는 단계들과 유사하지만, 도 22C에서는, 도 20D에서처럼 평탄한 표면 폴리실리콘 2212C를 형성하는 대신, 폴리실리콘 2412C가 종단 p-웰 2204A의 위와, 넓은 트랜치 2401의 안으로 연장된다. 도 22D, 22E, 및 22F의 각각에 대응하는 처리 단계들은 도 20E, 20F 및 20G의 각각에 대응하는 단계들과 각기 유사하므로, 기재를 생략한다. 도 22F에서 알 수 있는 바와 같이, 게이트 도체 2421B는 종단 영역 내의 넓은 트랜치 내에서 게이트 2412D의 측벽과 접속을 형성한다. 도 20A-20G의 실시예에서와 같이, 만약 도 22E에서의 실리콘을 우묵하게 만드는 단계 후에 종단 폴리실리콘 2412C가 충분히 식각되지 않는다면(즉, 그 일부가 폴리실리콘 2412C 내의 개구부 2218의 바닥을 따라 잔존함), 게이트 도체 2021B는 개구부 2218 내의 잔존하는 폴리실리콘의 표면 구역과 또한 접속할 수 있다. 모두 네 번의 마스크가 사용되고, (예를 들면, 도 18I에 대응하 는 처리 시퀀스에서 취급된 것과 같은) 패시베이션 패드 마스크와 함께, 모두 다섯 번의 마스크가 형성된다.
도 23A-23I는 본 발명의 또 다른 실시예에 따라, 자기 정렬되는 특성을 갖는 트랜치-게이트 FET를 형성하기 위한 다른 처리 단계에서의 단면도이다. 도 23A-23D에 대응하는 처리 단계들은 도 18A-18D에 대응하는 단계들과 유사하므로 기재를 생략한다. 도 23E에서, 유전체층이 구조물 위에 형성된다. 유전체 캡 2514A가 각 트랜치 게이트 2512A 위에 잔존하도록 유전체 평탄화 식각이 활성 영역에서 수행 될 때에 종단 영역을 덮기 위해 제4 마스크가 사용된다. 도 23F에서, 유전체 캡 2514A의 최상면 아래에서 p-타입 웰 영역 2504B를 우묵하게 만들어 유전체 캡 2514A의 상부 측벽이 노출되도록 하기 위해, 메사 리세스 식각이 수행된다. 도펀트(예를 들면, 비소)의 블랭킷 주입이 인접한 트랜치들 사이의 웰 영역 2504B 내에 n+ 영역 2517을 형성하기 위해 수행된다. 기존의 기술을 이용하여, 질화물 스페이서 2518이 유전체 캡 2514A의 노출된 측벽을 따라 n+ 영역 2517 위에 형성된다. 도 23G에서, 인접한 스페이서들 2518 사이의 노출된 실리콘 메사가 웰 영역 2504B 내의 높이까지 우묵하게 된다. 상기 실리콘을 우묵하게 만드는 것은, 스페이서 2518 바로 아래에서 연장되는 n+ 영역 2517의 외측부 2520을 손상하지 않은 채 남겨두면서, n+ 영역 2517(도 23F)의 중간 부분을 제거한다. 부분들 2520은 트랜지스터 소스 영역을 형성한다. p-타입 불순물의 도펀트가 초고농도의 본체 영역 2516을 형성하기 위해 주입된다.
도 23H에서, 질화물 스페이서 2518이 기존의 기술을 이용하여 제거된다. 제 5 마스크가 유전체 영역 2514B에 개구부 2515 및 2519를 생성하기 위해, 종단 영역에서 사용된다. 도 23I에서, 소스 및 게이트 도체가 도 18I에서와 유사한 방식으로 형성된다. 따라서 총 6개의 마스크가 사용된다. 본 처리 시퀀스는 특히, 넓은 피치 본체를 갖는 트랜치 게이트 FET를 형성하는데 적합하다. 또한, 본 처리 시퀀스는 트랜치에 자기 정렬되는 소스 및 초고농도의 본체 영역의 형성을 이끌어낸다는 점에서 유리하다.
도 24A-24I는 본 발명의 또 다른 실시예에 따른 트랜치-게이트 FET를 형성하기 위한 다른 처리 단계에서의 단면도이다. 도 24A-24D에 대응하는 처리 단계들은 도 19A-19D에 대응하는 단계들과 동일하므로, 기재를 생략한다. 도 24E에서, 유전체층이 구조물 위에 형성된다. 유전체 캡 2614A가 각 트랜치 게이트 2612 위에 형성되도록 유전체 평탄화 식각이 활성 영역에서 수행될 때, 종단 영역을 덮기 위해 제3 마스크가 사용된다. 도 24F 및 24G에 대응하는 처리 단계들은 도 23F 및 23G에 대응하는 단계들과 각각 유사하므로, 기재를 생략한다.
도 24H에서, 질화물 스페이서 2618이 기존의 기술을 이용하여 제거된다. 제4 마스크가 유전체 영역 2614B(도 24G)에 개구부 2615를 생성하기 위해, 상기 종단 영역 내에서 사용된다. 도 24I에서, 금속층이 상기 구조물 위에 형성되고, 제5 마스크가 소스 도체 2621A 및 게이트 도체 2621B를 정의하기 위해 사용된다. 도시된 바와 같이, 소스 도체 2621A는 초고농도의 본체 영역 2616과, 소스 영역의 최상면과 측벽을 따라 상기 소스 영역 2620과 접속한다. 종단 웰 영역 2604B는 전기적으로 부동적이다. 또는, 웰 영역 2604B는 해당 구획(page) 내에 해당 차원을 따라 형성된 전기적 접속을 통해 바이어스될 수 있다.
도 23A-23I에 의해 나타내어진 실시예와 유사하게, 본 실시예는 넓은 피치 본체를 갖는 트랜치 게이트 FET를 형성하는데 적합하고, 트랜치에 자기 정렬되는 소스 및 초고농도의 본체 영역을 포함한다. 그러나, 본 실시예는 도 23A-23I의 실시예보다 하나 적은 마스크를 요구한다는 점에서 유리하다.
도 18A-18I, 19A-19H, 20A-20G, 21A-21H, 22A-22F, 23A-23I 및 24A-24I에 의해 도시된 다양한 처리 시퀀스들이 단일 게이트 트랜치 구조물에 관하여 도시되었지만, 본 명세서에 개시된 내용으로부터, 도 10에서의 실드 게이트 1324와 유사하게 게이트 아래에 실드 전극을 포함하기 위해 상기 처리 시퀀스들을 수정하는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 지닌 자에게 자명할 것이다.
본 발명의 다양한 구조물 및 방법은, 더욱 낮은 온-저항, 높은 차단 성능 및 높은 효율을 얻기 위해, 공동으로 양도된 상기 참조의 출원 제11/026,276호에 개시된, 하나 또는 그 이상의 다수의 전하 확산(charge spreading) 기술과 결합될 수 있다.
서로 다른 실시예들의 단면도는, 같은 비율로 축적되어야 할 필요가 없고, 또한 가능한 변형례들을 대응하는 구조물의 구조 설계 내에 제한하도록 의도된 것이 아니다. 또한, 다양한 트랜지스터가 개방형 셀 구조(예를 들면, 줄(stripe))이나 폐쇄형 셀 구조(예를 들면, 육각 또는 사각형의 셀) 내에 형성될 수 있다.
상기에서 다양한 특정 실시예들이 도시되고 기재되었지만, 본 발명의 실시예들은 그에 제한되지 않는다. 예를 들면, 도시되고 기재된 구조물들의 도핑 극성이 반전될 수 있고/있거나, 다양한 원소들의 도핑 농도가 본 발명의 사상으로부터 벗어나지 않은 채 변경될 수 있다는 점이 이해될 것이다. 다른 예로서, 상기 기재된 다양한 바람직한 축적 방식 및 증가 방식의 수직 트랜지스터는 드리프트 영역(기판 위에서 연장되는 저농도로 도핑된 에피택시층) 내에서 종단되는 트랜치를 포함하지만, 상기 트랜치들은 또한, 더욱 초고농도로 도핑된 기판 내에서 종단될 수 있다. 또한, 본 발명의 하나 또는 그 이상의 실시예들의 특성들이 본 발명의 권리범위로부터 벗어나지 아니한 채, 본 발명의 다른 실시예들의 하나 또는 그 이상의 특성들과 결합될 수 있다. 따라서, 이러한 그리고 다른 이유로, 상기 기재로 인해 본 발명의 권리범위가 제한되어서는 안 되며, 본 발명의 권리범위는 첨부된 청구항들에 의해 정의된다.

Claims (108)

  1. 모놀리식 집적 트랜치 전계효과 트랜지스터(FET) 및 쇼트키(Schottky) 다이오드를 포함하는 구조물에 있어서,
    n+ 에피택시 반도체층을 통해 n- 에피택시 반도체 영역 내로 연장되는 게이트 트랜치;
    상기 n+ 에피택시 반도체층에 형성되고, 상기 게이트 트랜치의 양측에 위치하며, 실질적으로 삼각형의 형상을 갖는 소스 영역;
    인접한 게이트 트랜치들 사이에서 상기 n- 에피택시 반도체 영역 내로 연장되는 접속 개구부; 및
    (a) 각 소스 영역의 경사진 측벽의 적어도 일부를 따라 상기 소스 영역과 전기적으로 접속하고, 또한, (b) 상기 접속 개구부의 바닥부를 따라 상기 n- 에피택시 반도체 영역과 전기적으로 접속하도록 상기 접속 개구부를 채우는 도체층을 더 포함하되,
    상기 도체층은 상기 n- 에피택시 반도체 영역과 쇼트키 접속을 형성하는, 구조물.
  2. 제1항에 있어서,
    상기 반도체 영역 및 상기 소스 영역은, 실리콘, 실리콘 카바이드, 갈륨 질화물(gallium nitride) 및 갈륨 비화물(gallium arsenide) 중 하나를 포함하는, 구조물.
  3. 제1항에 있어서,
    상기 소스 영역이 상기 게이트 트랜치에 자기 정렬되는(self-aligned), 구조물.
  4. 제1항에 있어서,
    상기 반도체 영역 및 상기 소스 영역은 제1 도전성 타입으로 이루어지고,
    상기 반도체 영역은 상기 소스 영역보다 낮은 도핑 농도를 갖는 제1 실리콘 영역을 포함하며,
    상기 접속 개구부는, 상기 도체층이 상기 제1 실리콘 영역과 쇼트키 접속을 형성하도록 상기 제1 실리콘 영역 내로 연장되는, 구조물.
  5. 제4항에 있어서,
    상기 전계효과 트랜지스터는 축적 전계효과 트랜지스터(accumulation FET)이고, 상기 제1 실리콘 영역은 기판과 상기 소스 영역의 사이에서 연장되는 에피택시층이고, 상기 기판은 상기 제1 도전성 타입을 갖고, 상기 에피택시층은 상기 기판보다 낮은 도핑 농도를 갖는, 구조물.
  6. 제1항에 있어서,
    각각의 게이트 트랜치는,
    상기 게이트 트랜치의 바닥부를 채우는 두꺼운 바닥측 유전체;
    상기 게이트 트랜치의 측벽을 덮는 게이트 유전체 - 상기 두꺼운 바닥측 유전체는 상기 게이트 유전체보다 두꺼움 -; 및
    상기 두꺼운 바닥측 유전체 위의 리세스 게이트(recessed gate)를 포함하는, 구조물.
  7. 제1항에 있어서,
    각각의 게이트 트랜치는,
    실드(shield) 유전체층에 의해 상기 반도체 영역으로부터 절연되는, 상기 게이트 트랜치의 바닥부 내의 실드 전극; 및
    상기 실드 전극 위의 리세스 게이트를 포함하되,
    상기 리세스 게이트 및 상기 실드 전극은 그 사이에 유전층을 포함하는, 구조물.
  8. 모놀리식 집적 트랜치 FET 및 쇼트키 다이오드를 형성하는 방법에 있어서,
    기판 위에 하측 반도체층을 형성하는 단계;
    상기 하측 반도체층 위에 상측 반도체층을 형성 - 상기 하측 반도체층은 상기 상측 반도체층보다 낮은 도핑 농도를 가짐 - 하는 단계;
    상기 상측 반도체층을 통해 연장되고, 상기 하측 반도체층 내에서 종단되는 게이트 트랜치를 형성 - 상기 상측 반도체층이 형성된 후에 상기 게이트 트렌치가 형성됨 - 하는 단계;
    인접한 게이트 트랜치들의 각각의 쌍 사이에, 상기 상측 반도체층을 통해 연장되고 상기 하측 반도체층 내에서 종단되는, 경사진 측벽 및 둥글려진 바닥을 포함하는 접속 개구부를 형성 - 상기 상측 반도체층의 잔존 부분은 상기 게이트 트랜치의 측면에 위치하는 소스 영역들을 형성함 - 하는 단계; 및
    (a) 각각의 소스 영역의 경사진 측벽을 따라 상기 소스 영역들과 전기적으로 접속하고, 또한, (b) 상기 접속 개구부의 바닥부를 따라 상기 하측 반도체층과 전기적으로 접속하도록 최상측 도체층을 형성하는 단계를 포함하되,
    상기 최상측 도체층은 상기 하측 반도체층과 쇼트키 접속을 형성하는, 모놀리식 집적 트랜치 FET 및 쇼트키 다이오드 형성 방법.
  9. 제8항에 있어서,
    상기 하측 및 상측 반도체층은 기판 위에 에피택시 방식으로(epitaxially) 형성되고, 상기 기판과 상기 상측 및 하측 반도체층은 동일한 도전성 타입을 갖고, 상기 하측 반도체층은 상기 기판보다 낮은 도핑 농도를 갖는, 모놀리식 집적 트랜치 FET 및 쇼트키 다이오드 형성 방법.
  10. 제8항에 있어서,
    상기 상측 및 하측 반도체층은 실리콘, 실리콘 카바이드, 갈륨 질화물 및 갈륨 비화물 중 하나를 포함하는, 모놀리식 집적 트랜치 FET 및 쇼트키 다이오드 형성 방법.
  11. 제8항에 있어서,
    상기 모놀리식 집적 트랜치 FET 및 쇼트키 다이오드를 형성함에 있어서, 도펀트 주입이 사용되지 않는, 모놀리식 집적 트랜치 FET 및 쇼트키 다이오드 형성 방법.
  12. 제8항에 있어서,
    상기 소스 영역은 상기 게이트 트랜치에 자기 정렬되는, 모놀리식 집적 트랜치 FET 및 쇼트키 다이오드 형성 방법.
  13. 제8항에 있어서,
    각각의 게이트 트랜치의 바닥부를 따라 두꺼운 바닥측 유전체를 형성하는 단계;
    각각의 게이트 트랜치의 상기 측벽을 덮는 게이트 유전체를 형성하는 단계; 및
    각각의 게이트 트랜치 내의 상기 두꺼운 바닥측 유전체 위에 리세스 게이트를 형성하는 단계를 더 포함하되,
    상기 두꺼운 바닥측 유전체는 상기 게이트 유전체보다 두꺼운, 모놀리식 집적 트랜치 FET 및 쇼트키 다이오드 형성 방법.
  14. 제8항에 있어서,
    각각의 게이트 트랜치의 바닥부를 따라 실드 전극을 형성하는 단계;
    각각의 실드 전극 위에 유전체층을 형성하는 단계; 및
    상기 유전체층 위에 리세스 게이트를 형성하는 단계
    를 더 포함하는, 모놀리식 집적 트랜치 FET 및 쇼트키 다이오드 형성 방법.
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