CN102097468B - 沟槽型mosfet结构及其制备方法 - Google Patents

沟槽型mosfet结构及其制备方法 Download PDF

Info

Publication number
CN102097468B
CN102097468B CN 200910201943 CN200910201943A CN102097468B CN 102097468 B CN102097468 B CN 102097468B CN 200910201943 CN200910201943 CN 200910201943 CN 200910201943 A CN200910201943 A CN 200910201943A CN 102097468 B CN102097468 B CN 102097468B
Authority
CN
China
Prior art keywords
substrate
trench
mosfef
region
tagma
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN 200910201943
Other languages
English (en)
Other versions
CN102097468A (zh
Inventor
金勤海
缪进征
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Huahong Grace Semiconductor Manufacturing Corp
Original Assignee
Shanghai Hua Hong NEC Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Hua Hong NEC Electronics Co Ltd filed Critical Shanghai Hua Hong NEC Electronics Co Ltd
Priority to CN 200910201943 priority Critical patent/CN102097468B/zh
Publication of CN102097468A publication Critical patent/CN102097468A/zh
Application granted granted Critical
Publication of CN102097468B publication Critical patent/CN102097468B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Electrodes Of Semiconductors (AREA)

Abstract

本发明公开了一种沟槽型MOSFET结构,包括源区、漏区、体区和漂移区,该沟槽型MOSFET结构从衬底往上依次为源区、体区、漂移区和漏区,源极位于衬底的背面,同时体区底部设置有用于形成欧姆接触的掺杂埋层。这样,在同一衬底上制备的由所述沟槽型MOSFET结构构成的多个芯片,通过源极集成在衬底上。本发明还公开了上述沟槽型MOSFET结构的制备方法。

Description

沟槽型MOSFET结构及其制备方法
技术领域
本发明涉及一种沟槽型金属氧化物半导体场效应晶体管。本发明还涉及一种沟槽型金属氧化物半导体场效应晶体管的制备方法。 
背景技术
沟槽型MOSFET(金属氧化物半导体场效应晶体管)是半导体器件中常用的晶体管类型。现有沟槽型MOSFET的漏极都是形成在衬底的背面,通常为通过衬底背面减薄工艺,再淀积背面金属而成。图1为这种沟槽型MOSFET器件的基本结构,由下到上依次有背面金属(即为漏极)、漏区、漂移区、体区和源区,源区上面为层间膜,而层间膜上面的正面金属同时作为源极和体区电极。采用这个结构的制备工艺容易将在同一衬底上制备的两个或两个以上芯片的漏极在衬底上集成在一起,但源极是分开。但有一种常见的应用需要把两个或两个以上芯片的源极连在一起,而漏极需要分开。在这种需求下,用现有技术通常只能先通过划片将单个芯片分开,再在封装时或者封装以后用金属将不同芯片的源极连接在一起。 
发明内容
本发明所要解决的技术问题是提供一种沟槽型MOSFET结构,它可以将同一衬底上制备的芯片的源极在衬底上集成在一起。 
为解决上述技术问题,本发明提供的沟槽型MOSFET结构为:包括源区、漏区、体区和漂移区,从衬底往上依次为源区、体区、漂移区和漏区, 所述沟槽型MOSFET结构的源极位于衬底的背面,所述体区底部制备有用于形成欧姆接触的掺杂埋层。 
进一步,本发明提供了上述沟槽型MOSFET结构的制备方法,包括如下步骤: 
1)选取掺杂衬底,通过光刻工艺定义出埋层图形,在衬底正面形成类型与衬底掺杂类型相反的埋层; 
2)在衬底正面外延生长掺杂外延层,在靠近所述源区和埋层的部分形成体区; 
3)在外延层上刻蚀沟槽,所述沟槽的深度穿过所述体区,之后为常规的沟槽多晶硅栅制备工艺; 
4)通过离子注入在主器件部分体区上面形成漂移区; 
5)通过离子注入在主器件漂移区上面形成的漏区; 
6)在上述结构上生长层间膜,并在层间膜中刻蚀形成接触孔; 
7)利用光刻工艺和刻蚀工艺在层间膜中制备埋层的接触孔,之后是接触金属对所有接触孔进行填充; 
8)在上述结构上淀积正面金属,并刻蚀正面金属成漏极、体区电极、埋层电极和栅极; 
9)将衬底背面减薄,之后在所述衬底背面淀积背面金属,刻蚀后形成源极; 
10)在芯片封装时将体区电极与背面的源极通过金属连接在一起。 
本发明的沟槽型MOSFET结构和制备方法,使沟槽MOSFE的漏极都在衬底正面形成,而源极则在衬底背面形成。这样的工艺容易使两个或两个以上芯片的源极在衬底上集成在一起而漏极分开。从而不用采用转统的将每个芯片划开,再在封装时或者封装以后用金属将不同芯片的源极连接在一起的方法,降低了封装成本和系统组装成本。 
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明: 
图1是常见的沟槽型MOSFET基本结构; 
图2为本发明的沟槽型MOSFET基本结构; 
图3为本发明的沟槽型MOSFET结构的部分俯视图; 
图4为沿图3中BB’面的截面图; 
图5至图13分别为实施本发明的方法具体步骤后的截面示意图,其中(a)为图3中AA’面的截面图,(b)为图3中BB’面的截面图。 
常规沟槽型MOSFET结构为图1所示,背面金属上面和层间膜下面之间的结构,由下到上依次有漏区、漂移区、体区和源区。而本发明提供的沟槽型MOSFET器件结构见图2,图3为本发明的沟槽型MOSFET器件结构的俯视图,其中图2即为图3中AA’截面的截面图。如图2所示,背面金属和层间膜之间的这些结构排列顺序与图1中的正好相反,由下到上依次有源区、体区、漂移区和漏区,即将源区设置在衬底中,而在体区底部设置有用于形成欧姆接触的掺杂埋层,体区电极即通过体区和源区间的埋层由接触金属从主器件旁边引出(见图4)。通过上述的结构设置,在同一衬底上制备的上述结构构成的多个芯片,即可通过MOSFET的源极集成在衬底上,而此时漏极是分开的。 
本发明的沟槽型MOSFET结构的制备方法,具体步骤: 
1)选取晶圆衬底(NMOS选N型,PMOS则选P型掺杂),在其正面形成掺杂类型跟衬底相反埋层(见图5),埋层制备中离子注入剂量范围为:1012~1016原子/cm2。在选取时,标准同现有沟槽型MOSFET结构相同,选能够形成欧姆接触的高掺杂晶圆衬底,以便在衬底背面形成源极。埋层的制备可以通过先光刻定义出图形,而进行离子束注入。光刻胶去掉的区域被离子束注入掺杂,未去掉的光刻胶挡住了离子束使其下区域不被注入。还也可以先在晶圆表面生长绝缘层作为硬阻挡层,再通过光刻定义出图形。具有硬阻挡层的晶圆可以(在光刻胶去掉前或者去掉后)通过离子束注入掺杂,也可以在光刻胶去掉后通过扩散工艺形成埋层掺杂。埋层形成之后,需要去掉光刻胶。如果有硬阻挡层,需去掉硬阻挡层。 
2)在衬底正面外延生长外延层(见图6),一般为在硅衬底上外延生长单晶硅,外延生长的同时进行掺杂,掺杂类型与埋层相同但浓度较低以保证有足够低的阈值电压。外延层完成后,靠近源区(即衬底)和埋层的部分将形成体区。这里外延层的掺杂浓度由器件的阈值电压所决定,为本领域的常规技术。 
3)在外延层上刻蚀沟槽。沟槽的刻蚀工艺为本领域的常规技术,一般为先在外延层上生长一硬阻挡层(可为氮化硅层),通过光刻定义出图形,再通过刻蚀外延层形成沟槽,所形成的沟槽深度须穿过体区(见图7)。之后为沟槽栅的形成,跟常规沟槽型MOSFET制备步骤相同,先为在沟槽内壁生长栅氧,而后是多晶硅淀积填充沟槽,之后回刻形成栅(见图8)。 
4)在主器件部分体区上部形成漂移区(见图9a),通常通过离子束 注入来完成,漂移区掺杂类型与衬底相同但浓度只比体区掺杂浓度稍高。而主器件旁边把埋层引出的区域需要用光刻胶阻挡离子束注入(见图9b)。 
5)在主器件漂移区上部形成高掺杂的漏区(见图10a),通常通过离子束注入来完成,漏区掺杂类型与衬底相同。而主器件旁边把埋层引出的区域需要用光刻胶阻挡离子束注入(见图10b)。 
6)层间膜生长后光刻、干刻形成接触孔,这与传统器件相同(见图11a和11b)。不同的是在这之后增加一步光刻和干刻形成引出埋层的接触孔(埋层接触孔之外的区域需要光刻胶阻挡干刻,见图12a和12b),淀积接触金属对所有接触孔进行填充(见图13a和13b)。 
7)在上述结构上淀积正面金属,并刻蚀正面金属形成电极。刻蚀的工艺与传统器件相同,只是在正面金属光刻和刻蚀时形成的是漏极、体区/埋层电极、栅极等3个电极,而传统器件形成源极和栅极2个电极。 
8)衬底正面工艺完成后,对背面减薄,淀积背面金属形成源极。 
9)体区/埋层电极在封装时与背面源极用金属连接在一起。 

Claims (3)

1.一种沟槽型MOSFET结构,包括源区、漏区、体区和漂移区,其特征在于:从衬底往上依次为源区、体区、漂移区和漏区,所述沟槽型MOSFET结构的源极位于衬底的背面,所述源区和体区之间设置有用于形成欧姆接触的掺杂埋层。
2.根据权利要求1所述的沟槽型MOSFET结构,其特征在于:在同一衬底上制备的由所述沟槽型MOSFET结构构成的多个芯片,通过所述源极集成在衬底上。
3.一种权利要求1所述的沟槽型MOSFET结构的制备方法,其特征在于,包括如下步骤:
1)选取掺杂衬底,在衬底正面形成类型与衬底掺杂类型相反的埋层;
2)在衬底正面外延生长掺杂外延层,在靠近所述源区和埋层的部分形成体区;
3)在外延层上刻蚀沟槽,所述沟槽的深度穿过所述体区,之后为常规的沟槽多晶硅栅制备工艺;
4)通过离子注入在主器件部分体区上面形成漂移区;
5)通过离子注入在主器件漂移区上面形成的漏区;
6)在上述结构上生长层间膜,并在层间膜中刻蚀形成接触孔,而后再次利用光刻工艺和刻蚀工艺在层间膜中制备埋层的接触孔,之后是接触金属对所有接触孔进行填充;
7)在上述结构上淀积正面金属,并刻蚀正面金属成漏极、体区电极、埋层电极和栅极。
CN 200910201943 2009-12-15 2009-12-15 沟槽型mosfet结构及其制备方法 Active CN102097468B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN 200910201943 CN102097468B (zh) 2009-12-15 2009-12-15 沟槽型mosfet结构及其制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN 200910201943 CN102097468B (zh) 2009-12-15 2009-12-15 沟槽型mosfet结构及其制备方法

Publications (2)

Publication Number Publication Date
CN102097468A CN102097468A (zh) 2011-06-15
CN102097468B true CN102097468B (zh) 2013-03-13

Family

ID=44130445

Family Applications (1)

Application Number Title Priority Date Filing Date
CN 200910201943 Active CN102097468B (zh) 2009-12-15 2009-12-15 沟槽型mosfet结构及其制备方法

Country Status (1)

Country Link
CN (1) CN102097468B (zh)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101185169A (zh) * 2005-04-06 2008-05-21 飞兆半导体公司 沟栅场效应晶体管及其形成方法
CN101383287A (zh) * 2008-09-27 2009-03-11 电子科技大学 一种垂直双扩散金属氧化物半导体器件的制造方法
CN101521229A (zh) * 2008-03-02 2009-09-02 万国半导体股份有限公司 自对准沟槽累加模式场效应晶体管结构及其制造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101185169A (zh) * 2005-04-06 2008-05-21 飞兆半导体公司 沟栅场效应晶体管及其形成方法
CN101521229A (zh) * 2008-03-02 2009-09-02 万国半导体股份有限公司 自对准沟槽累加模式场效应晶体管结构及其制造方法
CN101383287A (zh) * 2008-09-27 2009-03-11 电子科技大学 一种垂直双扩散金属氧化物半导体器件的制造方法

Also Published As

Publication number Publication date
CN102097468A (zh) 2011-06-15

Similar Documents

Publication Publication Date Title
CN103247681B (zh) 沟槽底部氧化物屏蔽以及三维p-本体接触区的纳米mosfet
CN101743621B (zh) 具有不同掺杂的有应变的电流电极区域的晶体管
CN102569411B (zh) 半导体器件及其制作方法
US9136374B2 (en) Method of fabricating P-type surface-channel LDMOS device with improved in-plane uniformity
US11545545B2 (en) Superjunction device with oxygen inserted Si-layers
CN101872724A (zh) 超级结mosfet的制作方法
US20080061364A1 (en) Trench type MOS transistor and method for manufacturing the same
CN104637821B (zh) 超级结器件的制造方法
CN103489905A (zh) 窄的有源单元ie型沟槽栅极igbt及其制造方法
US8093661B2 (en) Integrated circuit device with single crystal silicon on silicide and manufacturing method
CN101958283A (zh) 获得交替排列的p型和n型半导体薄层结构的方法及结构
CN102299072A (zh) 沟槽型超级结器件的制作方法及得到的器件
CN102543738A (zh) 高压ldmos器件及其制造方法
CN103178093A (zh) 高压结型场效应晶体管的结构及制备方法
CN106206735A (zh) Mosfet及其制造方法
JP6770177B2 (ja) デプレッションモード接合電界効果トランジスタと統合されたデバイスおよび該デバイスを製造するための方法
CN107170688B (zh) 一种沟槽型功率器件及其制作方法
CN102157377B (zh) 超结vdmos器件及其制造方法
CN103094343B (zh) 具有t形外延硅沟道的mosfet结构
CN104253050A (zh) 一种槽型横向mosfet器件的制造方法
CN102097468B (zh) 沟槽型mosfet结构及其制备方法
CN101355036B (zh) 沟槽栅半导体器件及其制造方法
CN105742249B (zh) 改善sonos存储器读取操作能力的方法
CN101447433B (zh) 双扩散场效应晶体管制造方法
CN105931970A (zh) 一种平面栅功率器件结构及其形成方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
ASS Succession or assignment of patent right

Owner name: SHANGHAI HUAHONG GRACE SEMICONDUCTOR MANUFACTURING

Free format text: FORMER OWNER: HUAHONG NEC ELECTRONICS CO LTD, SHANGHAI

Effective date: 20140108

C41 Transfer of patent application or patent right or utility model
COR Change of bibliographic data

Free format text: CORRECT: ADDRESS; FROM: 201206 PUDONG NEW AREA, SHANGHAI TO: 201203 PUDONG NEW AREA, SHANGHAI

TR01 Transfer of patent right

Effective date of registration: 20140108

Address after: 201203 Shanghai city Zuchongzhi road Pudong New Area Zhangjiang hi tech Park No. 1399

Patentee after: Shanghai Huahong Grace Semiconductor Manufacturing Corporation

Address before: 201206, Shanghai, Pudong New Area, Sichuan Road, No. 1188 Bridge

Patentee before: Shanghai Huahong NEC Electronics Co., Ltd.