CN107425070B - 一种具有辅助氧化埋层的半超结mosfet - Google Patents
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Abstract
本发明提供一种具有辅助氧化埋层的半超结MOSFET，在第一导电类型半导体掺杂底部辅助层中引入辅助氧化埋层，并且该辅助氧化埋层的上端面高于第一导电类型半导体掺杂底部辅助层的上端面，位于第一导电类型半导体掺杂柱区中，引入的辅助氧化埋层改变了第一导电类型掺杂底端辅助层区的电场分布，加大其对耐压的贡献，从而增大了器件的耐压，同时辅助氧化埋层，在半超结MOSFET第二导电类型半导体掺杂柱区底部附近引入了电场峰值，从而将雪崩击穿点固定在第二导电类型半导体掺杂柱区底部附近，最终使雪崩击穿电流路径避开寄生BJT的基区电阻，在半超结MOSFET器件发生雪崩击穿时，有效避免寄生三极管的开启，从而提高半超结MOSFET器件在非箝位电感负载应用中的可靠性。
Description
技术领域
本发明属于半导体功率器件技术领域，涉及具有辅助氧化埋层的半超结MOSFET。
背景技术
超结(Super Junction，缩写为SJ)MOSFET打破了常规功率MOSFET的“硅极限”，具有导通电阻小、开关损耗低等特点。
但是超结MOSFET也有一些缺点，首先从工艺的角度来说，为了制备MOSFET，需要外延生长和离子注入的交替进行，制备超结MOSFET所需的成本与外延生长的次数成正比，如果采用埋沟加外延生长的方法，工艺难度也随着P型柱的深度和宽度的比值的增加而提高，然而，超结MOSFET的导通电阻与深宽比成反比，为了获得较小的导通电阻，需要减小N型柱和P型柱的宽度，这会增加制备过程中的外延次数，从而增加制造成本。从工作机理上讲，在关断过程中，漏极上的一个小电压就会使N型柱和P型柱完全耗尽，使得漂移区中的过剩载流子迅速被抽出，在反向恢复时产生较大的电流峰值，较大的电磁干扰(EMI)噪声和很高的功耗，这限制了超结MOSFET在倒相器和全桥倒相系统中的应用。为了解决超结MOSFET存在的缺点，Saito W.等人提出了半超结构MOSFET，如图2所示，半超结MOSFET是在传统的超结MOSFET的基础上增加了一层N型的底端辅助层，其导通电阻等于N型的底端辅助层部分和超结部分的导通电阻之和。虽然超结的导通电阻和P型柱的深宽比成反比，半超结结构相当于减小了超结部分的深宽比，增大了超结部分的导通电阻，但是在半超结中由于N型的底端辅助层掺杂浓度是按照低压功率MOSFET的漂移层设定的，即N型的底端辅助层的电阻较小，所以半超结MOSFET与超结MOSFET相比，具有更小的导通电阻。但是半超结MOSFET也有缺点，半超结MOSFET的N型底端辅助层相当于传统MOSFET的漂移区，电场在其中的分布为三角形分布(PT型半超结MOSFET)或者梯形分布(NPT型半超结MOSFET)，N型底端辅助层对于整个器件耐压的贡献较小。并且半超结MOSFET要在系统中大量应用，也需要提高其在非箝位感性负载开关过程(Unclamped Inductive Switching，UIS)中的雪崩耐量。提高半超结器件的抗UIS失效能力，目前普遍采用的方法是像普通功率MOSFET一样，通过减小寄生BJT管的基区电阻来抑制其开启。这样的解决办法依然无法完全杜绝寄生BJT管的开启，也就无法完全避免由于雪崩击穿所带来的器件失效问题；另外，也不能通过高能量的硼注入或深扩散减小功率MOSFET的N+源区下的P-body区电阻的方式来无限降低寄生BJT基区电阻，因为这样会加大MOSFET器件的阈值电压(沟道开启电压)。
发明内容
本发明的目的是针对现有技术中的缺陷，提供一种具有辅助氧化埋层的半超结MOSFET。
为实现上述发明目的，本发明技术方案如下：
一种具有辅助氧化埋层的半超结MOSFET，包括金属化漏电极、第一导电类型半导体高掺杂衬底、第一导电类型半导体掺杂底部辅助层、第二导电类型半导体掺杂柱区、第一导电类型半导体掺杂柱区、多晶硅栅电极、栅介质层和金属化源电极；所述第一导电类型半导体掺杂衬底设在金属化漏电极的上端面；所述第一导电类型半导体掺杂底部辅助层设在第一导电类型半导体掺杂衬底的上端面；第二导电类型半导体掺杂柱区和第一导电类型半导体掺杂柱区设在第一导电类型半导体掺杂底部辅助层的上端面；其中第二导电类型半导体掺杂柱区和第一导电类型半导体掺杂柱区交替分布形成超结结构；第二导电类型半导体掺杂柱区上端面设有第二导电类型半导体体区，第二导电类型半导体体区分别与第二导电类型半导体掺杂柱区和第一导电类型半导体掺杂柱区相接触；第二导电类型半导体体区内部分别具有一个第一导电类型半导体掺杂源区和一个第二导电类型半导体掺杂接触区；所述多晶硅栅电极位于第二导电类型半导体体区和第一导电类型半导体掺杂柱区的上端面，多晶硅栅电极与第二导电类型半导体体区和第一导电类型半导体掺杂柱区之间通过栅介质层相绝缘；所述金属化源电极位于器件的最上层，其两端分别与两个第二导电类型半导体体区中的第一导电类型半导体掺杂源区和第二导电类型半导体掺杂接触区相接触，金属化源电极与多晶硅栅电极之间通过栅介质层相绝缘；所述第一导电类型半导体掺杂底部辅助层中设有辅助氧化埋层，所述辅助氧化埋层的下端面与第一导电类型半导体掺杂衬底的上端面连接，所述辅助氧化埋层的上端面高于第一导电类型半导体掺杂底部辅助层的上端面，辅助氧化埋层的上端面位于第一导电类型半导体掺杂柱区中。
作为优选方式，所述辅助氧化埋层为二氧化硅、或者二氧化硅和氮化硅的复合材料。
作为优选方式，所述金属化源电极两端向下延伸进第二导电类型半导体体区中，形成沟槽结构；所述第二导电类型半导体掺杂接触区位于金属化源电极为两端的沟槽底部。
作为优选方式，第一导电类型为P型，第二导电类型为N型；或者第一导电类型为N型，第二导电类型为P型。
本发明的有益效果为：本发明在现有半超结MOSFET器件的基础上，通过在半超结结构第一导电类型半导体掺杂底部辅助层中引入辅助氧化埋层来提高器件的耐压，并改变器件的雪崩击穿点，提高器件的UIS能力，同时基本不影响其他性能参数。具体的为在第一导电类型半导体掺杂底部辅助层中引入辅助氧化埋层，并且该辅助氧化埋层的上端面高于第一导电类型半导体掺杂底部辅助层的上端面，位于第一导电类型半导体掺杂柱区中。引入的辅助氧化埋层，改变了第一导电类型掺杂底端辅助层区的电场分布，加大其对耐压的贡献，从而增大了器件的耐压。同时引入的辅助氧化埋层，在半超结MOSFET第二导电类型半导体掺杂柱区底部附近引入了电场峰值，从而将雪崩击穿点固定在第二导电类型半导体掺杂柱区底部附近，最终使得雪崩击穿电流路径避开寄生BJT的基区电阻，在半超结MOSFET器件发生雪崩击穿时，有效避免寄生三极管的开启，从而提高半超结MOSFET器件在非箝位电感负载应用中的可靠性(即抗UIS失效能力)。
附图说明
图1是实施例1提供的一种具有辅助氧化埋层的半超结MOSFET器件结构示意图。
图2是普通半超结MOSFET器件结构及其寄生BJT管和雪崩击穿电流路径的示意图。
图3是实施例1提供的一种具有辅助氧化埋层的半超结MOSFET器件寄生BJT和雪崩击穿电流路径的示意图。
图4是普通半超结MOSFET器件发生雪崩击穿时的电流分布和击穿点仿真图。虚线圈表示雪崩击穿点位置。
图5是本发明提供的一种具有辅助氧化埋层的半超结MOSFET器件发生雪崩击穿时的电流分布和击穿点仿真图。虚线圈表示雪崩击穿点位置。
图6(a)是本发明提供的一种具有辅助氧化埋层的半超结MOSFET器件发生雪崩击穿时的电场分布，虚线圈表示第二导电类型掺杂柱区底部附近的电场峰值；图6(b)是本发明提供的一种具有辅助氧化埋层的半超结MOSFET器件发生雪崩击穿时的碰撞电离率分布。
图7是实施例2提供的一种具有辅助氧化埋层的半超结MOSFET器件。
其中，1是金属化漏电极，2是第一导电类型半导体掺杂衬底，3是辅助氧化埋层，4是第一导电类型半导体掺杂底部辅助层，5是第二导电类型半导体掺杂柱区，6是第一导电类型半导体掺杂柱区，7是第二导电类型半导体体区，8是第二导电类型半导体掺杂接触区，9是第一导电类型半导体掺杂源区，10是多晶硅栅电极，11是栅介质层，12是金属化源电极，BJT是器件中寄生的三极管，Rb表示寄生三极管的基区电阻，带箭头的虚线表示雪崩击穿电流路径。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
实施例1
一种具有辅助氧化埋层的半超结MOSFET，如图1所示，包括金属化漏电极1、第一导电类型半导体高掺杂衬底2、第一导电类型半导体掺杂底部辅助层4、第二导电类型半导体掺杂柱区5、第一导电类型半导体掺杂柱区6、多晶硅栅电极10、栅介质层11和金属化源电极12；所述第一导电类型半导体掺杂衬底2设在金属化漏电极1的上端面；所述第一导电类型半导体掺杂底部辅助层4设在第一导电类型半导体掺杂衬底2的上端面；第二导电类型半导体掺杂柱区5和第一导电类型半导体掺杂柱区6设在第一导电类型半导体掺杂底部辅助层4的上端面；其中第二导电类型半导体掺杂柱区5和第一导电类型半导体掺杂柱区6交替分布形成超结结构；第二导电类型半导体掺杂柱区5上端面设有第二导电类型半导体体区7，第二导电类型半导体体区7分别与第二导电类型半导体掺杂柱区5和第一导电类型半导体掺杂柱区6相接触；第二导电类型半导体体区7内部分别具有一个第一导电类型半导体掺杂源区9和一个第二导电类型半导体掺杂接触区8；所述多晶硅栅电极10位于第二导电类型半导体体区7和第一导电类型半导体掺杂柱区6的上端面，多晶硅栅电极10与第二导电类型半导体体区7和第一导电类型半导体掺杂柱区6之间通过栅介质层11相绝缘；所述金属化源电极12位于器件的最上层，其两端分别与两个第二导电类型半导体体区7中的第一导电类型半导体掺杂源区9和第二导电类型半导体掺杂接触区8相接触，金属化源电极12与多晶硅栅电极10之间通过栅介质层11相绝缘；所述第一导电类型半导体掺杂底部辅助层4中设有辅助氧化埋层3，所述辅助氧化埋层3的下端面与第一导电类型半导体掺杂衬底2的上端面连接，所述辅助氧化埋层3的上端面高于第一导电类型半导体掺杂底部辅助层4的上端面，辅助氧化埋层3的上端面位于第一导电类型半导体掺杂柱区6中。
所述辅助氧化埋层3为二氧化硅、或者二氧化硅和氮化硅的复合材料。
上述技术方案，当所述第一导电类型半导体为N型半导体、第二导电类型半导体为P型半导体时，所述超结MOSFET器件为N沟道超结MOSFET器件；当所述第一导电类型半导体为P型半导体、第二导电类型半导体为N型半导体时，所述超结MOSFET器件为P沟道超结MOSFET器件。
以实施例1说明本发明的工作原理(以N沟道超结MOSFET器件为例)：
图2为普通半超结MOSFET器件结构及其寄生BJT管和雪崩电流示意图。通常普通半超结MOSFET器件的雪崩击穿发生在P-body区7的边缘。在非箝位电感负载应用中，当普通半超结MOSFET器件发生雪崩击穿后，雪崩电流将流经N+源区9下面的P-body区7到达P+接触区8。图4为采用二维仿真工具Medici仿真得到的普通半超结MOSFET器件雪崩电流分布图，从图中可以看出雪崩电流流经了寄生BJT管的基极电阻Rb，必然会在Rb上产生正向压降，如果这个压降大于P/N+结的正向导通电压，将使寄生BJT的发射极正偏，进入正向放大工作区，放大雪崩击穿电流，进而造成器件的热烧毁。
本实施例提出的一种具有辅助氧化埋层的半超结MOSFET，如图3所示，雪崩击穿发生在第二导电类型半导体掺杂柱区5底部附近。图5为仿真得到的该器件的雪崩击穿电流分布图。雪崩电流流经第二导电类型半导体掺杂柱区5底部附近，然后直接流入金属化源电极12。本发明提出的一种高雪崩耐量的超结MOSFET器件能够改变雪崩电流路径的原因是：引入的辅助氧化埋层3，在半超结MOSFET第二导电类型半导体掺杂柱区5底部附近引入了电场峰值，图6(a)为该结构的电场分布图，可以看出在第二导电类型半导体掺杂柱区5底部附近存在一个电场尖峰。由于载流子的碰撞电离率与电场强度密切相关，电场强度越高，碰撞电离率越大，如图6(b)所示，最大碰撞电离率出现在第二导电类型半导体掺杂柱区5底部。碰撞电离率越高的地方，越容易发生雪崩击穿。因此，雪崩击穿点将始终被固定在P柱5底部附近，同时载流子总会选择电阻最小的路径，所以雪崩击穿电流流经第二导电类型半导体掺杂柱区5底部附近后将直接流入金属化源电极12，有效地避开了寄生BJT的基区电阻，提高了器件在非箝位电感负载应用中的可靠性。
并且普通半超结MOSFET器件的N型底端辅助层相当于传统MOSFET的漂移区，电场在其中的分布为三角形分布(PT型半超结MOSFET)或者梯形分布(NPT型半超结MOSFET)，N型底端辅助层对于整个器件耐压的贡献较小。而本发明提出的一种具有辅助氧化埋层的半超结MOSFET，在N型底部辅助层4中引入了辅助氧化埋层3，改变了N型底部辅助层4的电场分布，加大其对耐压的贡献，从而增大了器件的耐压。
综上所述，本实施例所提出的一种具有辅助氧化埋层的半超结MOSFET，在基本不改变器件其它性能参数的同时，提高了耐压和雪崩耐量。
实施例2
如图7所示，本例的结构为在实施例1的基础上，将实施例1中所述金属化源电极12两端向下延伸进第二导电类型半导体体区7中，形成沟槽结构；所述第二导电类型半导体掺杂接触区8位于金属化源电极12为两端的沟槽底部。该结构能进一步的优化雪崩电流路径，提高器件的UIS能力。
上述实施例中，制作器件时，还可用碳化硅、砷化镓或锗硅等半导体材料替代硅。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (4)
1.一种具有辅助氧化埋层的半超结MOSFET，包括金属化漏电极(1)、第一导电类型半导体掺杂衬底(2)、第一导电类型半导体掺杂底部辅助层(4)、第二导电类型半导体掺杂柱区(5)、第一导电类型半导体掺杂柱区(6)、多晶硅栅电极(10)、栅介质层(11)和金属化源电极(12)；所述第一导电类型半导体掺杂衬底(2)设在金属化漏电极(1)的上端面；所述第一导电类型半导体掺杂底部辅助层(4)设在第一导电类型半导体掺杂衬底(2)的上端面；第二导电类型半导体掺杂柱区(5)和第一导电类型半导体掺杂柱区(6)设在第一导电类型半导体掺杂底部辅助层(4)的上端面；其中第二导电类型半导体掺杂柱区(5)和第一导电类型半导体掺杂柱区(6)交替分布形成超结结构；第二导电类型半导体掺杂柱区(5)上端面设有第二导电类型半导体体区(7)，第二导电类型半导体体区(7)分别与第二导电类型半导体掺杂柱区(5)和第一导电类型半导体掺杂柱区(6)相接触；第二导电类型半导体体区(7)内部分别具有一个第一导电类型半导体掺杂源区(9)和一个第二导电类型半导体掺杂接触区(8)；所述多晶硅栅电极(10)位于第二导电类型半导体体区(7)和第一导电类型半导体掺杂柱区(6)的上端面，多晶硅栅电极(10)与第二导电类型半导体体区(7)和第一导电类型半导体掺杂柱区(6)之间通过栅介质层(11)相绝缘；所述金属化源电极(12)位于器件的最上层，其两端分别与两个第二导电类型半导体体区(7)中的第一导电类型半导体掺杂源区(9)和第二导电类型半导体掺杂接触区(8)相接触，金属化源电极(12)与多晶硅栅电极(10)之间通过栅介质层(11)相绝缘；其特征在于：所述第一导电类型半导体掺杂底部辅助层(4)中设有辅助氧化埋层(3)，所述辅助氧化埋层(3)的下端面与第一导电类型半导体掺杂衬底(2)的上端面连接，所述辅助氧化埋层(3)的上端面高于第一导电类型半导体掺杂底部辅助层(4)的上端面，辅助氧化埋层(3)的上端面位于第一导电类型半导体掺杂柱区(6)中。
2.根据权利要求1所述的一种具有辅助氧化埋层的半超结MOSFET，其特征在于：所述辅助氧化埋层(3)为二氧化硅、或者二氧化硅和氮化硅的复合材料。
3.根据权利要求1所述的一种具有辅助氧化埋层的半超结MOSFET，其特征在于：所述金属化源电极(12)两端向下延伸进第二导电类型半导体体区(7)中，形成沟槽结构；所述第二导电类型半导体掺杂接触区(8)位于金属化源电极(12)为两端的沟槽底部。
4.根据权利要求1或2或3所述的一种具有辅助氧化埋层的半超结MOSFET，其特征在于：第一导电类型为P型，第二导电类型为N型；或者第一导电类型为N型，第二导电类型为P型。
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