CN113488388A - 一种沟槽栅超结vdmosfet半导体器件及其制备方法 - Google Patents

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Abstract

本发明公开了一种具有超结的功率器件VDMOSFET及其制备方法，方法包括：在N+型衬底上生长N型外延层；在N型外延层上形成若干第一沟槽；在N型外延层表面与每个第一沟槽内生长P型外延层；在P型外延层上形成若干第二沟槽；在每个第二沟槽内生长n型外延层；在P型外延层、n型外延层上生长P‑外延层；在P‑外延层上形成若干第三沟槽；在每个第三沟槽的侧壁和底部形成栅极氧化膜；在第三沟槽的开口处的P‑外延层表面形成n+源区；在P‑外延层表面形成p+注入区；在第三沟槽内埋入栅极材料形成栅极；在p+注入区、n+源区上方形成源极，且在N+型衬底下表面形成漏极。本发明通过多次重复的外延生长工艺，克服了用于形成沟槽的蚀刻工艺和外延生长工艺的局限。

Description

一种沟槽栅超结VDMOSFET半导体器件及其制备方法
技术领域
本发明属于半导体器件及其制备工艺技术领域，具体涉及一种沟槽栅超结VDMOSFET半导体器件及其制备方法。
背景技术
垂直双扩散金属氧化物半导体(Vertical Double-diffused Metal OxideSemiconductor，简称VDMOS)器件，是同时具有双极型晶体管和普通MOS器件的优点的功率半导体器件。而超结VDMOSFET是一种发展迅速、应用广泛的新型功率半导体器件。
超结VDMOSFET是在普通垂直双扩散金属氧化物半导体器件的基础上，通过引入超结(Super Junction，简称SJ)结构，即在常规VDMOSFET衬底上设置几个交替排列的P型外延层和N型外延层，形成了几个垂直于衬底的彼此相互平行的PN结。除了具备VDMOSFET输入阻抗高、开关速度快、工作频率高、电压控制、热稳定性好、驱动电路简单、易于集成等特点外，还克服了VDMOSFET的导通电阻随着击穿电压成2.5次方关系增加的缺点。在常规的超结VDMOSFET制备方法中，通过刻蚀工艺将N型外延层刻蚀多个深沟槽，然后将P型外延层填充到每个深沟槽中，以此形成纵向交替的P型和N型柱。以n型SJ VDMOSFET为例，当沟道开启后，电子由源极流经沟道、N型柱区、n+衬底，最后流向漏级；而当给器件施加反向偏压时，不仅存在纵向的电场，同时还存在横向电场使PN结耗尽，如果在击穿之前，P型柱区和N型柱区都完全耗尽，则击穿电压只与漂移区厚度有关而与漂移区掺杂浓度无关。
但是，当深沟槽的长宽比增大时，将P型外延层保形地填充到相应的深沟槽中变得更加困难，由此可能引发在N型外延层和P型外延层之间的界面处形成一些缺陷。此外，在P型外延层内不可避免地会出现空隙。因此，导致超结结构的电压维持能力降低。
发明内容
为了解决现有技术中存在的上述问题，本发明提供了一种具有超结的功率器件VDMOSFET及其制备方法。
本发明的一个实施例提供了一种具有超结的功率器件VDMOSFET的制备方法，包括以下步骤：
S1、选取N+型衬底；
S2、在所述N+型衬底上表面生长N型外延层；
S3、在所述N型外延层上形成第一掩膜版，利用所述第一掩膜版并通过反应离子蚀刻所述N型外延层，直至部分所述N+型衬底内形成若干第一沟槽；
S4、刻蚀掉所述第一掩膜版，在所述N型外延层表面与每个所述第一沟槽内生长P型外延层，其中，所述N型外延层与所述P型外延层形成第一PN柱层；
S5、在所述P型外延层上形成第二掩膜版，利用所述第二掩膜版并通过反应离子蚀刻所述P型外延层，直至所述N型外延层表面形成若干第二沟槽；
S6、刻蚀掉所述第二掩膜版，在每个所述第二沟槽内生长n型外延层，其中，所述P型外延层与所述n型外延层形成第二PN柱层；
S7、在所述P型外延层、所述n型外延层上生长P-外延层；
S8、在所述P-外延层上形成第三掩膜版，利用所述第三掩膜版并通过反应离子蚀刻所述P-外延层，直至部分所述n型外延层内形成若干第三沟槽；
S9、刻蚀掉所述第三掩膜版，在每个所述第三沟槽的侧壁和底部形成栅极氧化膜；
S10、在所述第三沟槽的开口上方、部分所述P-外延层上形成第四掩膜版，利用所述第四掩膜版在所述第三沟槽的开口处的所述P-外延层表面形成n+源区；
S11、刻蚀掉所述第四掩膜版，在所述第三沟槽的开口上方、所述n+源区上形成第五掩膜版，利用所述第五掩膜版在所述P-外延层表面形成p+注入区；
S12、刻蚀掉所述第五掩膜版，在所述第三沟槽内埋入栅极材料形成栅极；
S13、在所述p+注入区、所述n+源区上方沉积源金属形成源极，且在所述N+型衬底下表面沉积漏金属形成漏极，以完成具有超结的功率器件VDMOSFET的制备。
在本发明的一个实施例中，S4中生长所述P型外延层形成所述第一PN柱层时，控制所述第一PN柱层满足第一杂质量差恒定且为正，所述第一杂质量差为在距第一边界预定深度处，将所述第一PN柱层中P型外延层的杂质量减去所述第一PN柱层中N型外延层的杂质量而得，其中，所述第一边界为所述N+型衬底与所述第一PN柱层之间的边界。
在本发明的一个实施例中，S6中生长所述n型外延层形成所述第二PN柱层时，控制所述第二PN柱层满足第二杂质量差恒定且为负，所述第二杂质量差为在距第二边界预定深度处，将所述第二PN柱层中P型外延层的杂质量减去所述第二PN柱层中n型外延层的杂质量而得，其中，所述第二边界为所述第二PN柱层与所述P-外延层之间的边界。
在本发明的一个实施例中，S6中生长所述n型外延层形成所述第二PN柱层时，控制所述第一杂质量差与所述第二杂质量差满足预设关系。
在本发明的一个实施例中，所述预设关系表示为：x1×h1×α1+x2×h2×α2＝＝y1×d1×β1+y2×d2×β2，x1表示第一PN柱层中N型外延层的宽度，h1表示第一PN柱层中N型外延层的厚度，α1表示第一PN柱层中N型外延层的掺杂浓度，x1×h1×α1表示第一PN柱层中N型外延层的杂质量，x2表示第二PN柱层中n型外延层的宽度，h2表示第二PN柱层中n型外延层的厚度，α2表示第二PN柱层中n型外延层的掺杂浓度，x2×h2×α2表示第二PN柱层中n型外延层的杂质量，y1表示第一PN柱层中P型外延层的宽度，d1表示第一PN柱层中P型外延层的厚度，β1表示第一PN柱层中P型外延层的掺杂浓度，y1×d1×β1表示第一PN柱层中P型外延层的杂质量，y2表示第二PN柱层中P型外延层的宽度，d2表示第二PN柱层中P型外延层的厚度，β2表示第二PN柱层中P型外延层的掺杂浓度，y2×d2×β2表示第二PN柱层中P型外延层的杂质量。
在本发明的一个实施例中，S6在所述第二沟槽内生长n型外延层包括：
在所述P型外延层上和所述第二沟槽内生长n型外延层；
去除所述P型外延层上的所述n型外延层，使得所述n型外延层表面与所述P型外延层表面齐平。
本发明的另一个实施例提供了一种具有超结的功率器件VDMOSFET，包括：
N+型衬底；
第一PN柱层，设置于所述N+型衬底上表面，其中，所述第一PN柱层包括第一P柱、第一N柱，且所述第一P柱、所述第一N柱沿水平方向交替分布；
第二PN柱层，设置于所述第一PN柱层上，其中，所述第二PN柱层包括第二P柱、第二N柱，且所述第二P柱、所述第二N柱沿水平方向交替分布；
若干P-外延层,分别设置于所述第二PN柱层上；
若干栅极，分别设置于贯穿所述P-外延层、部分所述第二N柱的若干第三沟槽内，其中，每个所述栅极与每个所述第三沟槽的侧壁、底部之间埋有栅极氧化膜；
若干n+源区，分别设置于所述第三沟槽开口处的所述P-外延层上；
若干p+注入区，分别设置于位于相邻两个所述n+源区之间的所述P-外延层上；
若干源极，分别设置于所述n+源区、所述p+注入区上，以及漏极设置于所述N+型衬底下表面，以构成具有超结的功率器件VDMOSFET。
在本发明的一个实施例中，所述第一PN柱层的第一杂质量差恒定且为正，所述第二PN柱层的第二杂质量差恒定且为负，所述第一杂质量差与所述第二杂质量差满足预设关系。
在本发明的一个实施例中，所述预设关系表示为：x1×h1×α1+x2×h2×α2＝＝y1×d1×β1+y2×d2×β2，x1表示第一N柱的宽度，h1表示第一N柱的厚度，α1表示第一N柱的掺杂浓度，x1×h1×α1表示第一N柱的杂质量，x2表示第二N柱的宽度，h2表示第二N柱的厚度，α2表示第二N柱的掺杂浓度，x2×h2×α2表示第二N柱的杂质量，y1表示第一P柱的宽度，d1表示第一P柱的厚度，β1表示第一P柱的掺杂浓度，y1×d1×β1表示第一P柱的杂质量，y2表示第二P柱的宽度，d2表示第二P柱的厚度，β2表示第二P柱的掺杂浓度，y2×d2×β2表示第二P柱的杂质量。
与现有技术相比，本发明的有益效果：
本发明提供的具有超结的功率器件VDMOSFET的制备方法，反复进行N型外延生长工艺、图案化工艺、P型外延生长工艺和图案化工艺，以分别在N+型衬底上堆叠N型外延层、P型外延层、n型外延层，该堆叠结构可以形成具有预定厚度的超结PN柱结构，由于通过多次重复的外延生长工艺将P型外延层、n型外延层填充到沟槽中，可以有效避免传统一次性填充工艺引起的问题，在P型外延层中不会出现空隙，并且在PN结界面处将不存在缺陷，可以克服对用于形成沟槽的蚀刻工艺和外延生长工艺的局限。
以下将结合附图及实施例对本发明做进一步详细说明。
附图说明
图1是本发明实施例提供的一种具有超结的功率器件VDMOSFET的制备方法的流程示意图；
图2a～2m是本发明实施例提供的一种具有超结的功率器件VDMOSFET的制备工艺的结构示意图；
图3是本发明实施例提供的一种具有超结的功率器件VDMOSFET的结构示意图；
图4是本发明实施例提供的另一种具有超结的功率器件VDMOSFET的制备方法的流程示意图；
图5是本发明实施例提供的另一种具有超结的功率器件VDMOSFET的制备工艺的结构示意图；
图6是本发明实施例提供的另一种具有超结的功率器件VDMOSFET的结构示意图。
附图标记说明：
100-N+型衬底；101-N型外延层；101a-第一沟槽；102-第一掩膜版；103-P型外延层；103a-第二沟槽；104-第二掩膜版；105-n型外延层；106-P-外延层；107-第三掩膜版；107a-第三沟槽；108-第四掩膜版；109-第五掩膜版；110-栅极氧化膜；112-n+源区；114-p+注入区；116-栅极；118-源极；120-漏极；122-第一边界；124-第二边界；201-第一P型外延层；203-第一n型外延层；205-第一p型外延层；222-第三边界；224-第四边界。
具体实施方式
下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。
实施例一
请参见图1、图2a～2m，图1是本发明实施例提供的一种具有超结的功率器件VDMOSFET的制备方法的流程示意图，图2a～2m是本发明实施例提供的一种具有超结的功率器件VDMOSFET的制备工艺的结构示意图。本实施例提出了一种具有超结的功率器件VDMOSFET的制备方法，该具有超结的功率器件VDMOSFET的制备方法包括以下步骤：
S1、选取N+型衬底100。
具体而言，本实施例选取N+型导电类型的衬底，比如衬底可以为硅晶圆。
优选地，N+型衬底100的厚度为50μm～70μm、掺杂浓度为5×1018cm-3～5×1019cm-3。
S2、在N+型衬底100上表面生长N型外延层101。
具体而言，请再参见图2a，本实施例在N+型衬底100上表面生长与N+型衬底100同导电类型的外延层。其中，本S2中外延处理工艺及后续外延处理工艺包括物理气相淀积、化学气相淀积处理工艺等等，但不限于此。
优选地，N型外延层101的厚度为5μm～7.5μm、掺杂浓度为8×1014cm-3～8×1015cm-3。
S3、在N型外延层101上形成第一掩膜版102，利用第一掩膜版102并通过反应离子蚀刻N型外延层101，直至部分所述N+型衬底内形成若干第一沟槽101a。
具体而言，请再参见图2b，本实施例通过图案化工艺在N型外延层101上形成具有多个第一开口的第一掩膜版102，利用第一掩膜版102并通过反应离子蚀刻N型外延层101形成若干第一沟槽101a，每个第一沟槽101a穿透N型外延层101并暴露N+型衬底100的一部分。由于N型外延层101和N+型衬底100具有相同的导电类型，因此不限于第一沟槽101a穿透N型外延层101，直至部分N+型衬底100内，也就是说，可以在不穿透N型外延层101的情况下形成第一沟槽101a。其中，第一开口和第一沟槽101a的数量不限于一个以上，也可以只有一个第一开口和一个第一沟槽101a。
优选地，第一沟槽101a的深度为14μm～18μm、宽度为5μm～7.5μm。
S4、刻蚀掉第一掩膜版102，在N型外延层101表面与每个第一沟槽101a内生长P型外延层103，其中，N型外延层101与P型外延层103形成第一PN柱层。
具体而言，请再参见图2c，本实施例首先刻蚀掉第一膜版102，然后在在N型外延层101表面与每个第一沟槽101a内生长P型外延层103，即P型外延层103表面高于N型外延层101表面。同时，本实施例通过第一沟槽101a填充P型外延层103后，N型外延层101与P型外延层103沿着水平方向交替分布形成第一PN柱层，且本实施例在S4中生长P型外延层103形成第一PN柱层时，控制第一PN柱层满足第一杂质量差恒定且为正，第一杂质量差为在距第一边界122预定深度处，将第一PN柱层中P型外延层103的杂质量减去第一PN柱层中N型外延层101的杂质量而得，具体可以在第一PN柱层中N型外延层101的厚度为第一PN柱层中P型外延层103的一半时，再控制第一PN柱层中N型外延层101、P型外延层103的宽度和其相应掺杂浓度，以控制第二PN柱层满足第二杂质量差，其中，第一边界122为N+型衬底100与第一PN柱层之间的边界，预定深度为第一沟槽101a穿透N型外延层101并暴露N+型衬底100的那部分深度，杂质量定义为该层的宽度×厚度×掺杂浓度。为了使P型外延层103完全填充覆盖每个第一沟槽101a，沉积在N型外延层101上的P型外延层103的厚度大于每个第一沟槽101a宽度的一半。
优选地，第一PN柱层中N型外延层101的宽度x1为5μm～7.5μm、厚度h1为14μm～16μm、掺杂浓度α1为8×1014cm-3～8×1015cm-3，第一PN柱层中P型外延层103的宽度y1为5μm～7.5μm、厚度d1为14μm～18μm、掺杂浓度β1为8×1014cm-3～8×1015cm-3，第一杂质量差为1024×107，第一边界122预定深度为0μm～2μm。
S5、在P型外延层103上形成第二掩膜版104，利用第二掩膜版104并通过反应离子蚀刻P型外延层103，直至所述N型外延层101表面形成若干第二沟槽103a。
具体而言，请再参见图2d，本实施例通过图案化工艺在P型外延层103上形成具有多个第二开口的第二掩膜版104，每个第二开口的位置在N型外延层101的上方，通过使用第二图案化掩模版104作为蚀刻掩模，通过第二图案化工艺对第二外延层103进行图案化刻蚀，并且第二开口可以暴露设置在N型外延层101上的P型外延层103。本实施例中第二沟槽103a的宽度小于位于两个相邻第一沟槽101a之间的N型外延层101的宽度，但不限于此，比如第二沟槽103a的宽度也可以大于或等于位于两个相邻第一沟槽101a之间的N型外延层101的宽度，具体根据实际设计需要决定。
优选地，第二沟槽103a的深度为14μm～16μm、宽度为5μm～7.5μm。
S6、刻蚀掉第二掩膜版104，在每个第二沟槽103a内生长n型外延层105，其中，P型外延层103与n型外延层105形成第二PN柱层。
具体而言，请再参见图2e，本实施例首先刻蚀掉第二掩膜版104，然后在每个第二沟槽103a内生长n型外延层105，具体在P型外延层103上和第二沟槽103a内生长n型外延层105，n型外延层105与N型外延层101直接接触，此时n型外延层105填充覆盖了每个第二沟槽103a，并高于P型外延层103。由于在本实施例中第二沟槽103a的宽度小于位于两个相邻第一沟槽101a之间的N型外延层101的宽度，因此，填充每个第二沟槽103a的n型外延层105的宽度小于设置在n型外延层105下方相应的N型外延层101的宽度。此时，n型外延层105的宽度与位于其正下方的N型外延层101的宽度不同，当每个n型外延层105与N型外延层101的宽度不同时，为了使N型外延层101与P型外延层103之间、n型外延层105与P型外延层103形成的超结并具有相同的耐压能力，n型外延层105的掺杂浓度不同于N型外延层101的掺杂浓度，例如，当每个N型外延层101的宽度大于n型外延层105时，N型外延层101的掺杂浓度要低于n型外延层105，本实施例图2d所示，反之亦然，即当每个N型外延层101的宽度小于n型外延层105时，N型外延层101的掺杂浓度要高于n型外延层105，并未给出示意图。
需要说明的是，本实施例同样可以实现第二沟槽103a的宽度与位于两个相邻第一沟槽101a之间的N型外延层101的宽度相同，此时，填充每个第二沟槽103a的n型外延层105具有与设置在n型外延层105下方的相应的N型外延层101相同的宽度。
随后，请再参见图2f，进行至少一次蚀刻和至少一次回蚀处理，以去除高于P型外延层103上的n型外延层105，使得n型外延层105表面与P型外延层103表面齐平。
本实施例通过第二沟槽填充n型外延层105后，P型外延层103与n型外延层105沿着水平方向交替分布形成第二PN柱层，第二PN柱层包括多个垂直于N+型衬底100的平行PN结，这些PN结的结构被称为超结结构，其可以用来承受来自N+型衬底100的高电压。在生长n型外延层105形成第二PN柱层时，控制第二PN柱层满足第二杂质量差恒定且为负，第二杂质量差为在距第二边界124处，通过第二PN柱层中P型外延层103的杂质量减去第二PN柱层中n型外延层105的杂质量而得，具体可以在第二PN柱层中n型外延层105的厚度为第二PN柱层中P型外延层103的一半时，再控制第二PN柱层中n型外延层105、P型外延层103的宽度和其相应掺杂浓度，以控制第二PN柱层满足第二杂质量差。其中，第二边界124为第二PN柱层与S7生长的P-外延层之间的边界，具体为第二PN柱层上表面。
本实施例提供诸如N型外延层101生长工艺、图案化工艺、P型外延层103生长工艺、图案化工艺和n型外延层105生长工艺的连续工艺，以分别将N型外延层101和P型外延层103堆叠在N+型衬底100上并形成预设厚度的PN超结结构。由于N型外延层101、n型外延层105为具有相同导电类型的外延层，通过多次重复的外延生长工艺被填充到沟道中，因此，在预定厚度下，可以避免传统的一步填充工艺造成的问题，也就是说，P型外延层103中不会出现空洞，PN超结的结界面也不会出现缺陷，此外，还可以避免对用于形成沟槽的蚀刻工艺和外延生长工艺的限制。
优选地，第二PN柱层中P型外延层103的宽度x2为5μm～7.5μm、厚度h2为14μm～16μm、掺杂浓度α2为8×1014cm-3～8×1015cm-3，第二PN柱层中n型外延层105的宽度y2为5μm～7.5μm、厚度d2为14μm～18μm、掺杂浓度β2为8×1014cm-3～8×1015cm-3，第二杂质量差为-1024×107。
进一步地，本实施例S6中生长n型外延层105形成第二PN柱层时，控制第一杂质量差与第二杂质量差满足预设关系，具体预设关系表示为：x1×h1×α1+x2×h2×α2＝＝y1×d1×β1+y2×d2×β2，x1表示第一PN柱层中N型外延层的宽度，h1表示第一PN柱层中N型外延层的厚度，α1表示第一PN柱层中N型外延层的掺杂浓度，x1×h1×α1表示第一PN柱层中N型外延层的杂质量，x2表示第二PN柱层中n型外延层的宽度，h2表示第二PN柱层中n型外延层的厚度，α2表示第二PN柱层中n型外延层的掺杂浓度，x2×h2×α2表示第二PN柱层中n型外延层的杂质量，y1表示第一PN柱层中P型外延层的宽度，d1表示第一PN柱层中P型外延层的厚度，β1表示第一PN柱层中P型外延层的掺杂浓度，y1×d1×β1表示第一PN柱层中P型外延层的杂质量，y2表示第二PN柱层中P型外延层的宽度，d2表示第二PN柱层中P型外延层的厚度，β2表示第二PN柱层中P型外延层的掺杂浓度，y2×d2×β2表示第二PN柱层中P型外延层的杂质量。为了解决形成第一PN柱层、第二PN柱层过程中，非平衡电荷和工艺过程引起的PN柱层矩形不对称导致击穿电压降低的问题，本实施例设计第一PN柱层的第一杂质量差、第二PN柱层的第二杂质量差之间满足预设关系，对预设关系中变量做出相应调整，使得所有变量满足x1×h1×α1+x2×h2×α2＝＝y1×d1×β1+y2×d2×β2，即可减小击穿电压降低的影响。
本实施例在制备过程中，保证第一PN柱层具有第一杂质量差、第二PN柱层具有第二杂质量差，第一杂质量差恒定且为正，第二杂质量差恒定且为负，所提出的制备方法制备得到了新的锥形结构，第一PN柱层、第二PN柱层从主表面侧朝向背面变化方向相反，即第一PN柱层中第一N柱的宽度大，则第二PN柱层中的第二N柱的宽度小，此时第一PN柱层中第一P柱的宽度小，第二PN柱层中的第二P柱的宽度大，同理，第一PN柱层中第一N柱的宽度小，则第二PN柱层中的第二N柱的宽度大，此时第一PN柱层中第一P柱的宽度大，第二PN柱层中的第二P柱的宽度小。因此，在这种新的锥形结构中，第一N柱、第二N柱的杂质量的变化方向也相反，第一P柱、第二P柱的杂质量的变化方向也相反，使得即使在制备过程中结构产生变化时，在第一PN柱层、第二PN柱层的某处也存在满足上述杂质量相等的条件区域，从而在PN超结结构中获得非常均匀的电荷分布，可以抵制由于在形成PN柱层时杂质量变化而导致的击穿电压减小的情况，提高了该超结结构的耐压能力。
需要说明的是，本实施例不局限于第一PN柱层、第二PN柱层的设计，根据实际需要形成预设厚度的PN超结结构，可以通过更多次重复的外延生长工艺形成第三PN柱层、第四PN柱层、……，得到预设厚度的PN超结结构，比如在图2e时生长足够后的n型外延层105，然后通过图案化工艺在n型外延层105上形成具有多个开口的掩膜版，使用掩膜版作为蚀刻掩膜，通过图案化工艺对P-外延层106进行刻蚀，直至P型外延层103表面形成若干沟槽，在该沟槽内填充p型外延层，n型外延层105和p型外延层形成第三PN柱层，同理，依次进行其他堆叠PN柱层的外延生长，以形成本实施例需要的预设厚度的PN超结结构。此时若干PN柱层杂的质量差间隔成质量差恒定且为正、质量差恒定且为负分布，即第一PN柱层的杂质量差恒定且为正、第二PN柱层的杂质量差恒定且为负、第三PN柱层的杂质量差恒定且为正、第四PN柱层的杂质量差恒定且为负，依次类推，……。
S7、在P型外延层103、n型外延层105上生长P-外延层106。
具体而言，请再参见图2g，本实施例通过形成覆盖P型外延层103和n型外延层105的P-外延层106，来形成功率器件的基区。
优选地，P-外延层106的厚度为2μm～3.8μm、掺杂浓度为3×1016cm-3～4×1017cm-3。
S8、在P-外延层106上形成第三掩膜版107，利用第三掩膜版107并通过反应离子蚀刻P-外延层106，直至部分n型外延层105内形成若干第三沟槽107a。
具体而言，请再参见图2h，本实施例通过图案化工艺在P-外延层106上形成具有多个第三开口的第三掩膜版107，其中，P-外延层106的一部分可以从第三开口暴露出来。使用第三掩膜版107作为蚀刻掩膜，通过图案化工艺对P-外延层106进行刻蚀，直至部分n型外延层105形成若干第三沟槽107a，第三沟槽107a可穿透P-外延层并暴露n型外延层105。此处，第三沟槽107a用来作为SJ VDMOSFET的栅槽。
优选地，第三沟槽107a的深度为4μm～4.5μm、宽度为2.5μm～4μm。
S9、刻蚀掉第三掩膜版107，在每个第三沟槽107a的侧壁和底部形成栅极氧化膜110。
具体而言，请再参见图2i，本实施例首先刻蚀掉第二掩膜版，然后每个第三沟槽107a的侧壁和底部形成栅极氧化膜110。其中，栅极氧化膜110的厚度需要根据实际阈值电压来确定，栅极氧化膜110的宽度根据第三槽栅107a的宽度来确定。
S10、在第三沟槽107a的开口上方、部分P-外延层106上形成第四掩膜版108，利用第四掩膜版108在第三沟槽107a的开口处的P-外延层106表面形成n+源区112。
具体而言，请再参见图2j，本实施例通过图案化工艺在第三沟槽107a的开口上方、部分P-外延层106上形成具有多个第四开口的第四掩膜版108，利用第四掩膜版108在第三沟槽107a的开口处的P-外延层106表面执行N型离子注入工艺和热驱入工艺形成n+源区112。
优选地，n+源区112的深度为0.1μm～0.5μm、宽度为0.4μm～1.2μm、掺杂浓度为1×1019cm-3～1×1020cm-3。
S11、刻蚀掉第四掩膜版108，在第三沟槽107a的开口上方、n+源区112上形成第五掩膜版109，利用第五掩膜版109在P-外延层106表面形成p+注入区114。
具体而言，请再参见图2k，本实施例首先刻蚀掉第四掩膜版108，然后在第三沟槽107a的开口上方、n+源区112上形成第五掩膜版109，利用第五掩膜版109在P-外延层106表面执行P型离子注入工艺，在1100℃下退火1小时，由此形成高杂质浓度的p+注入区114。其中，p+注入区114为高斯掺杂。
优选地，p+注入区114的深度为0.3μm～1.0μm、宽度为0.3μm～1.0μm、掺杂浓度为5×1017cm-3～5×1018cm-3、峰值掺杂浓度为6×1019cm-3。
S12、刻蚀掉第五掩膜版109，在每个第三沟槽107a内埋入栅极材料形成栅极116。
具体而言，请再参见图2l，本实施例首先刻蚀掉第五掩膜版109，然后在每个第三沟槽107a内埋入栅极材料形成栅极116，由栅极116、栅极氧化膜110组成了整个沟槽栅结构。其中，栅极材料包括多晶硅、铝或铜等金属，但不限于此。
S13、在p+注入区114、n+源区112上方沉积源金属形成源极118，在N+型衬底100下表面沉积漏金属形成漏极120，以完成具有超结的功率器件VDMOSFET的制备。
具体而言，请再参见图2m，本实施例在p+注入区114、n+源区112上方沉积源金属形成源极118，在N+型衬底100下表面沉积漏金属形成漏极120。在本实施例中，用于形成源极118和漏极120的S13可以包括溅射沉积、电子束沉积工艺等。其中，沉积的源金属和漏金属的组成可从钛、氮化钛、铝、钨或其他金属或金属复合物组成的组中选择，但不限于此。
综上所述，本实施例提出的具有超结的功率器件VDMOSFET的制备方法，反复进行N型外延生长工艺、图案化工艺、P型外延生长工艺和图案化工艺，以分别在N+型衬底100上堆叠N型外延层101、P型外延层103、n型外延层105，该堆叠结构可以形成具有预定厚度的超结PN柱层结构，由于通过多次重复的外延生长工艺将P型外延层103、n型外延层105填充到沟槽中，可以有效避免传统一次性填充工艺引起的问题，在P型外延层103中不会出现空隙，并且在PN结界面处将不存在缺陷，可以克服对用于形成沟槽的蚀刻工艺和外延生长工艺的局限；本实施例通过新的制备方法，控制第一PN柱层具有第一杂质量差，第二PN柱层具有第二杂质量差，第一杂质量差恒定且为正，第二杂质量差恒定且为负，使得制备得到了新的锥形结构，N柱的宽度和P柱的宽度从主表面侧朝向背面变化方向相反，在这种结构中，N柱的杂质量和P柱的杂质量的变化方向也相反，即使在制备过程中结构产生变化时，在PN柱层的某处也会存在满足上述杂质量相等的条件区域，根据刻蚀工艺来调制PN柱层的掺杂浓度，使得P柱、N柱里的非平衡电荷得到修正，P/N柱宽的地方，掺杂浓度相对较低，P/N柱窄的地方，掺杂浓度相对较高，从而在PN超结结构中获得非常均匀的电荷分布，可以抵制由于在形成PN柱层时杂质量变化而导致的击穿电压减小的情况，提高了该超结结构的耐压能力。
实施例二
在上述实施例一的基础上，请参见图3，图3是本发明实施例提供的一种具有超结的功率器件VDMOSFET的结构示意图，本实施例提出了一种具有超结的功率器件VDMOSFET，该具有超结的功率器件VDMOSFET包括：
N+型衬底100；
第一PN柱层，设置于N+型衬底100上表面，其中，第一PN柱层包括第一P柱、第一N柱，且第一P柱、第一N柱沿水平方向交替分布；本实施例第一P柱具体为实施例一中所述的P型外延层103，第一N柱具体为实施例一中所述的N型外延层101；
第二PN柱层，设置于第一PN柱层上，其中，第二PN柱层包括第二P柱、第二N柱，且第二P柱、第二N柱沿水平方向交替分布；本实施例第二P柱具体为实施例一中所述的P型外延层103，第二N柱具体为实施例一中所述的n型外延层105；
若干P-外延层106，分别设置于第二PN柱层上；
若干栅极116，分别设置于贯穿P-外延层106、部分第二N柱的若干第三沟槽107a内，其中，每个栅极116与每个第三沟槽107a的侧壁、底部之间埋有栅极氧化膜110；
若干n+源区112，分别设置于第三沟槽107a开口处的P-外延层上；
若干p+注入区114，分别设置于位于相邻两个n+源区112之间的P-外延层上；
若干源极118，分别设置于n+源区112、p+注入区114上，以及漏极120设置于N+型衬底100下表面，以构成具有超结的功率器件VDMOSFET。
优选地，N+型衬底100的厚度为50μm～70μm、掺杂浓度为5×1018cm-3～5×1019cm-3。
优选地，N型外延层101的厚度为5μm～7.5μm、掺杂浓度为8×1014cm-3～8×1015cm-3。
优选地，第一PN柱层中N型外延层101的宽度x1为5μm～7.5μm、厚度h1为14μm～16μm、掺杂浓度α1为8×1014cm-3～8×1015cm-3，第一PN柱层中P型外延层103的宽度y1为5μm～7.5μm、厚度d1为14μm～18μm、掺杂浓度β1为8×1014cm-3～8×1015cm-3。
优选地，第二PN柱层中P型外延层103的宽度x2为5μm～7.5μm、厚度h2为14μm～16μm、掺杂浓度α2为8×1014cm-3～8×1015cm-3，第二PN柱层中n型外延层105的宽度y2为5μm～7.5μm、厚度d2为14μm～18μm、掺杂浓度β2为8×1014cm-3～8×1015cm-3。
优选地，P-外延层106的厚度为2μm～3.8μm、掺杂浓度为3×1016cm-3～4×1017cm-3。
优选地，n+源区112的深度为0.1μm～0.5μm、宽度为0.4μm～1.2μm、掺杂浓度为1×1019cm-3～1×1020cm-3。
优选地，p+注入区114的深度为0.3μm～1.0μm、宽度为0.3μm～1.0μm、掺杂浓度为5×1017cm-3～5×1018cm-3、峰值掺杂浓度为6×1019cm-3。
优选地，栅极材料包括多晶硅、铝或铜等金属；源金属和漏金属包括钛、氮化钛、铝、钨或其金属复合物组合。
进一步地，第一PN柱层的第一杂质量差恒定且为正，第二PN柱层的第二杂质量差恒定且为负，第一杂质量差与第二杂质量差满足预设关系。
优选地，第一杂质量差为1024×107，第二杂质量差为-1024×107。
进一步地，预设关系表示为：x1×h1×α1+x2×h2×α2＝＝y1×d1×β1+y2×d2×β2，x1表示第一N柱的宽度，h1表示第一N柱的厚度，α1表示第一N柱的掺杂浓度，x1×h1×α1表示第一N柱的杂质量，x2表示第二N柱的宽度，h2表示第二N柱的厚度，α2表示第二N柱的掺杂浓度，x2×h2×α2表示第二N柱的杂质量，y1表示第一P柱的宽度，d1表示第一P柱的厚度，β1表示第一P柱的掺杂浓度，y1×d1×β1表示第一P柱的杂质量，y2表示第二P柱的宽度，d2表示第二P柱的厚度，β2表示第二P柱的掺杂浓度，y2×d2×β2表示第二P柱的杂质量。
本实施例提出的具有超结的功率器件VDMOSFET，可以执行上述实施例一所述的具有超结的功率器件VDMOSFET的制备方法实施例，其实现原理和技术效果类似，在此不再赘述。
实施例三
在上述实施例一的基础上，请参见图4、图5，图4是本发明实施例提供的另一种具有超结的功率器件VDMOSFET的制备方法的流程示意图，图5是本发明实施例提供的又一种具有超结的功率器件VDMOSFET的制备工艺的结构示意图，本实施例提供了另一种具有超结的功率器件VDMOSFET的制备方法，该具有超结的功率器件VDMOSFET的制备方法包括以下步骤：
S201、选取N+型衬底100；
S202、在N+型衬底100上表面生长第一P型外延层201；
S203、在第一P型外延层201上形成第一掩膜版102，利用第一掩膜版102并通过反应离子蚀刻第一P型外延层201，直至部分所述N+型衬底内形成若干第一沟槽101a；
S204、刻蚀掉第一掩膜版102，在第一P型外延层201表面与每个第一沟槽101a内生长第一n型外延层203，其型外延层203与第一P型外延层201形成第三PN柱层；
S205、在第一n型外延层203上形成第二掩膜版104，利用第二掩膜版104并通过反应离子蚀刻第一n型外延层203，直至第一P型外延层201表面形成若干第二沟槽103a；
S206、刻蚀掉第二掩膜版104，在每个第二沟槽103a内生长第一p型外延层205，其中，第一p型外延层205与第一n型外延层203形成第四PN柱层；
S207、在第一p型外延层205、第一n型外延层203上生长P-外延层106；
S208、在P-外延层106上形成第三掩膜版107，利用第三掩膜版107并通过反应离子蚀刻P-外延层106，直至部分第一n型外延层203内形成若干第三沟槽107a；
S209、刻蚀掉第三掩膜版107，在每个第三沟槽107a的侧壁和底部形成栅极氧化膜110；
S210、在第三沟槽107a的开口上方、部分P-外延层106上形成第四掩膜版108，利用第四掩膜版108在第三沟槽107a的开口处的P-外延层106表面形成n+源区112；
S211、刻蚀掉第四掩膜版108，在第三沟槽107a的开口上方、n+源区112上形成第五掩膜版109，利用第五掩膜版109在P-外延层106表面形成p+注入区114；
S212、刻蚀掉第五掩膜版109，在第三沟槽107a内埋入栅极材料形成栅极116；
S213、在p+注入区114、n+源区112上方沉积源金属形成源极118，且在N+型衬底100下表面沉积漏金属形成漏极120，以完成具有超结的功率器件VDMOSFET的制备。
具体而言，本实施例上述S201～213，除了步骤202～207，其他步骤与实施例一完全相同，在此不再赘述。而不同的步骤202～207，在N+型衬底100上生长的是与N+型衬底100不同导电类型的第一P型外延层201，继而步骤4中对步骤3形成的第一沟槽101a生长的是与第一P型外延层201不同导电类型的第一n型外延层203，第一P型外延层201与第一n型外延层203形成第三PN柱层，第三PN柱层的第三杂质量差恒定且为正，第三杂质量差为在距第三边界222预定深度处，通过第三PN柱层中第一P型外延层201的杂质量减去第三PN柱层中第一n型外延层203的杂质量而得，本实施例第三边界222预定深度为如实施例一中第一沟槽101a穿透第一P型外延层201并暴露N+型衬底100的那部分深度，同理，步骤6中对步骤5形成的第二沟槽103a生长的是与第一n型外延层203不同导电类型的第一p型外延层205，第一p型外延层205与第一n型外延层203形成第四PN柱层，第四PN柱层的第四杂质量差恒定且为负，第四杂质量差为在距第四边界224处，通过第四PN柱层中第一p型外延层205的杂质量减去第四PN柱层中第一n型外延层203的杂质量而得，本实施例第四边界224为第三PN柱层上表面，然后在第一p型外延层205、第一n型外延层203上生长P-外延层，本实施例具体步骤202～207采取的具体工艺实现与实施例一中步骤2～7类似，在此不再赘述。
其中，第三PN柱层的第三杂质量差恒定且为正，第四PN柱层的第四杂质量差恒定且为负，第三杂质量差与第三杂质量差满足预设关系，具体预设关系表示为：x3×h3×α3+x4×h4×α4＝＝y3×d3×β3+y4×d4×β4，x3表示第三PN柱层中第一n型外延层203的宽度，h3表示第三PN柱层中第一n型外延层203的厚度，α3表示第三PN柱层中第一n型外延层203的掺杂浓度，x3×h3×α3表示第三PN柱层中第一n型外延层203的杂质量，x4表示第四PN柱层中第一n型外延层203的宽度，h4表示第四PN柱层中第一n型外延层203的厚度，α4表示第四PN柱层中第一n型外延层203的掺杂浓度，x4×h4×α4表示第四PN柱层中第一n型外延层203的杂质量，y3表示第三PN柱层中第三P型外延层201的宽度，d3表示第三PN柱层中第三P型外延层201的厚度，β3表示第三PN柱层中第三P型外延层201的掺杂浓度，y3×d3×β3表示第三PN柱层中第三P型外延层201的杂质量，y4表示第四P柱的宽度，d4表示第四PN柱层中第一p型外延层205的厚度，β4表示第四PN柱层中第一p型外延层205的掺杂浓度，y4×d4×β4表示第四PN柱层中第一p型外延层205的杂质量。
优选地，第三PN柱层中第三P型外延层201的厚度为14μm～16μm、宽度为5μm～7.5μm、掺杂浓度为8×1014cm-3～8×1015cm-3，第三杂质量差为1024×107，第三PN柱层中第一n型外延层203的厚度为14μm～18μm、宽度为5μm～7.5μm、掺杂浓度为8×1014cm-3～8×1015cm-3，第四PN柱层中第一p型外延层205的厚度为14μm～18μm、宽度为5μm～7.5μm、掺杂浓度为8×1014cm-3～8×1015cm-3，第四PN柱层中第一n型外延层203的厚度为14μm～18μm、宽度为5μm～7.5μm、掺杂浓度为8×1014cm-3～8×1015cm-3，第四杂质量差为-1024×107。
本实施例提出的另一种具有超结的功率器件VDMOSFET的制备方法，可以执行上述实施例一的具有超结的功率器件VDMOSFET的制备方法实施例，其实现原理和技术效果类似，在此不再赘述。
实施例四
在上述实施例三的基础上，请参见图6，图6是本发明实施例提供的另一种具有超结的功率器件VDMOSFET的结构示意图，本实施例提供了另一种具有超结的功率器件VDMOSFET，该具有超结的功率器件VDMOSFET包括：
N+型衬底100；
第三PN柱层，设置于N+型衬底100上表面，其中，第三PN柱层包括第三P柱、第三N柱，且第三P柱、第三N柱沿水平方向交替分布；本实施例第三P柱具体为实施例三中所述的第一P型外延层201，第三N柱具体为实施例三中所述的第一n型外延层203；
第四PN柱层，设置于第三PN柱层上，其中，第四PN柱层包括第四P柱、第四N柱，且第四P柱、第四N柱沿水平方向交替分布；本实施例第四P柱具体为实施例三中所述的第一p型外延层205，第四N柱具体为实施例三中所述的第一n型外延层203；
若干P-外延层，分别设置于第四PN柱层上；
若干栅极116，分别设置于贯穿P-外延层、部分第二N柱的若干第三沟槽107a内，其中，每个栅极116与每个第三沟槽107a的侧壁、底部之间埋有栅极氧化膜110；
若干n+源区112，分别设置于第三沟槽107a开口处的P-外延层上；
若干p+注入区114，分别设置于位于相邻两个n+源区112之间的P-外延层上；
若干源极118，分别设置于n+源区112、p+注入区114上，以及漏极120设置于N+型衬底100下表面，以构成具有超结的功率器件VDMOSFET。
进一步地，第三PN柱层的第三杂质量差恒定且为正，第四PN柱层的第四杂质量差恒定且为负，第三杂质量差与第三杂质量差满足预设关系。
进一步地，预设关系表示为：x3×h3×α3+x4×h4×α4＝＝y3×d3×β3+y4×d4×β4，x3表示第三N柱的宽度，h3表示第三N柱的厚度，α3表示第三N柱的掺杂浓度，x3×h3×α3表示第三N柱的杂质量，x4表示第四N柱的宽度，h4表示第四N柱的厚度，α4表示第四N柱的掺杂浓度，x4×h4×α4表示第四N柱的杂质量，y3表示第三P柱的宽度，d3表示第三P柱的厚度，β3表示第三P柱的掺杂浓度，y3×d3×β3表示第三P柱的杂质量，y4表示第四P柱的宽度，d4表示第四P柱的厚度，β4表示第四P柱的掺杂浓度，y4×d4×β4表示第四P柱的杂质量。
本实施例提出的另一种具有超结的功率器件VDMOSFET，可以执行上述实施例三的另一种具有超结的功率器件VDMOSFET的制备方法实施例，其实现原理和技术效果类似，在此不再赘述。
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

Claims (9)

1.一种具有超结的功率器件VDMOSFET的制备方法，其特征在于，包括以下步骤：
S1、选取N+型衬底；
S2、在所述N+型衬底上表面生长N型外延层；
S3、在所述N型外延层上形成第一掩膜版，利用所述第一掩膜版并通过反应离子蚀刻所述N型外延层，直至部分所述N+型衬底内形成若干第一沟槽；
S4、刻蚀掉所述第一掩膜版，在所述N型外延层表面与每个所述第一沟槽内生长P型外延层，其中，所述N型外延层与所述P型外延层形成第一PN柱层；
S5、在所述P型外延层上形成第二掩膜版，利用所述第二掩膜版并通过反应离子蚀刻所述P型外延层，直至所述N型外延层表面形成若干第二沟槽；
S6、刻蚀掉所述第二掩膜版，在每个所述第二沟槽内生长n型外延层，其中，所述P型外延层与所述n型外延层形成第二PN柱层；
S7、在所述P型外延层、所述n型外延层上生长P-外延层；
S8、在所述P-外延层上形成第三掩膜版，利用所述第三掩膜版并通过反应离子蚀刻所述P-外延层，直至部分所述n型外延层内形成若干第三沟槽；
S9、刻蚀掉所述第三掩膜版，在每个所述第三沟槽的侧壁和底部形成栅极氧化膜；
S10、在所述第三沟槽的开口上方、部分所述P-外延层上形成第四掩膜版，利用所述第四掩膜版在所述第三沟槽的开口处的所述P-外延层表面形成n+源区；
S11、刻蚀掉所述第四掩膜版，在所述第三沟槽的开口上方、所述n+源区上形成第五掩膜版，利用所述第五掩膜版在所述P-外延层表面形成p+注入区；
S12、刻蚀掉所述第五掩膜版，在所述第三沟槽内埋入栅极材料形成栅极；
S13、在所述p+注入区、所述n+源区上方沉积源金属形成源极，且在所述N+型衬底下表面沉积漏金属形成漏极，以完成具有超结的功率器件VDMOSFET的制备。
2.根据权利要求1所述的具有超结的功率器件VDMOSFET的制备方法，其特征在于，S4中生长所述P型外延层形成所述第一PN柱层时，控制所述第一PN柱层满足第一杂质量差恒定且为正，所述第一杂质量差为在距第一边界预定深度处，将所述第一PN柱层中P型外延层的杂质量减去所述第一PN柱层中N型外延层的杂质量而得，其中，所述第一边界为所述N+型衬底与所述第一PN柱层之间的边界。
3.根据权利要求2所述的具有超结的功率器件VDMOSFET的制备方法，其特征在于，S6中生长所述n型外延层形成所述第二PN柱层时，控制所述第二PN柱层满足第二杂质量差恒定且为负，所述第二杂质量差为在距第二边界预定深度处，将所述第二PN柱层中P型外延层的杂质量减去所述第二PN柱层中n型外延层的杂质量而得，其中，所述第二边界为所述第二PN柱层与所述P-外延层之间的边界。
4.根据权利要求3所述的具有超结的功率器件VDMOSFET的制备方法，其特征在于，S6中生长所述n型外延层形成所述第二PN柱层时，控制所述第一杂质量差与所述第二杂质量差满足预设关系。
5.根据权利要求4所述的具有超结的功率器件VDMOSFET的制备方法，其特征在于，所述预设关系表示为：x1×h1×α1+x2×h2×α2＝＝y1×d1×β1+y2×d2×β2，x1表示第一PN柱层中N型外延层的宽度，h1表示第一PN柱层中N型外延层的厚度，α1表示第一PN柱层中N型外延层的掺杂浓度，x1×h1×α1表示第一PN柱层中N型外延层的杂质量，x2表示第二PN柱层中n型外延层的宽度，h2表示第二PN柱层中n型外延层的厚度，α2表示第二PN柱层中n型外延层的掺杂浓度，x2×h2×α2表示第二PN柱层中n型外延层的杂质量，y1表示第一PN柱层中P型外延层的宽度，d1表示第一PN柱层中P型外延层的厚度，β1表示第一PN柱层中P型外延层的掺杂浓度，y1×d1×β1表示第一PN柱层中P型外延层的杂质量，y2表示第二PN柱层中P型外延层的宽度，d2表示第二PN柱层中P型外延层的厚度，β2表示第二PN柱层中P型外延层的掺杂浓度，y2×d2×β2表示第二PN柱层中P型外延层的杂质量。
6.根据权利要求1所述的具有超结的功率器件VDMOSFET的制备方法，其特征在于，S6在所述第二沟槽内生长n型外延层包括：
在所述P型外延层上和所述第二沟槽内生长n型外延层；
去除所述P型外延层上的所述n型外延层，使得所述n型外延层表面与所述P型外延层表面齐平。
7.一种具有超结的功率器件VDMOSFET，其特征在于，包括：
N+型衬底；
第一PN柱层，设置于所述N+型衬底上表面，其中，所述第一PN柱层包括第一P柱、第一N柱，且所述第一P柱、所述第一N柱沿水平方向交替分布；
第二PN柱层，设置于所述第一PN柱层上，其中，所述第二PN柱层包括第二P柱、第二N柱，且所述第二P柱、所述第二N柱沿水平方向交替分布；
若干P-外延层，分别设置于所述第二PN柱层上；
若干栅极，分别设置于贯穿所述P-外延层、部分所述第二N柱的若干第三沟槽内，其中，每个所述栅极与每个所述第三沟槽的侧壁、底部之间埋有栅极氧化膜；
若干n+源区，分别设置于所述第三沟槽开口处的所述P-外延层上；
若干p+注入区，分别设置于位于相邻两个所述n+源区之间的所述P-外延层上；
若干源极，分别设置于所述n+源区、所述p+注入区上，以及漏极设置于所述N+型衬底下表面，以构成具有超结的功率器件VDMOSFET。
8.根据权利要求7所述的具有超结的功率器件VDMOSFET的制备方法，其特征在于，所述第一PN柱层的第一杂质量差恒定且为正，所述第二PN柱层的第二杂质量差恒定且为负，所述第一杂质量差与所述第二杂质量差满足预设关系。
9.根据权利要求8所述的具有超结的功率器件VDMOSFET的制备方法，其特征在于，所述预设关系表示为：x1×h1×α1+x2×h2×α2＝＝y1×d1×β1+y2×d2×β2，x1表示第一N柱的宽度，h1表示第一N柱的厚度，α1表示第一N柱的掺杂浓度，x1×h1×α1表示第一N柱的杂质量，x2表示第二N柱的宽度，h2表示第二N柱的厚度，α2表示第二N柱的掺杂浓度，x2×h2×α2表示第二N柱的杂质量，y1表示第一P柱的宽度，d1表示第一P柱的厚度，β1表示第一P柱的掺杂浓度，y1×d1×β1表示第一P柱的杂质量，y2表示第二P柱的宽度，d2表示第二P柱的厚度，β2表示第二P柱的掺杂浓度，y2×d2×β2表示第二P柱的杂质量。
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Citations (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6475864B1 (en) * 1999-10-21 2002-11-05 Fuji Electric Co., Ltd. Method of manufacturing a super-junction semiconductor device with an conductivity type layer
JP2005142335A (ja) * 2003-11-06 2005-06-02 Fuji Electric Holdings Co Ltd 半導体素子の製造方法
CN1790714A (zh) * 2004-12-13 2006-06-21 株式会社电装 半导体器件及制造其的方法
US20060284248A1 (en) * 2005-06-20 2006-12-21 Kabushiki Kaisha Toshiba Semiconductor device and method of fabricating the same
US20080102582A1 (en) * 2006-10-19 2008-05-01 Fuji Electric Device Technology Co., Ltd. Manufacturing method of a super-junction semiconductor device
CN101465370A (zh) * 2007-12-17 2009-06-24 株式会社电装 具有超级结的半导体器件
US20130134487A1 (en) * 2011-11-29 2013-05-30 Yung-Fa Lin Power transistor device with super junction and manufacturing method thereof
JP2013175655A (ja) * 2012-02-27 2013-09-05 Toshiba Corp 電力用半導体装置及びその製造方法
US20190326431A1 (en) * 2018-04-20 2019-10-24 Hamza Yilmaz Small pitch super junction mosfet structure and method
CN111200007A (zh) * 2018-11-20 2020-05-26 深圳尚阳通科技有限公司 超结器件及其制造方法
CN111200008A (zh) * 2018-11-20 2020-05-26 深圳尚阳通科技有限公司 超结器件及其制造方法
CN111341828A (zh) * 2018-12-18 2020-06-26 深圳尚阳通科技有限公司 超结结构及其制造方法
CN111341830A (zh) * 2018-12-18 2020-06-26 深圳尚阳通科技有限公司 超结结构及其制造方法
CN111341829A (zh) * 2018-12-18 2020-06-26 深圳尚阳通科技有限公司 超结结构及其制造方法
CN112864219A (zh) * 2019-11-12 2021-05-28 南通尚阳通集成电路有限公司 超结器件及其制造方法

Patent Citations (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6475864B1 (en) * 1999-10-21 2002-11-05 Fuji Electric Co., Ltd. Method of manufacturing a super-junction semiconductor device with an conductivity type layer
JP2005142335A (ja) * 2003-11-06 2005-06-02 Fuji Electric Holdings Co Ltd 半導体素子の製造方法
CN1790714A (zh) * 2004-12-13 2006-06-21 株式会社电装 半导体器件及制造其的方法
US20060284248A1 (en) * 2005-06-20 2006-12-21 Kabushiki Kaisha Toshiba Semiconductor device and method of fabricating the same
US20080102582A1 (en) * 2006-10-19 2008-05-01 Fuji Electric Device Technology Co., Ltd. Manufacturing method of a super-junction semiconductor device
CN101465370A (zh) * 2007-12-17 2009-06-24 株式会社电装 具有超级结的半导体器件
US20130134487A1 (en) * 2011-11-29 2013-05-30 Yung-Fa Lin Power transistor device with super junction and manufacturing method thereof
JP2013175655A (ja) * 2012-02-27 2013-09-05 Toshiba Corp 電力用半導体装置及びその製造方法
US20190326431A1 (en) * 2018-04-20 2019-10-24 Hamza Yilmaz Small pitch super junction mosfet structure and method
CN111200007A (zh) * 2018-11-20 2020-05-26 深圳尚阳通科技有限公司 超结器件及其制造方法
CN111200008A (zh) * 2018-11-20 2020-05-26 深圳尚阳通科技有限公司 超结器件及其制造方法
CN111341828A (zh) * 2018-12-18 2020-06-26 深圳尚阳通科技有限公司 超结结构及其制造方法
CN111341830A (zh) * 2018-12-18 2020-06-26 深圳尚阳通科技有限公司 超结结构及其制造方法
CN111341829A (zh) * 2018-12-18 2020-06-26 深圳尚阳通科技有限公司 超结结构及其制造方法
CN112864219A (zh) * 2019-11-12 2021-05-28 南通尚阳通集成电路有限公司 超结器件及其制造方法

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